CN112928119B - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

半导体存储器装置及其制造方法。一种半导体存储器装置包括：栅极层叠结构，其包括在第一方向上层叠的多个层间绝缘层和多个导电图案；沟道结构，其穿透栅极层叠结构；外围接触插塞，其在与沟道结构交叉的平面上与栅极层叠结构间隔开，该外围接触插塞在第一方向上延伸；以及电容器，其在所述平面上与栅极层叠结构和外围接触插塞间隔开，该电容器的区域比外围接触插塞的区域宽。

Description

半导体存储器装置及其制造方法
技术领域
本公开的各种实施方式涉及半导体存储器装置以及制造该半导体存储器装置的方法，更具体地，涉及一种三维(3D)半导体存储器装置以及制造该3D半导体存储器装置的方法。
背景技术
为了实现半导体存储器装置的高密度集成，已提出了包括三维布置的存储器单元的三维(3D)存储器装置。这种3D存储器装置允许增加布置在有限面积中的存储器单元的阵列密度并减小芯片尺寸。3D存储器装置的操作需要增加电容器的电容。
发明内容
根据本公开的实施方式，一种半导体存储器装置包括：栅极层叠结构，其包括在第一方向上层叠的多个层间绝缘层和多个导电图案；沟道结构，其穿透栅极层叠结构；外围接触插塞，其在与沟道结构交叉的平面上与栅极层叠结构间隔开，该外围接触插塞在第一方向上延伸；以及电容器，其在所述平面上与栅极层叠结构和外围接触插塞间隔开，该电容器的区域比外围接触插塞的区域宽。所述电容器包括：包括凹槽的第一电容器电极；在凹槽的表面上的介电层；以及在介电层上并填充凹槽的第二电容器电极。
根据本公开的实施方式，一种半导体存储器装置包括：下导电图案；垂直接触插塞，其在第一方向上从下导电图案延伸；第一上导电图案，其联接到垂直接触插塞；第一电容器，其联接到下导电图案；第二电容器，其联接到下导电图案；以及第二上导电图案，其联接到第一电容器和第二电容器。第一电容器和第二电容器中的每一个包括：第一电容器电极，其包括水平组件和垂直组件，该水平组件与下导电图案接触并与下导电图案平行地延伸，该垂直组件在第一方向上从水平组件延伸；介电层，其形成在第一电容器电极上；以及第二电容器电极，其形成在介电层上并与垂直组件平行地延伸。
根据本公开的实施方式，一种制造半导体存储器装置的方法包括以下步骤：形成嵌入有互连图案和下导电图案的下绝缘层；在下绝缘层上形成层叠结构，该层叠结构包括在第一方向上交替地层叠的多个层间绝缘层和多个牺牲绝缘层；形成第一开口和第二开口以穿透层叠结构和下绝缘层并暴露下导电图案；在第一开口的表面上形成第一电容器电极；在第一电容器电极的表面上形成介电层；以及在介电层上形成第二电容器电极以填充第一开口。在形成第一电容器电极时，利用垂直接触插塞填充第二开口。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2A和图2B是示出图1所示的存储器单元阵列的实施方式的图。
图3A和图3B是示出根据本公开的实施方式的半导体存储器装置的平面图。
图4A至图4C是示出根据本公开的实施方式的半导体存储器装置的截面图。
图5示出与在图4A所示的第一水平与第二水平之间与垂直组件交叉的平面平行截取的第一至第三区域。
图6A至图6C是示出根据本公开的各种实施方式的电容器和垂直接触插塞的平面图。
图7A和图7B、图8A和图8B、图9、图10A和图10B、图11A和图11B、图12A和图12B、图13A和图13B、图14A和图14B、图15A和图15B以及图16A和图16B是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
图17是示出根据本公开的实施方式的存储器系统的配置的框图。
图18是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。实施方式可按各种形式实现，不应被解释为限于本文所阐述的特定实施方式。
本公开的各种实施方式涉及一种包括电容器的半导体存储器装置以及制造该半导体存储器装置的方法。
图1是示出根据本公开的实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10可包括外围电路30和存储器单元阵列40。
外围电路30可执行将数据存储在存储器单元阵列40中的编程操作、输出存储在存储器单元阵列40中的数据的读操作以及擦除存储在存储器单元阵列40中的数据的擦除操作。在实施方式中，外围电路30可包括控制逻辑39、操作电压发生器31、行解码器33和页缓冲器组35。
存储器单元阵列40可包括多个存储块。各个存储块可联接到漏极选择线DSL、字线WL、源极选择线SSL和位线BL。
控制逻辑39可响应于命令CMD和地址ADD而控制外围电路30。控制逻辑39可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑39可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
操作电压发生器31可在控制逻辑39的控制下生成用于编程操作、读操作和擦除操作的各种操作电压VOP。操作电压VOP可包括编程电压、验证电压、通过电压、选择线电压等。
行解码器33可在控制逻辑39的控制下选择存储块。行解码器33可将操作电压VOP施加到与所选存储块联接的漏极选择线DSL、字线WL和源极选择线SSL。
页缓冲器组35可通过位线BL联接到存储器单元阵列40。在编程操作期间，页缓冲器组35可在控制逻辑39的控制下暂时存储从输入/输出电路(未示出)接收的数据。在读操作或验证操作期间，页缓冲器组35可在控制逻辑39的控制下感测位线BL的电压或电流。
图2A和图2B是示出图1所示的存储器单元阵列40的实施方式的图。
图2A是示出存储器单元阵列40的示意性配置的框图。
参照图2A，存储器单元阵列40可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个可包括多个存储器单元串。
图2B是示出存储器单元串CS的实施方式的电路图。
参照图2B，构成各个存储块的存储器单元串CS可布置成多行和多列。为了描述方便，图2B示出构成多行之一的存储器单元串CS。
构成各行的存储器单元串CS可分别联接到位线BL。存储器单元串CS可联接到公共源极结构CSL。
各个存储器单元串CS可包括层叠在公共源极结构CSL和与之对应的位线BL之间的源极选择晶体管SST、多个存储器单元MC以及漏极选择晶体管DST。
源极选择晶体管SST可控制与之对应的存储器单元串CS和公共源极结构CSL之间的电联接。漏极选择晶体管DST可控制与之对应的存储器单元串CS和与之对应的位线BL之间的电联接。
一个源极选择晶体管SST或者串联连接的两个或更多个源极选择晶体管SST可布置在公共源极结构CSL与多个存储器单元MC之间。一个漏极选择晶体管DST或者串联连接的两个或更多个漏极选择晶体管DST可布置在位线BL与多个存储器单元MC之间。
多个存储器单元MC可分别联接到多条字线WL。可响应于施加到多条字线WL的单元选通信号来控制多个存储器单元MC的操作。源极选择晶体管SST可联接到源极选择线SSL。可响应于施加到源极选择线SSL的源极选择选通信号来控制源极选择晶体管SST的操作。漏极选择晶体管DST可联接到漏极选择线DSL。可响应于施加到漏极选择线DSL的漏极选择选通信号来控制漏极选择晶体管DST的操作。
字线WL可被布置为在源极选择线SSL和漏极选择线DSL之间彼此间隔开。源极选择线SSL、漏极选择线DSL和字线WL可在行方向上单独地延伸。
源极选择线SSL、漏极选择线DSL和字线WL可使用在彼此间隔开时层叠的导电图案来实现。导电图案和层间绝缘层可交替地层叠，以形成栅极层叠结构。各个存储器单元串CS中的源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST可通过穿透栅极层叠结构的沟道结构来彼此串联联接。
源极选择线SSL、漏极选择线DSL和字线WL可联接到块选择电路BSC。块选择电路BSC可形成上面参照图1描述的行解码器33的一部分。根据实施方式的块选择电路BSC可包括分别联接到源极选择线SSL、漏极选择线DSL和字线WL的通过晶体管PT。通过晶体管PT的栅极可联接到块选择线BSEL。通过晶体管PT可响应于施加到块选择线BSEL的块选择信号而将施加到全局线GSSL、GWL和GDSL的电压传输至源极选择线SSL、漏极选择线DSL和字线WL。
块选择电路BSC可经由联接结构CN联接到形成源极选择线SSL、漏极选择线DSL和字线WL的导电图案。联接结构CN可包括分别从栅极层叠结构的导电图案延伸的栅极接触插塞、联接到外围电路的互连图案、分别联接到互连图案的外围接触插塞以及被配置为将外围接触插塞联接到栅极接触插塞的上导电图案。
图3A和图3B是示出根据本公开的实施方式的半导体存储器装置的平面图。图3A是沿着与沟道结构CH交叉的平面截取的平面图，图3B是示出位线BL和上导电图案L1至L3的布局的平面图。
参照图3A和图3B，半导体存储器装置可包括单元阵列区域CEA、接触区域CTA和电容器区域CAP。
沟道结构CH可布置在单元阵列区域CEA中。沟道结构CH可穿透栅极层叠结构GST。各个栅极层叠结构GST可延伸到接触区域CTA。栅极层叠结构GST可通过彼此联接的第一狭缝S1和第二狭缝S2彼此隔离。
如图4B所示，各个栅极层叠结构GST可包括多个导电图案CP1至CPn(其中n是自然数)。导电图案CP1至CPn也可用作上面参照图2B描述的源极选择线SSL、字线WL和漏极选择线DSL。在导电图案CP1至CPn当中，至少设置在最上层的导电图案CPn可被选择线分离结构SS分离成多条选择线。尽管为了描述方便图中未示出，穿透各个栅极层叠结构GST的沟道结构CH可关于选择线分离结构SS对称布置。
各个沟道结构CH可用作与之对应的存储器单元串的沟道区域。各个沟道结构CH可由存储器层ML围绕。各个存储器层ML可包括用作与之对应的存储器单元的数据存储区域的数据存储层。
沟道结构CH可按锯齿形布置。本公开不限于此。例如，沟道结构CH的阵列可形成矩阵结构。
导电图案CP1至CPn中的每一个可联接到接触区域CTA中与之对应的栅极接触插塞GCT。栅极接触插塞GCT可被包括在上面参照图2B描述的联接结构CN中。联接结构CN可包括布置在接触区域CTA中的外围接触插塞PCT。
电容器Cap_a和垂直接触插塞VCT可布置在电容器区域CAP中。
各个电容器Cap_a可包括第一电容器电极E1、第二电容器电极E2以及插置在第一电容器电极E1和第二电容器电极E2之间的介电层DL。电容器Cap_a的阵列可形成具有多列和多行的矩阵结构。本公开不限于此。在实施方式中，电容器Cap_a的阵列可形成锯齿形。
垂直接触插塞VCT可布置成一排。本公开不限于此。在实施方式中，垂直接触插塞VCT可布置成锯齿形。
电容器Cap_a可分别设置在穿透第一虚设层叠结构DM1的第一穿透区域He中。垂直接触插塞VCT可分别设置在穿透第一虚设层叠结构DM1的第二穿透区域Hv中。如图4A所示，第一虚设层叠结构DM1可包括交替地布置的第一虚设层间绝缘层ILd1和第一牺牲绝缘层SC1。在与沟道结构CH交叉的平面上，第一虚设层叠结构DM1可与栅极层叠结构GST间隔开。
电容器Cap_a和垂直接触插塞VCT的各个结构可被设计为使得在形成第一电容器电极E1时，可利用与之对应的垂直接触插塞VCT填充各个第二穿透区域Hv。在实施方式中，在相同的水平处，各个电容器Cap_a的区域可形成为比对应垂直接触插塞VCT的区域宽。换言之，在相同的水平处，各个第一穿透区域He的区域可形成为比各个第二穿透区域Hv的区域宽。
第一电容器电极E1的宽度We可被设计为使得即使各个垂直接触插塞VCT完全填充对应第二穿透区域Hv，也可在第一电容器电极E1的中央区域中限定诸如图4A所示的凹槽GV。在实施方式中，第一电容器电极E1的宽度We可形成为比各个垂直接触插塞VCT的宽度Wv窄。
外围接触插塞PCT可设置在穿透第二虚设层叠结构DM2的接触孔Hp中。如图4C所示，第二虚设层叠结构DM2可包括交替地布置的第二虚设层间绝缘层ILd2和第二牺牲绝缘层SC2。在与沟道结构CH交叉的平面上，第二虚设层叠结构DM2可与栅极层叠结构GST间隔开。第二虚设层叠结构DM2可通过第一狭缝S1与栅极层叠结构GST间隔开。
外围接触插塞PCT的结构可被设计为使得在形成第一电容器电极E1时，可利用外围接触插塞PCT填充接触孔Hp。在实施方式中，在相同的水平处，各个电容器Cap_a的区域可形成为比外围接触插塞PCT的区域宽。换言之，在相同的水平处，各个第一穿透区域He的区域可形成为比接触孔Hp的区域宽。
第一电容器电极E1的宽度We可形成为比外围接触插塞PCT的宽度Wp窄，以使得即使外围接触插塞PCT完全填充接触孔Hp，也可在第一电容器电极E1的中央区域中限定诸如图4A所示的凹槽GV。
尽管在图3A中接触孔Hp、栅极接触插塞GCT、第一穿透区域He和第二穿透区域Hv的各个横截面被示出为具有矩形形状，但本公开不限于此。接触孔Hp、栅极接触插塞GCT、第一穿透区域He和第二穿透区域Hv的各个横截面可被设计为具有诸如圆形、椭圆形和线性形状的各种形状。
栅极接触插塞GCT、外围接触插塞PCT、电容器Cap_a和垂直接触插塞VCT可在与沟道结构CH交叉的平面上彼此间隔开。外围接触插塞PCT、电容器Cap_a和垂直接触插塞VCT可在与沟道结构CH交叉的平面上与栅极层叠结构GST间隔开。
参照图3B，位线BL和上导电图案L1至L3可被布置在比参照图3A描述的栅极层叠结构GST、第一虚设层叠结构DM1和第二虚设层叠结构DM2被布置的水平高的水平处。
上导电图案L1至L3可包括第一上导电图案L1、第二上导电图案L2和第三上导电图案L3。第一上导电图案L1可经由第一电容器接触结构CCT1联接到参照图3A描述的垂直接触插塞VCT。第二上导电图案L2可经由第二电容器接触结构CCT2联接到参照图3A描述的各个电容器Cap_a的第二电容器电极E2。第三上导电图案L3的第一端可联接到与之对应的栅极接触插塞GCT。第三上导电图案L3的第二端可联接到与之对应的上接触结构UCT。上接触结构UCT可与参照图3A描述的外围接触插塞PCT交叠。外围接触插塞PCT可经由上接触结构UCT联接到第三上导电图案L3。
位线BL可经由位线接触结构BCT联接到参照图3A描述的沟道结构CH。
图4A至图4C是示出根据本公开的实施方式的半导体存储器装置的截面图。以下，第一方向SD可被定义为第一虚设层间绝缘层ILd1和第一牺牲绝缘层SC1层叠的方向。另选地，第一方向SD可被定义为正交于与上面参照图3A描述的沟道结构CH、垂直接触插塞VCT和外围接触插塞PCT相交的平面的方向。
图4A是沿着图3A和图3B的线I-I’截取的截面图。
参照图4A，第一虚设层叠结构DM1可与下导电图案LCP交叠。下导电图案LCP可被嵌入在下绝缘层LIL中。作为延伸以覆盖包括上面参照图1描述的外围电路30的基板(未示出)的绝缘层，下绝缘层LIL可包括具有多层结构的绝缘层。
第一虚设层叠结构DM1的第一虚设层间绝缘层ILd1和第一牺牲绝缘层SC1可在第一方向SD上交替地层叠。下绝缘层LIL可延伸到第一虚设层叠结构DM1和下导电图案LCP之间的区域。
第一虚设层叠结构DM1可设置在下绝缘层LIL上方，并且虚设半导体图案SEa插置在其间。虚设半导体图案SEa可被第一绝缘图案13A和第二绝缘图案13B穿透。
各个第一穿透区域He可穿透与之对应的第一绝缘图案13A和第一虚设层叠结构DM1。各个第一穿透区域He可在第一方向SD上延伸以穿透层叠在第一虚设层叠结构DM1的顶部上的第一上绝缘层41和第二上绝缘层63。各个第一穿透区域He可穿透下绝缘层LIL，并且可具有由下导电图案LCP的顶表面限定的底表面。
各个电容器Cap_a的第一电容器电极E1可延伸以与下导电图案LCP接触。各个第一绝缘图案13A可保持包围与之对应的第一电容器电极E1的下部的结构。
第一电容器电极E1可包括水平组件P1和垂直组件P2。水平组件P1与下导电图案LCP接触，并且可与下导电图案LCP平行地延伸。垂直组件P2可在第一方向SD上从水平组件P1延伸。垂直组件P2可从水平组件P1的边缘延伸，并且凹槽GV可在第一电容器电极E1中由水平组件P1和垂直组件P2限定。
参照图3A描述的第一电容器电极E1的宽度We可以是在第一水平LV1和第二水平LV2之间的平面上测量的垂直组件P2的宽度。第一水平LV1可以是第一电容器电极E1和下导电图案LCP彼此接触的平面布置的水平，第二水平LV2可以是第一虚设层叠结构DM1的顶表面布置的水平。
各个电容器Cap_a的介电层DL可形成在第一电容器电极E1上，并且可沿着凹槽GV的表面形成。介电层DL可由各种绝缘材料形成。在实施方式中，介电层DL可包括氧化物层。介电层DL可延伸以覆盖第二上绝缘层63。
各个电容器Cap_a的第二电容器电极E2可填充介电层DL上的凹槽GV。第二电容器电极E2可在第一方向SD上与垂直组件P2平行地延伸。
第一电容器电极E1和介电层DL可延伸到第二电容器电极E2和下导电图案LCP之间的区域。
各个第二穿透区域Hv可穿透与之对应的第二绝缘图案13B和第一虚设层叠结构DM1。各个第二穿透区域Hv可在第一方向SD上延伸以穿透第一上绝缘层41和第二上绝缘层63。各个第二穿透区域Hv可穿透下绝缘层LIL，并且可具有由下导电图案LCP的顶表面限定的底表面。
填充各个第二穿透区域Hv的垂直接触插塞VCT可与下导电图案LCP接触，并且可在第一方向SD上延伸。各个第二绝缘图案13B可保持包围与之对应的垂直接触插塞VCT的下部的结构。垂直接触插塞VCT可在第一方向SD上与第一电容器电极E1和第二电容器电极E2的垂直组件P2平行地延伸。
介电层DL可延伸以覆盖垂直接触插塞VCT。介电层DL和第二电容器电极E2可由第三上绝缘层91覆盖。第一上导电图案L1和第二上导电图案L2可在第三上绝缘层91上彼此间隔开。
第一上导电图案L1可在第一方向SD上与从垂直接触插塞VCT延伸的第一电容器接触结构CCT1交叠。第一上导电图案L1可经由第一电容器接触结构CCT1电联接到垂直接触插塞VCT。
第一电容器接触结构CCT1可穿透延伸到第一上导电图案L1和垂直接触插塞VCT之间的区域的介电层DL以及第三上绝缘层91。第一电容器接触结构CCT1可包括穿透介电层DL的下插塞Ca和穿透第三上绝缘层91的上插塞Cb。
第二上导电图案L2可被布置为面向第一上导电图案L1。第二上导电图案L2可在第一方向SD上与从第二电容器电极E2延伸的第二电容器接触结构CCT2交叠。第二上导电图案L2可经由第二电容器接触结构CCT2电联接到第二电容器电极E2。
可在第一上导电图案L1与第二上导电图案L2之间限定上电容器Cap_b。
两个或更多个电容器Cap_a可并联联接到下导电图案LCP和第二上导电图案L2。例如，第一电容器和第二电容器可并联联接到下导电图案LCP和第二上导电图案L2。
根据上述结构，可不同地控制要施加到第一上导电图案L1和第二上导电图案L2的电压，以在电容器Cap_a中累积电荷。例如，第一电压可被施加到第一上导电图案L1，并且低于第一电压的第二电压可被施加到第二上导电图案L2。第一电压可经由第一电容器接触结构CCT1、垂直接触插塞VCP和下导电图案LCP被施加到各个电容器Cap_a的第一电容器电极E1，并且第二电压可经由第二电容器接触结构CCT2被施加到各个电容器Cap_a的第二电容器电极E2。
图4B是沿着图3A和图3B的线II-II’截取的截面图，图4C是沿着图3A和图3B的线III-III’截取的截面图。
参照图4B和图4C，下绝缘层LIL可延伸以与栅极层叠结构GST和第二虚设层叠结构DM2交叠。互连图案IP可设置在下绝缘层LIL中。图4B和图4C示出设置在与参照图4A描述的下导电图案LCP相同的水平处的互连图案IP。
一些互连图案IP可被包括在上面参照图2B描述的联接结构CN中。在实施方式中，与第二虚设层叠结构DM2交叠的互连图案IP可被包括在任一个联接结构CN中。
参照图4B，各个栅极层叠结构GST可包括在第一方向SD上交替地层叠的层间绝缘层IL和导电图案CP1至CPn。导电图案CP1至CPn中的每一个可包括诸如掺杂硅层、金属层、金属硅化物层和屏障层的各种导电材料，并且可包括两种或更多种类型的导电材料。
导电图案CP1至CPn还可用作上面参照图2B描述的源极选择线SSL、字线WL和漏极选择线DSL。例如，在导电图案CP1至CPn当中，第一导电图案CP1可用作源极选择线SSL，并且第n导电图案CPn可用作漏极选择线DSL。源极选择线SSL与漏极选择线DSL之间的导电图案(例如，CP2至CPn-1)可用作字线WL。
栅极层叠结构GST可彼此间隔开，并且第二狭缝S2插置在其间。第二狭缝S2可由绝缘材料或由绝缘材料和导电材料填充。
各个沟道结构CH可穿透与之对应的栅极层叠结构GST。沟道结构CH可由存储器层ML围绕。
存储器层ML可包括隧道绝缘层、沿着隧道绝缘层的外壁延伸的数据存储层以及沿着数据存储层的外壁延伸的阻挡绝缘层。数据存储层可由能够存储数据的材料层形成。例如，数据存储层可由能够存储使用福勒-诺德汉姆(fowler-nordheim)隧穿来改变的数据的材料层形成。对于该操作，数据存储层可由能够捕获电荷的氮化物层形成。本公开不限于此，数据存储层可包括硅、相变材料、纳米点等。阻挡绝缘层可包括能够阻挡电荷的氧化物层。隧道绝缘层可由允许电荷隧穿的氧化硅层形成。
沟道结构CH可包括第一半导体层21、芯绝缘层23和第二半导体层25。芯绝缘层23和第二半导体层25可设置在沟道结构CH的中央区域中。第二半导体层25可设置在芯绝缘层23上。第一半导体层21可沿着芯绝缘层23的侧壁和底表面延伸，并且可延伸以包围第二半导体层25。本公开不限于此。例如，可省略芯绝缘层23，并且可利用第一半导体层21填充沟道结构CH的中央区域。第二半导体层25可包含掺杂硅。在实施方式中，第二半导体层25可包含n型杂质。
栅极层叠结构GST可设置在下绝缘层LIL上方，并且掺杂半导体图案SEb插置在其间。掺杂半导体图案SEb可包含n型杂质和p型杂质中的至少一种。在实施方式中，掺杂半导体图案SEb可用作上面参照图2B描述的公共源极结构CSL。用作公共源极结构CSL的掺杂半导体图案SEb可包含n型杂质。
沟道结构CH可通过与掺杂半导体图案SEb接触的接触表面电联接到掺杂半导体图案SEb。在实施方式中，沟道结构CH的下部可由掺杂半导体图案SEb围绕，并且接触表面可由沟道结构CH的侧壁限定。即，掺杂半导体图案SEb可与沟道结构CH的侧壁接触。这里，包围沟道结构CH的存储器层ML可被掺杂半导体图案SEb穿透，并且可被分离为第一存储器图案MLa和第二存储器图案MLb。第一存储器图案MLa可插置在掺杂半导体图案SEb和沟道结构CH之间，并且第二存储器图案MLb可插置在栅极层叠结构GST和沟道结构CH之间。掺杂半导体图案SEb可包括通过第一存储器图案MLa与沟道结构CH间隔开的第一掺杂半导体层5以及与沟道结构CH的侧壁接触的第二掺杂半导体层55。在实施方式中，第一掺杂半导体层5和第二掺杂半导体层55可各自包括n型掺杂硅层。
与掺杂半导体图案SEb接触的沟道结构CH的接触表面不限于图中所示，可按各种形式改变。在实施方式中，掺杂半导体图案SEb可与沟道结构CH的底表面接触。
上面参照图4A描述的第一上绝缘层41、第二上绝缘层63、介电层DL和第三上绝缘层91可延伸以与栅极层叠结构GST交叠。位线BL可与栅极层叠结构GST间隔开，并且第一上绝缘层41、第二上绝缘层63、介电层DL和第三上绝缘层91插置在其间。位线BL可通过位线接触结构BCT电联接到对应沟道结构CH。
位线接触结构BCT可包括第一漏极接触插塞Ba和第二漏极接触插塞Bb。第一漏极接触插塞Ba可穿透介电层DL、第二上绝缘层63和第一上绝缘层41，并且可联接到沟道结构CH。第二漏极接触插塞Bb可穿透第三上绝缘层91，并且可联接到第一漏极接触插塞Ba。位线BL可联接到第二漏极接触插塞Bb。
参照图4C，第二虚设层叠结构DM2的第二虚设层间绝缘层ILd2和第二牺牲绝缘层SC2可在第一方向SD上交替地层叠。掺杂半导体图案SEb可延伸到下绝缘层LIL和第二虚设层叠结构DM2之间的区域。掺杂半导体图案SEb可被第三绝缘图案13C穿透。第一上绝缘层41和第二上绝缘层63可延伸以与第二虚设层叠结构DM2交叠。
接触孔Hp可穿透第二上绝缘层63、第一上绝缘层41、第二虚设层叠结构DM2、第三绝缘图案13C和下绝缘层LIL。接触孔Hp可具有由与之对应的互连图案IP的顶表面限定的底表面。
外围接触插塞PCT可与对应互连图案IP接触，并且可在第一方向SD上延伸以填充接触孔Hp。第三绝缘图案13C可保持包围外围接触插塞PCT的下部的结构。
联接到外围接触插塞PCT的互连图案IP可电联接到上面参照图2B描述的块选择电路BSC。用于将互连图案IP电联接到块选择电路BSC的线的结构可不同地设计。
介电层DL和第三上绝缘层91可延伸以与第二虚设层叠结构DM2交叠。第三上导电图案L3可经由上接触结构UCT联接到外围接触插塞PCT。上接触结构UCT可包括第一接触插塞Ua和第二接触插塞Ub。第一接触插塞Ua可穿透介电层DL，并且可联接到外围接触插塞PCT。第二接触插塞Ub可穿透第三上绝缘层91，并且可联接到第一接触插塞Ua。第三上导电图案L3可联接到第二接触插塞Ub。
上面参照图2B描述的各个联接结构CN可包括图4C中所示的互连图案IP、外围接触插塞PCT、上接触结构UCT和第三上导电图案L3以及图3A中所示的栅极接触插塞GCT。
参照图4A至图4C，第一电容器电极E1、垂直接触插塞VCT和外围接触插塞PCT可通过相同的工艺由相同的导电材料形成。第二电容器电极E2、下插塞Ca、第一漏极接触插塞Ba和第一接触插塞Ua可通过相同的工艺由相同的导电材料形成。上插塞Cb、第二漏极接触插塞Bb和第二接触插塞Ub可通过相同的工艺由相同的导电材料形成。第一上导电图案L1至第三上导电图案L3和位线BL可通过相同的工艺由相同的导电材料形成。
虚设半导体图案SEa可包括第一掺杂半导体层5以及层叠在第一掺杂半导体层5上的保护层7。虚设半导体图案SEa还可包括层叠在第一掺杂半导体层5上的牺牲层9。牺牲层9可包括未掺杂硅层。
包括栅极层叠结构GST以及第一虚设层叠结构DM1和第二虚设层叠结构DM2的层叠结构阵列与下绝缘层LIL之间的阵列结构可根据半导体存储器装置的设计以各种形式改变，而不限于图4A至图4C所示的实施方式。
图5示出与在图4A的第一水平LV1与第二水平LV2之间与垂直组件P2交叉的平面平行地截取的第一至第三区域A1、A2和A3。
参照图5，第一区域A1可以是图3A和图4A所示的电容器Cap_a的区域、图3A和图4A所示的第一穿透区域He的区域或者图4A所示的水平组件P1与下导电图案LCP之间的接触区域。第二区域A2可以是图3A和图4A所示的垂直接触插塞VCT的区域或者图3A和图4A所示的第二穿透区域Hv的区域。第三区域A3可以是图3A和图4C所示的外围接触插塞PCT的区域或者图4C所示的接触孔Hp的区域。
第一区域A1可被限定为比第二区域A2和第三区域A3宽，以使得在形成电容器Cap_a的第一电容器电极E1时，可形成垂直接触插塞VCT和外围接触插塞PCT。第三区域A3可与第二区域A2相同或不同。
图6A至图6C是示出根据本公开的各种实施方式的电容器Cap_a1、Cap_a2和Cap_a3以及垂直接触插塞VCTa、VCTb和VCTc的平面图。
参照图6A至图6C，具有垂直结构的电容器Cap_a1、Cap_a2和Cap_a3可按各种形式设计。
在实施方式中，如图6A所示，电容器Cap_a1的横截面形状可为椭圆形状。第一电容器电极E1a可形成在具有椭圆形状的第一穿透区域HeA的表面上。
在实施方式中，如图6B所示，电容器Cap_a2的横截面形状可为矩形形状。第一电容器电极E1b可形成在具有矩形形状的第一穿透区域HeB的表面上。
在实施方式中，如图6C所示，电容器Cap_a3的横截面形状可为线性形状。第一电容器电极E1c可形成在具有线性形状的第一穿透区域HeC的侧壁上。
介电层DLa、DLb和DLc可分别形成在第一电容器电极E1a、E1b和E1c的表面上，并且第二电容器电极E1a、E1b和E1c可分别填充第一穿透区域HeA、HeB和HeC的中央区域。
垂直接触插塞VCTa、VCTb和VCTc可被设计为各种结构。
在实施方式中，如图6A所示，垂直接触插塞VCTa可填充具有椭圆横截面形状的第二穿透区域HvA。
在实施方式中，如图6B所示，垂直接触插塞VCTb可填充具有矩形横截面形状的第二穿透区域HvB。
在实施方式中，如图6C所示，垂直接触插塞VCTc可填充具有线性横截面形状的第二穿透区域HvC。
图7A和图7B、图8A和图8B、图9、图10A和图10B、图11A和图11B、图12A和图12B、图13A和图13B、图14A和图14B、图15A和图15B以及图16A和图16B是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。图7A、图8A和图10A至图16A中示出半导体存储器装置的电容器区域CAP，图7B、图8B、图9和图10B至图16B中示出半导体存储器装置的单元阵列区域CEA，图7B、图8B和图10B至图16B中示出半导体存储器装置的接触区域CTA。
图7A至图7B是示出形成下结构LST的步骤以及形成包围沟道结构CH的初步层叠结构120的步骤的截面图。
参照图7A和图7B，形成下结构LST的步骤可包括形成嵌入有下导电图案101A以及互连图案101B和101C的下绝缘层103的步骤以及在下绝缘层103上形成半导体结构110的步骤。
可在包括上面参照图1描述的外围电路30的基板(未示出)上形成下绝缘层103。下导电图案101A以及互连图案101B和101C可由各种类型的导电材料制成。互连图案101B和101C可包括布置在单元阵列区域CEA中的第一互连图案101B以及布置在接触区域CTA中的第二互连图案101C。
半导体结构110可包括依次层叠在下绝缘层103上的第一掺杂半导体层105、保护层107和牺牲层109。本公开的半导体结构110不限于此。在实施方式中，半导体结构110可被实现为由掺杂半导体层形成的单层。
第一掺杂半导体层105可包含n型杂质和p型杂质中的至少一种。第一掺杂半导体层105可用作上面参照图2B描述的公共源极结构CSL。在这种情况下，第一掺杂半导体层105可包括n型掺杂硅层。保护层107可包括氧化物层。牺牲层109可包括未掺杂硅层。
在已形成半导体结构110之后，可形成穿透半导体结构110的绝缘图案113A、113B和113C。绝缘图案113A、113B和113C可包括布置在电容器区域CAP中的第一绝缘图案113A和第二绝缘图案113B以及设置在接触区域CTA中的第三绝缘图案113C。第一绝缘图案113A和第二绝缘图案113B可与下导电图案101A交叠，并且第三绝缘图案113C可与第二互连图案101C交叠。
接下来，可在被第一绝缘图案113A至第三绝缘图案113C穿透的半导体结构110上在第一方向上交替地层叠层间绝缘层121和牺牲绝缘层123。此后，可依次执行形成穿透单元阵列区域CEA中的层间绝缘层121和牺牲绝缘层123并延伸到半导体结构110内部的沟道孔131的步骤、在沟道孔131的表面上形成存储器层133的步骤以及在存储器层133上形成填充沟道孔131的沟道结构140的步骤。这样，可形成包围沟道结构140并包括交替地层叠的层间绝缘层121和牺牲绝缘层123的初步层叠结构120。
牺牲绝缘层123可由具有与层间绝缘层121不同的蚀刻速率的材料形成。例如，层间绝缘层121可包括诸如氧化硅的氧化物层，并且牺牲绝缘层123可包括诸如氮化硅的氮化物层。
存储器层133可由与上面参照图4B描述的存储器层ML相同的材料形成。沟道结构140可包括可用作存储器串的沟道区域的半导体层。在实施方式中，沟道结构140可包括形成在存储器层133上的第一半导体层135以及形成在第一半导体层135上的芯绝缘层137和第二半导体层139，以填充沟道孔131的中央区域。第二半导体层139可包括n型掺杂硅。
图8A和图8B以及图9是示出利用导电图案147替换布置在单元阵列区域CEA中的一些牺牲绝缘层123的步骤的截面图。在利用导电图案147替换一些牺牲绝缘层123之前，可在初步层叠结构120上形成第一上绝缘层141。
利用导电图案147替换牺牲绝缘层123的步骤可包括如图8A和图8B所示使单元阵列区域CEA的层间绝缘层121之间的第一水平空间145敞开的步骤以及如图9所示利用导电图案147填充第一水平空间145的步骤。
参照图8A和图8B，使第一水平空间145敞开的步骤可包括在单元阵列区域CEA中形成穿透初步层叠结构120的狭缝143的步骤以及通过狭缝143消除单元阵列区域CEA中的各个牺牲绝缘层123的部分的步骤。在形成狭缝143的蚀刻工艺期间，牺牲层109可用作蚀刻停止层。
牺牲绝缘层123可保留在电容器区域CAP和接触区域CTA中以形成第一虚设层叠结构120D1和第二虚设层叠结构120D2。尽管图中未示出，可在形成第一水平空间145之前形成用于保护接触区域CTA的牺牲绝缘层123的屏障结构。屏障结构可以是填充图3A所示的第一狭缝S1的绝缘层。
参照图9，形成导电图案147的步骤可包括利用导电材料填充图8B所示的各个第一水平空间145的步骤以及去除狭缝143内的导电材料以使得导电材料被分离为导电图案147的步骤。这样，可形成包括通过狭缝143彼此分离并交替地层叠的层间绝缘层121和导电图案147的栅极层叠结构120G。
为了形成联接到沟道结构140的掺杂半导体图案，可形成第二水平空间153。在形成第二水平空间153之前，可在各个栅极层叠结构120G的侧壁上形成间隔物绝缘层151。
形成第二水平空间153的步骤可包括去除图8B所示的单元阵列区域CEA的牺牲层109以使得存储器层133暴露的步骤以及去除存储器层133的暴露部分以使得沟道结构140暴露的步骤。在存储器层133的暴露部分被去除时，图8B所示的单元阵列区域CEA的保护层107可被去除。当布置在图8B的接触区域CTA中的牺牲层109和保护层107与单元阵列区域CEA相邻时，第二水平空间153可延伸到接触区域CTA。
沟道结构140的第一半导体层135和第一掺杂半导体层105可通过第二水平空间153暴露。存储器层133可被第二水平空间153分离为第一存储器图案133a和第二存储器图案133b。
图10A和图10B是示出形成掺杂半导体图案150D的步骤以及形成第一开口171A至第三开口171C的步骤的截面图。
参照图10A和图10B，形成掺杂半导体图案150D的步骤可包括利用第二掺杂半导体层155填充图9的第二水平空间153的步骤。第二掺杂半导体层155可形成为与第一半导体层135和第一掺杂半导体层105接触。在实施方式中，第二半导体层155可包括n型掺杂硅层。
掺杂半导体图案150D可延伸到与单元阵列区域CEA相邻的接触区域CTA。布置在电容器区域CAP中的第一掺杂半导体层105、保护层107和牺牲层109可保留作为虚设半导体图案110D。
然后，可利用绝缘材料和导电材料中的至少一种来填充狭缝143。在实施方式中，可利用绝缘层161填充狭缝143。
此后，可在第一上绝缘层141上形成第二上绝缘层163。第二上绝缘层163可延伸以与第一虚设层叠结构120D1、栅极层叠结构120G、绝缘层161和第二虚设层叠结构120D2交叠。
在已形成第二上绝缘层163之后，可形成第一开口171A至第三开口171C。形成第一开口171A至第三开口171C的步骤可包括在第二上绝缘层163上形成第一掩模图案165的步骤、使用第一掩模图案165作为蚀刻屏障来蚀刻第一虚设层叠结构120D1、第二虚设层叠结构120D2、第一绝缘图案113A至第三绝缘图案113C以及下绝缘层103的步骤。第一掩模图案165可以是使用光刻工艺形成的光致抗蚀剂图案。
第一开口171A可穿透第二上绝缘层163、第一上绝缘层141、第一虚设层叠结构120D1、第一绝缘图案113A和下绝缘层103，并且可暴露下导电图案101A。第一开口171A可对应于图3A、图4A和图6A至图6C所示的第一穿透区域He和HeA至HeC中的任一个。
第二开口171B可穿透第二上绝缘层163、第一上绝缘层141、第一虚设层叠结构120D1、第二绝缘图案113B和下绝缘层103，并且可暴露下导电图案101A。第二开口171B可对应于图3A、图4A和图6A至图6C所示的第一穿透区域Hv和HvA至HvC中的任一个。
第三开口171C可穿透第二上绝缘层163、第一上绝缘层141、第二虚设层叠结构120D2、第三绝缘图案113C和下绝缘层103，并且可暴露第二互连图案101C。第三开口171C可对应于图3A和图4C所示的接触孔Hp。
第一开口171A的第一宽度W1可形成为比第二开口的第二宽度W2和第三开口的第三宽度W3宽。在实施方式中，在相同的水平处，第一宽度W1可大于第二宽度W2的两倍或大于第三宽度W3的两倍。
图11A和图11B是示出形成第一电容器电极173A、垂直接触插塞173B和外围接触插塞173C的步骤的截面图。
参照图11A和图11B，在形成第一电容器电极173A、垂直接触插塞173B和外围接触插塞173C之前，可去除图10A和图10B所示的第一掩模图案165。
形成第一电容器电极173A、垂直接触插塞173B和外围接触插塞173C的步骤可包括在第一开口171A至第三开口171C中形成导电材料以使得第二开口171B和第三开口171C由导电材料填充的步骤以及将导电材料分离为第一电容器电极173A、垂直接触插塞173B和外围接触插塞173C的步骤。
导电材料可包含屏障层以及形成在屏障层上的金属层。屏障层可形成在第一开口171A至第三开口171C中的每一个的表面上。金属层可沿着第一开口171A的表面形成，并且可形成为填充第二开口171B和第三开口171C。第一开口171A具有比第二开口171B和第三开口171C宽的宽度。因此，即使控制金属层的沉积厚度以使得第一开口171A的中央区域敞开，第二开口171B和第三开口171C的各个中央区域也可由金属层填充。
可使用诸如化学机械抛光(CMP)的平坦化工艺来执行将导电材料分离为第一电容器电极173A、垂直接触插塞173B和外围接触插塞173C的步骤。第一电容器电极173A可保留在第一开口171A的表面上，并且第一开口171A的中央区域可敞开，而不被第一电容器电极173A填充。第二开口171B可由垂直接触插塞173B填充，并且第三开口171C可由外围接触插塞173C填充。
第一电容器电极173A和垂直接触插塞173B可联接到下导电图案101A。外围接触插塞173C可联接到第二互连图案101C。
图12A和图12B是示出形成介电层175的步骤的截面图。
参照图12A和图12B，介电层175可形成在第一电容器电极173A的表面上，并且可延伸以覆盖第二上绝缘层163、垂直接触插塞173B和外围接触插塞173C。介电层175可由诸如氧化物层的各种绝缘材料形成。可控制介电层175的沉积厚度，使得第一开口171A的中央区域敞开。
图13A和图13B是示出形成第一接触孔183A至第三接触孔183C的步骤的截面图。
参照图13A和图13B，形成第一接触孔183A至第三接触孔183C的步骤可包括在介电层175上形成第二掩模图案181的步骤以及使用第二掩模图案181作为蚀刻屏障来蚀刻介电层175、第二上绝缘层163和第一上绝缘层141的步骤。第二掩模图案181可以是使用光刻工艺形成的光致抗蚀剂图案。第二掩模图案181可填充介电层175上的第一开口171A的中央区域。
第一接触孔183A可穿透与垂直接触插塞173B交叠的介电层175，并且可暴露垂直接触插塞173B。第二接触孔183B可穿透与沟道结构140交叠的介电层175、第二上绝缘层163和第一上绝缘层141，并且可暴露沟道结构150的第二半导体层139。第三接触孔183C可穿透与外围接触插塞173C交叠的介电层175，并且可暴露外围接触插塞173C。
图14A和图14B是示出形成第二电容器电极185A、下插塞185B、第一漏极接触插塞185C和第一接触插塞185D的步骤的截面图。
参照图14A和图14B，形成第二电容器电极185A、下插塞185B、第一漏极接触插塞185C和第一接触插塞185D的步骤可包括去除图13A和图13B的第二掩模图案181的步骤、形成导电材料以使得第一开口171A和第一接触孔183A至第三接触孔183C由导电材料填充的步骤以及将导电材料分离为第二电容器电极185A、下插塞185B、第一漏极接触插塞185C和第一接触插塞185D的步骤。
随着图13A和图13B所示的第二掩模图案181被去除，第一开口171A的中央区域可暴露。
导电材料可包含屏障层以及形成在屏障层上的金属层。屏障层可形成在第一开口171A和第一接触孔183A至第三接触孔183C中的每一个的表面上。金属层可形成为填充第一开口171A和第一接触孔183A至第三接触孔183C。
可使用诸如CMP的平坦化工艺来执行将导电材料分离为第二电容器电极185A、下插塞185B、第一漏极接触插塞185C和第一接触插塞185D的步骤。第二电容器电极185A可填充介电层175上的第一开口171A的中央区域。下插塞185B可填充第一接触孔183A，并且可联接到垂直接触插塞173B。第一漏极接触插塞185C可填充第二接触孔183B，并且可联接到沟道结构140的第二半导体层139。第一接触插塞185D可填充第三接触孔183C，并且可联接到外围接触插塞173C。
图15A和图15B是示出形成第一电容器接触结构190A的上插塞193B、第二电容器接触结构193A、第二漏极接触插塞193C和第二接触插塞193D的步骤的截面图。
参照图15A和图15B，上插塞193B、第二电容器接触结构193A、第二漏极接触插塞193C和第二接触插塞193D可穿透第三上绝缘层191。第三上绝缘层191可形成在介电层175上以与第一虚设层叠结构120D1、栅极层叠结构120G和第二虚设层叠结构120D2交叠。
上插塞193B可穿透与下插塞185B交叠的第三上绝缘层191，并且可联接到下插塞185B。上插塞193B和下插塞185B可形成联接到垂直接触插塞173B的第一电容器接触结构190A。第二电容器接触结构193A可穿透与第二电容器电极185A交叠的第三上绝缘层191，并且可联接到第二电容器电极185A。第二漏极接触插塞193C可穿透与第一漏极接触插塞185C交叠的第三上绝缘层191，并且可联接到第一漏极接触插塞185C。第二漏极接触插塞193C和第一漏极接触插塞185C可形成联接到沟道结构140的位线接触结构190B。第二接触插塞193D可穿透与第一接触插塞185D交叠的第三上绝缘层191，并且可联接到第一接触插塞185D。第二接触插塞193D和第一接触插塞185D可形成联接到外围接触插塞173C的上接触结构190C。
图16A和图16B是示出形成第一上导电图案197A、第二上导电图案197B、位线197C和第三上导电图案197D的步骤的截面图。
参照图16A和图16B，第一上导电图案197A、第二上导电图案197B、位线197C和第三上导电图案197D可穿透第四上绝缘层195。第四上绝缘层195可形成在第三上绝缘层191上以覆盖第一电容器接触结构190A、第二电容器接触结构193A、位线接触结构190B和上接触结构190C。
第一上导电图案197A可穿透与第一电容器接触结构190A交叠的第四上绝缘层195，并且可联接到第一电容器接触结构190A的上插塞193B。第二上导电图案197B可穿透与第二电容器接触结构193A交叠的第四上绝缘层195，并且可联接到第二电容器接触结构193A。位线197C可穿透与位线接触结构190B交叠的第四上绝缘层195，并且可联接到位线接触结构190B的第二漏极接触插塞193C。第三上导电图案197D可穿透与上接触结构190C交叠的第四上绝缘层195，并且可联接到上接触结构190C的第二接触插塞193D。
根据本公开的实施方式，在形成联接到下导电图案101A的第一电容器电极173A时，可形成垂直接触插塞173B，并且可形成联接到外围电路的外围接触插塞173C。
另外，根据本公开的实施方式，在形成第二电容器电极185A时，可形成第一电容器接触结构190A的下插塞185B、位线接触结构190B的第一漏极接触插塞185C和上接触结构190C的第一接触插塞185D。
图17是示出根据本公开的实施方式的存储器系统1100的配置的框图。
参照图17，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可以是包括多个闪存芯片的多芯片封装。存储器装置1120可包括上面参照图3A、图4A和图6A至图6C描述的电容器中的至少一个。
存储控制器1110可控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的工作存储器，CPU 1112执行用于存储控制器1110的数据交换的一般控制操作，并且主机接口1113设置有联接到存储器系统1100的主机的数据交换协议。此外，纠错块1114检测并纠正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(ROM)等。
上述存储器系统1100可以是配备有存储器装置1120和存储控制器1110的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储控制器1110可经由诸如通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)或集成驱动电子设备(IDE)的各种接口协议之一来与外部装置(例如，主机)通信。
图18是示出根据本公开的实施方式的计算系统1200的配置的框图。
参照图18，根据本公开的实施方式的计算系统1200可包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，其还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可包括存储器装置1212和存储控制器1211。存储器装置1212可以是包括多个闪存芯片的多芯片封装。存储器装置1212可包括上面参照图3A、图4A和图6A至图6C描述的电容器中的至少一个。
本公开的实施方式可形成包括垂直结构的第一电容器电极和第二电容器电极的电容器，因此增加有限面积内的电容器的容量。
相关申请的交叉引用
本申请要求2019年12月6日提交于韩国知识产权局的韩国专利申请号10-2019-0161860的优先权，其完整公开通过引用并入本文。

Claims (25)

1.一种半导体存储器装置，该半导体存储器装置包括：
栅极层叠结构，该栅极层叠结构包括在第一方向上层叠的多个层间绝缘层和多个导电图案；
沟道结构，该沟道结构穿透所述栅极层叠结构；
第一虚设层叠结构，该第一虚设层叠结构在与所述沟道结构交叉的平面上与所述栅极层叠结构间隔开；
电容器，该电容器穿透所述第一虚设层叠结构；
第二虚设层叠结构，该第二虚设层叠结构在所述平面上与所述栅极层叠结构和所述第一虚设层叠结构间隔开；以及
外围接触插塞，该外围接触插塞穿透所述第二虚设层叠结构，
其中，所述电容器包括：
第一电容器电极，该第一电容器电极包括凹槽；
介电层，该介电层在所述凹槽的表面上；以及
第二电容器电极，该第二电容器电极在所述介电层上并且填充所述凹槽，并且
其中，在相同的高度处，由所述第一电容器电极、所述介电层和所述第二电容器电极占据的所述电容器的截面面积比所述外围接触插塞的截面面积更宽。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一电容器电极包括水平组件和垂直组件，所述水平组件与所述平面平行，所述垂直组件在所述第一方向上从所述水平组件延伸。
3.根据权利要求2所述的半导体存储器装置，其中，所述垂直组件比所述外围接触插塞窄。
4.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
下绝缘层，该下绝缘层设置在所述栅极层叠结构下方，并且延伸以与所述外围接触插塞和所述电容器交叠；以及
下导电图案，该下导电图案嵌入在所述下绝缘层中，
其中，所述第一电容器电极延伸以接触所述下导电图案。
5.根据权利要求4所述的半导体存储器装置，其中，所述第一电容器电极和所述介电层中的每一个延伸至所述第二电容器电极和所述下导电图案之间的区域。
6.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
垂直接触插塞，该垂直接触插塞在所述第一方向上从所述下导电图案延伸，并且在所述平面上与所述电容器间隔开；
第一电容器接触结构，该第一电容器接触结构在所述第一方向上从所述垂直接触插塞延伸；以及
第一上导电图案，该第一上导电图案设置在所述第一电容器接触结构上。
7.根据权利要求6所述的半导体存储器装置，其中，所述垂直接触插塞的面积比所述电容器的面积窄。
8.根据权利要求6所述的半导体存储器装置，该半导体存储器装置还包括：
第二电容器接触结构，该第二电容器接触结构在所述第一方向上从所述第二电容器电极延伸；以及
第二上导电图案，该第二上导电图案设置在所述第二电容器接触结构上，并且面向所述第一上导电图案。
9.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
垂直接触插塞，该垂直接触插塞在所述平面上与所述电容器间隔开，并且与所述第二电容器电极平行；
第一绝缘图案，该第一绝缘图案包围所述第一电容器电极的下部；
第二绝缘图案，该第二绝缘图案包围所述垂直接触插塞的下部；
第三绝缘图案，该第三绝缘图案包围所述外围接触插塞的下部；
掺杂半导体图案，该掺杂半导体图案包围所述沟道结构的下部；以及
虚设半导体图案，该虚设半导体图案被所述第一绝缘图案和所述第二绝缘图案穿透。
10.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
下绝缘层，该下绝缘层设置在所述掺杂半导体图案下方，并且延伸以与所述第一绝缘图案、所述第二绝缘图案和所述第三绝缘图案以及所述虚设半导体图案交叠；
下导电图案，该下导电图案嵌入在所述下绝缘层中，并且被配置为延伸以与所述第一电容器电极和所述垂直接触插塞交叠；以及
互连图案，该互连图案嵌入在所述下绝缘层中，并且联接到外围电路，
其中，所述第一电容器电极和所述垂直接触插塞穿透所述下绝缘层以与所述下导电图案接触，并且
其中，所述外围接触插塞穿透所述下绝缘层以与所述互连图案接触。
11.根据权利要求1所述的半导体存储器装置，
其中，所述第一虚设层叠结构包括在所述第一方向上交替地层叠的多个第一虚设层间绝缘层和多个第一牺牲绝缘层，
其中，所述第二虚设层叠结构包括在所述第一方向上交替地层叠的多个第二虚设层间绝缘层和多个第二牺牲绝缘层，
其中，所述多个第一虚设层间绝缘层和所述多个第一牺牲绝缘层被穿透区域穿透，所述穿透区域由所述电容器填充，
其中，所述多个第二虚设层间绝缘层和所述多个第二牺牲绝缘层被接触孔穿透，所述接触孔由所述外围接触插塞填充，并且
其中，所述穿透区域的面积比所述接触孔的面积更宽。
12.一种半导体存储器装置，该半导体存储器装置包括：
下导电图案；
垂直接触插塞，该垂直接触插塞在第一方向上从所述下导电图案延伸；
第一上导电图案，该第一上导电图案联接到所述垂直接触插塞；
第一电容器，该第一电容器联接到所述下导电图案；
第二电容器，该第二电容器联接到所述下导电图案；以及
第二上导电图案，该第二上导电图案联接到所述第一电容器和所述第二电容器，
其中，所述第一电容器和所述第二电容器中的每一个包括：
第一电容器电极，该第一电容器电极包括水平组件和垂直组件，所述水平组件与所述下导电图案接触并与所述下导电图案平行地延伸，所述垂直组件在所述第一方向上从所述水平组件延伸；
介电层，该介电层形成在所述第一电容器电极上；以及
第二电容器电极，该第二电容器电极形成在所述介电层上，并且与所述垂直组件平行地延伸，并且
其中，所述垂直接触插塞和所述第一电容器电极的所述水平组件通过所述下导电图案而彼此连接。
13.根据权利要求12所述的半导体存储器装置，其中，所述下导电图案与所述水平组件之间的接触区域比所述下导电图案与所述垂直接触插塞之间的接触区域宽。
14.根据权利要求12所述的半导体存储器装置，其中，所述垂直组件比所述垂直接触插塞窄。
15.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
虚设层叠结构，该虚设层叠结构与所述下导电图案交叠，并且包括在所述第一方向上交替地层叠的多个虚设层间绝缘层和多个牺牲绝缘层；
下绝缘层，该下绝缘层插置在所述虚设层叠结构和所述下导电图案之间；
虚设半导体图案，该虚设半导体图案插置在所述下绝缘层和所述虚设层叠结构之间；以及
第一绝缘图案和第二绝缘图案，所述第一绝缘图案和所述第二绝缘图案穿透所述虚设半导体图案。
16.根据权利要求15所述的半导体存储器装置，其中，
所述第一电容器和所述第二电容器中的每一个穿透所述虚设层叠结构、所述第一绝缘图案和所述下绝缘层，并且
所述垂直接触插塞穿透所述虚设层叠结构、所述第二绝缘图案和所述下绝缘层。
17.根据权利要求15所述的半导体存储器装置，其中，所述介电层延伸到所述虚设层叠结构和所述第一上导电图案之间的区域以及所述虚设层叠结构和所述第二上导电图案之间的区域。
18.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成嵌入有互连图案和下导电图案的下绝缘层；
在所述下绝缘层上形成层叠结构，该层叠结构包括在第一方向上交替地层叠的多个层间绝缘层和多个牺牲绝缘层；
形成第一开口和第二开口以穿透所述层叠结构和所述下绝缘层并暴露所述下导电图案；
在所述第一开口和所述第二开口中形成导电材料，其中，所述导电材料的厚度被控制为填充所述第二开口，并且使所述第一开口的中央区域敞开；
将所述导电材料分离为在所述第一开口的表面上的第一电容器电极和填充所述第二开口的垂直接触插塞；
在所述第一电容器电极的表面上形成介电层；以及
在所述介电层上形成第二电容器电极以填充所述第一开口。
19.根据权利要求18所述的方法，其中，
所述介电层延伸以覆盖所述垂直接触插塞，并且
所述方法还包括以下步骤：在形成所述第二电容器电极之前，形成接触孔，该接触孔穿透所述介电层并暴露所述垂直接触插塞。
20.根据权利要求19所述的方法，该方法还包括以下步骤：在形成所述第二电容器电极时，利用下插塞填充所述接触孔。
21.根据权利要求18所述的方法，该方法还包括以下步骤：
形成绝缘层，该绝缘层覆盖所述层叠结构、所述介电层、所述垂直接触插塞和所述第二电容器电极；
形成多个电容器接触结构，多个所述电容器接触结构穿透所述绝缘层并且分别联接到所述垂直接触插塞和所述第二电容器电极；以及
形成多个上导电图案，多个所述上导电图案分别联接到所述电容器接触结构。
22.根据权利要求18所述的方法，该方法还包括以下步骤：
在形成所述第一开口和所述第二开口时，形成第三开口以暴露所述互连图案；以及
在形成所述第一电容器电极时，利用外围接触插塞填充所述第三开口。
23.根据权利要求18所述的方法，该方法还包括在形成所述第一开口和所述第二开口之前：
形成沟道孔，该沟道孔穿透所述层叠结构的单元阵列区域；
在所述沟道孔的表面上形成存储器层；
在所述存储器层上形成沟道结构以填充所述沟道孔；
形成狭缝，该狭缝穿透所述层叠结构的所述单元阵列区域；以及
通过所述狭缝来利用导电图案替换设置在所述层叠结构的所述单元阵列区域中的各个牺牲绝缘层的部分。
24.根据权利要求18所述的方法，该方法还包括在形成所述层叠结构之前：
在所述下绝缘层上形成半导体结构；以及
形成第一绝缘图案和第二绝缘图案，所述第一绝缘图案和所述第二绝缘图案穿透所述半导体结构并与所述下导电图案交叠。
25.根据权利要求24所述的方法，其中，形成所述第一开口和所述第二开口的步骤包括以下步骤：
蚀刻所述第一绝缘图案和所述第二绝缘图案以暴露所述下导电图案。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871046B2 (en) 2016-02-24 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM circuits with aligned gate electrodes
KR102706512B1 (ko) * 2020-07-30 2024-09-11 삼성전자주식회사 반도체 장치
JP2023001826A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置
CN116322048A (zh) * 2022-12-20 2023-06-23 成都皮兆永存科技有限公司 半导体存储器底层电路及制备方法
KR20240140138A (ko) * 2023-02-28 2024-09-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5481564B2 (ja) * 2010-11-22 2014-04-23 株式会社日立製作所 不揮発性記憶装置およびその製造方法
WO2014084006A1 (ja) * 2012-11-27 2014-06-05 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001080318A1 (en) * 2000-04-14 2001-10-25 Fujitsu Limited Semiconductor device and method of manufacturing thereof
JP2008042085A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2008311525A (ja) * 2007-06-15 2008-12-25 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2011108927A (ja) * 2009-11-19 2011-06-02 Elpida Memory Inc 半導体装置の製造方法
JP2011146428A (ja) * 2010-01-12 2011-07-28 Elpida Memory Inc 半導体装置およびその製造方法
JP2011155064A (ja) * 2010-01-26 2011-08-11 Elpida Memory Inc 半導体装置およびその製造方法
JP2012231075A (ja) * 2011-04-27 2012-11-22 Elpida Memory Inc 半導体デバイス及びその製造方法
US8519510B2 (en) 2011-06-21 2013-08-27 Intel Corporation Semiconductor structure having an integrated quadruple-wall capacitor for embedded dynamic random access memory (eDRAM) and method to form the same
KR101985936B1 (ko) * 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
US9431403B2 (en) * 2012-10-09 2016-08-30 Ps4 Luxco S.A.R.L. Semiconductor device and method for manufacturing the same
JP2015005703A (ja) * 2013-06-24 2015-01-08 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
JP2015053337A (ja) * 2013-09-05 2015-03-19 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR102193685B1 (ko) 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102195147B1 (ko) * 2014-07-18 2020-12-24 삼성전자주식회사 커패시터를 포함하는 반도체 장치 및 그 제조 방법
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20180033794A1 (en) * 2016-07-27 2018-02-01 Sandisk Technologies Llc Non-Volatile Memory With Reduced Program Speed Variation
KR20180126914A (ko) * 2017-05-19 2018-11-28 에스케이하이닉스 주식회사 캐패시터를 구비하는 반도체 메모리 장치
KR102362622B1 (ko) * 2018-02-23 2022-02-14 삼성전자주식회사 서로 다른 종류의 메모리 셀들을 갖는 반도체 소자
US11322504B2 (en) * 2018-06-28 2022-05-03 Intel Corporation Ferroelectric-capacitor integration using novel multi-metal-level interconnect with replaced dielectric for ultra-dense embedded SRAM in state-of-the-art CMOS technology

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5481564B2 (ja) * 2010-11-22 2014-04-23 株式会社日立製作所 不揮発性記憶装置およびその製造方法
WO2014084006A1 (ja) * 2012-11-27 2014-06-05 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

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