JP3208383B2 - 半導体集積回路およびその製造方法 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体集積
回路メモリに関し、より具体的には不揮発性ランダム・
アクセス・メモリ（ＮＶＲＡＭ）構造およびその製造の
ための方法に関する。
回路メモリに関し、より具体的には不揮発性ランダム・
アクセス・メモリ（ＮＶＲＡＭ）構造およびその製造の
ための方法に関する。
【０００２】
【従来の技術】半導体メモリ構造は周知のものであり、
その設計は高密度で集積化され、技術的現状では、そこ
に格納されたデータを随意に変更できるようにするアド
レス指定回路、感知回路、ドライブ回路とともに、単一
チップ上で数百万個のダイナミック・メモリ・セルまた
は数万個のスタティック・メモリ・セルを提供してい
る。このようなメモリとそれらに可能なアクセス速度
は、現在使用可能なディジタル・プロセッサの高速度を
サポートするために不可欠なものである。しかし、セル
の記憶状態を維持するには、少なくとも待機電力を絶え
ず加える必要があり、ダイナミック・メモリ・セルの場
合は定期的なリフレッシュが必要である。そうしないと
記憶状態は維持されないので、このようなメモリは揮発
性と呼ばれる。
その設計は高密度で集積化され、技術的現状では、そこ
に格納されたデータを随意に変更できるようにするアド
レス指定回路、感知回路、ドライブ回路とともに、単一
チップ上で数百万個のダイナミック・メモリ・セルまた
は数万個のスタティック・メモリ・セルを提供してい
る。このようなメモリとそれらに可能なアクセス速度
は、現在使用可能なディジタル・プロセッサの高速度を
サポートするために不可欠なものである。しかし、セル
の記憶状態を維持するには、少なくとも待機電力を絶え
ず加える必要があり、ダイナミック・メモリ・セルの場
合は定期的なリフレッシュが必要である。そうしないと
記憶状態は維持されないので、このようなメモリは揮発
性と呼ばれる。
【０００３】いわゆる読取り専用メモリ（ＲＯＭ）は揮
発性ではないが、その内容は変更することができない。
それにもかかわらず、ＲＯＭは、一般に非常に高速のア
クセスをサポートするので、電子デバイスを個別化した
り、プロセッサの基本動作プログラミングを格納するた
めに有用である。そうではない場合、データへのアクセ
スが一般にかなり低速でもデータを変更する機能を提供
しなければならない場合、データの不揮発性記憶のため
に磁気ディスク、バブル・メモリなどの他の記憶媒体が
一般に使用されてきた。
発性ではないが、その内容は変更することができない。
それにもかかわらず、ＲＯＭは、一般に非常に高速のア
クセスをサポートするので、電子デバイスを個別化した
り、プロセッサの基本動作プログラミングを格納するた
めに有用である。そうではない場合、データへのアクセ
スが一般にかなり低速でもデータを変更する機能を提供
しなければならない場合、データの不揮発性記憶のため
に磁気ディスク、バブル・メモリなどの他の記憶媒体が
一般に使用されてきた。
【０００４】他の記憶装置および媒体の遅いアクセス時
間を部分的に克服するため、使用可能な高速プロセッサ
の機能をサポートするために一般に非常に効果的な様々
なキャッシュ方式が開発されてきた。それにもかかわら
ず、プロセッサが必要とするデータがキャッシュ内に存
在しない場合、遅延が検出される可能性がある。さら
に、キャッシュを使用する場合、磁気ディスク・ドライ
ブが衝撃、振動などに機械的に弱いことや、キャッシュ
容量を拡張する必要性があることなど、使用する記憶媒
体の他の特徴から解放されるわけではなく、そのため、
特にプロセッサ・サイクル時間と比較して、検出される
可能性のあるキャッシュ・ミスの数や、主記憶装置から
の所望の量の情報にアクセスするために必要な時間によ
る相当な遅延を回避するために、ある程度の処理オーバ
ヘッドが必要になる。
間を部分的に克服するため、使用可能な高速プロセッサ
の機能をサポートするために一般に非常に効果的な様々
なキャッシュ方式が開発されてきた。それにもかかわら
ず、プロセッサが必要とするデータがキャッシュ内に存
在しない場合、遅延が検出される可能性がある。さら
に、キャッシュを使用する場合、磁気ディスク・ドライ
ブが衝撃、振動などに機械的に弱いことや、キャッシュ
容量を拡張する必要性があることなど、使用する記憶媒
体の他の特徴から解放されるわけではなく、そのため、
特にプロセッサ・サイクル時間と比較して、検出される
可能性のあるキャッシュ・ミスの数や、主記憶装置から
の所望の量の情報にアクセスするために必要な時間によ
る相当な遅延を回避するために、ある程度の処理オーバ
ヘッドが必要になる。
【０００５】不揮発性半導体構造は既知のものであり、
ＲＯＭのようにデバイスの製作中に確立されるのではな
く、データをそこに電気的に書き込みできるかまたはそ
れ以外の方法でプログラミングすることができることを
考慮して、プログラム可能読取り専用メモリ（ＰＲＯ
Ｍ）と呼ばれている。最近では、ＰＲＯＭの設計によ
り、消去（たとえば、照射による）および再書込みによ
ってデータを変更できるようになり、このような設計は
消去可能プログラム可能読取り専用メモリ（ＥＰＲＯ
Ｍ）または消去が電気的に行われる場合は電気的消去可
能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）と
呼ばれている。このような後者の構造は一般に、薄い誘
電層を通る電子トンネル効果現象を使用している。しか
し、各トンネル効果動作により有限量の損傷が誘電体に
発生し、障害前の書込みおよび消去サイクルの数は制限
されている。したがって、このようなデバイスは、めっ
たにデータが変更されない応用例のためのものなので、
引き続き使用され、様々な形式の読取り専用メモリ（す
なわち、ＥＥＰＲＯＭまたはメモリの１つの区画のすべ
てのセルが同時に消去される場合はフラッシュＥＥＰＲ
ＯＭ）と呼ばれる。
ＲＯＭのようにデバイスの製作中に確立されるのではな
く、データをそこに電気的に書き込みできるかまたはそ
れ以外の方法でプログラミングすることができることを
考慮して、プログラム可能読取り専用メモリ（ＰＲＯ
Ｍ）と呼ばれている。最近では、ＰＲＯＭの設計によ
り、消去（たとえば、照射による）および再書込みによ
ってデータを変更できるようになり、このような設計は
消去可能プログラム可能読取り専用メモリ（ＥＰＲＯ
Ｍ）または消去が電気的に行われる場合は電気的消去可
能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）と
呼ばれている。このような後者の構造は一般に、薄い誘
電層を通る電子トンネル効果現象を使用している。しか
し、各トンネル効果動作により有限量の損傷が誘電体に
発生し、障害前の書込みおよび消去サイクルの数は制限
されている。したがって、このようなデバイスは、めっ
たにデータが変更されない応用例のためのものなので、
引き続き使用され、様々な形式の読取り専用メモリ（す
なわち、ＥＥＰＲＯＭまたはメモリの１つの区画のすべ
てのセルが同時に消去される場合はフラッシュＥＥＰＲ
ＯＭ）と呼ばれる。
【０００６】より具体的には、ＥＥＰＲＯＭのメモリ・
セルは一般に、電界効果トランジスタと同様の構造を含
むが、それに制御ゲートが容量結合された絶縁浮動ゲー
ト電極を有する。したがって、浮動ゲート上に格納され
た電荷の有無とともに制御ゲート上に小さい電圧がある
とセルを読み取ることができ、制御ゲート上により大き
い電圧があると、ＥＥＰＲＯＭセルの書込みまたは消去
のために伝導チャネルと浮動ゲートとの間の電子のトン
ネル効果が発生する。
セルは一般に、電界効果トランジスタと同様の構造を含
むが、それに制御ゲートが容量結合された絶縁浮動ゲー
ト電極を有する。したがって、浮動ゲート上に格納され
た電荷の有無とともに制御ゲート上に小さい電圧がある
とセルを読み取ることができ、制御ゲート上により大き
い電圧があると、ＥＥＰＲＯＭセルの書込みまたは消去
のために伝導チャネルと浮動ゲートとの間の電子のトン
ネル効果が発生する。
【０００７】つい最近では、書込み／消去動作中の誘電
体の損傷が非常に低減されるいくつかの電子トンネル効
果メカニズムが利用されている。メモリ・アレイ上での
このような動作の誘電品質および分布の改善に加え、デ
バイス障害前に達成可能な書込みおよび消去動作の回数
は、このようなメモリを使用可能なコンピュータの予想
耐用年数にとって十分なものになった。したがって、こ
のようなデバイスは、ほとんどランダム・アクセス・メ
モリのように使用することができ、その結果、不揮発性
ランダム・アクセス・メモリ（ＮＶＲＡＭ）と呼ばれる
ようになった。また、単一チップ上に設けることができ
るＮＶＲＡＭ記憶セルの数は、少なくともスタティック
ＲＡＭの記憶セルの数に匹敵するものになり、ダイナミ
ックＲＡＭの記憶セルの数に近づき始めた。
体の損傷が非常に低減されるいくつかの電子トンネル効
果メカニズムが利用されている。メモリ・アレイ上での
このような動作の誘電品質および分布の改善に加え、デ
バイス障害前に達成可能な書込みおよび消去動作の回数
は、このようなメモリを使用可能なコンピュータの予想
耐用年数にとって十分なものになった。したがって、こ
のようなデバイスは、ほとんどランダム・アクセス・メ
モリのように使用することができ、その結果、不揮発性
ランダム・アクセス・メモリ（ＮＶＲＡＭ）と呼ばれる
ようになった。また、単一チップ上に設けることができ
るＮＶＲＡＭ記憶セルの数は、少なくともスタティック
ＲＡＭの記憶セルの数に匹敵するものになり、ダイナミ
ックＲＡＭの記憶セルの数に近づき始めた。
【０００８】しかし、書込みおよび消去動作のためにＮ
ＶＲＡＭが引き続き依存しているトンネル効果は読取り
動作に必要なものより高い電圧を必要とし、集積密度を
高くするにはメモリ・セルのサイズを小さくする必要が
あり、チップ上に含めることができる読取り動作および
他の論理機能に使用する論理レベル電圧の低下に至って
いる。高電圧を印加したときの絶縁破壊、ラッチアッ
プ、その他の既知のタイプの誤動作を回避するため、一
般にＮＶＲＡＭセル間に分離構造が必要になり、書込み
および消去電圧は正しい動作を確保するためにできるだ
け低い電圧に保持される。
ＶＲＡＭが引き続き依存しているトンネル効果は読取り
動作に必要なものより高い電圧を必要とし、集積密度を
高くするにはメモリ・セルのサイズを小さくする必要が
あり、チップ上に含めることができる読取り動作および
他の論理機能に使用する論理レベル電圧の低下に至って
いる。高電圧を印加したときの絶縁破壊、ラッチアッ
プ、その他の既知のタイプの誤動作を回避するため、一
般にＮＶＲＡＭセル間に分離構造が必要になり、書込み
および消去電圧は正しい動作を確保するためにできるだ
け低い電圧に保持される。
【０００９】できるだけ小さい領域に妥当な分離構造を
設けるため、基板内に延び、しばしば基板の表面上に延
びる、いわゆる凹部酸化物（ＲＯＸ）および浅いトレン
チ分離（ＳＴＩ）構造が一般に使用されている。浮動ゲ
ートおよび制御ゲート構造は一般に、分離構造の表面に
沿って延びて、最小限の高電圧で信頼できる動作を行う
ために浮動ゲートと制御ゲートのキャパシタンスの十分
な結合率が得られるように形成されている。このような
構造を形成するには一般に、現在好ましい相補型金属酸
化膜半導体（ＣＭＯＳ）技術において、アドレス・デコ
ーダ、論理回路、トランスミッション・ゲート、論理電
圧レベル・シフタなど、あるいは同一チップ上の複雑な
汎用プロセッサまたは専用マクロのために低電圧（たと
えば、ほぼ論理レベルの電圧変動に制限される）が印加
される、他のスイッチング素子を形成するために必要な
ものとはかなり異なるプロセスが必要である。
設けるため、基板内に延び、しばしば基板の表面上に延
びる、いわゆる凹部酸化物（ＲＯＸ）および浅いトレン
チ分離（ＳＴＩ）構造が一般に使用されている。浮動ゲ
ートおよび制御ゲート構造は一般に、分離構造の表面に
沿って延びて、最小限の高電圧で信頼できる動作を行う
ために浮動ゲートと制御ゲートのキャパシタンスの十分
な結合率が得られるように形成されている。このような
構造を形成するには一般に、現在好ましい相補型金属酸
化膜半導体（ＣＭＯＳ）技術において、アドレス・デコ
ーダ、論理回路、トランスミッション・ゲート、論理電
圧レベル・シフタなど、あるいは同一チップ上の複雑な
汎用プロセッサまたは専用マクロのために低電圧（たと
えば、ほぼ論理レベルの電圧変動に制限される）が印加
される、他のスイッチング素子を形成するために必要な
ものとはかなり異なるプロセスが必要である。
【００１０】高集積密度での製造プロセスにとってより
重要なことに、ＣＭＯＳおよび他の技術のトランジスタ
は、ＥＥＰＲＯＭ／ＮＶＲＡＭセルの書込みおよび消去
動作に必要な高電圧に耐えることと矛盾しない最小サイ
ズおよび近接状態で形成することができない。ＣＭＯＳ
技術を含む、多くの高電圧トランジスタ構造が知られて
いるが、電気および構造上の要件は、それらが動作しな
ければならない電圧によって大幅に異なる。
重要なことに、ＣＭＯＳおよび他の技術のトランジスタ
は、ＥＥＰＲＯＭ／ＮＶＲＡＭセルの書込みおよび消去
動作に必要な高電圧に耐えることと矛盾しない最小サイ
ズおよび近接状態で形成することができない。ＣＭＯＳ
技術を含む、多くの高電圧トランジスタ構造が知られて
いるが、電気および構造上の要件は、それらが動作しな
ければならない電圧によって大幅に異なる。
【００１１】たとえば、一般に論理回路に使用する低電
圧ＣＭＯＳ（相補型金属酸化膜半導体）デバイスでは、
各相補対のトランジスタのうちの一方のトランジスタ
が、ウェルとは反対の導電タイプのドープ基板または層
内の不純物ウェル内に形成され、デバイスのオフ電流お
よび他の電気特性を改善するために基板およびウェルに
基準バイアスまたは制御電圧が印加される。同一基板ま
たはウェル上に形成された相補対のＣＭＯＳ高電圧ドラ
イバ・トランジスタのいずれか一方のトランジスタの電
極により大きい電圧が印加された場合、このようなより
大きい電圧に耐えられる寸法になっていても、これまで
多数のまたは高価なプロセス・ステップを含み、おそら
くパフォーマンスを低下させる可能性がある他の構造に
よって防止しない限り、基板または不純物ウェルへのソ
ースまたはドレイン接合の絶縁破壊、ゲート酸化物の絶
縁破壊、不純物ウェルから基板への絶縁破壊、ラッチア
ップが発生する可能性がある。たとえば、高電圧不純物
ウェルの下のエピタキシャル層がより厚くなると、高電
圧デバイスではなくても、低電圧ＣＭＯＳデバイスのパ
フォーマンスに影響する（たとえば、ラッチアップを悪
化させる）可能性がある。また、より大きい高電圧デバ
イスに必要な領域は、達成可能な集積密度の程度の制限
要因になる。
圧ＣＭＯＳ（相補型金属酸化膜半導体）デバイスでは、
各相補対のトランジスタのうちの一方のトランジスタ
が、ウェルとは反対の導電タイプのドープ基板または層
内の不純物ウェル内に形成され、デバイスのオフ電流お
よび他の電気特性を改善するために基板およびウェルに
基準バイアスまたは制御電圧が印加される。同一基板ま
たはウェル上に形成された相補対のＣＭＯＳ高電圧ドラ
イバ・トランジスタのいずれか一方のトランジスタの電
極により大きい電圧が印加された場合、このようなより
大きい電圧に耐えられる寸法になっていても、これまで
多数のまたは高価なプロセス・ステップを含み、おそら
くパフォーマンスを低下させる可能性がある他の構造に
よって防止しない限り、基板または不純物ウェルへのソ
ースまたはドレイン接合の絶縁破壊、ゲート酸化物の絶
縁破壊、不純物ウェルから基板への絶縁破壊、ラッチア
ップが発生する可能性がある。たとえば、高電圧不純物
ウェルの下のエピタキシャル層がより厚くなると、高電
圧デバイスではなくても、低電圧ＣＭＯＳデバイスのパ
フォーマンスに影響する（たとえば、ラッチアップを悪
化させる）可能性がある。また、より大きい高電圧デバ
イスに必要な領域は、達成可能な集積密度の程度の制限
要因になる。
【００１２】薄膜電界効果トランジスタ（ＴＦＴ）も当
業者にとって既知のものであり、熟知したものである。
このようなトランジスタは、ＣＭＯＳ技術により形成さ
れたトランジスタとは構造がいくらか異なり、匹敵する
寸法のＣＭＯＳトランジスタより比較的低い電流ドライ
ブ機能を有する。一般に、このようなトランジスタは絶
縁基板上に形成され、絶縁体の上に付着されたドープ導
電層に形成される伝導チャネルの下の構造には基準バイ
アスまたは制御電圧は一切印加されない。さらに、接合
部の形成、ドーピング・プロファイル、ＴＦＴデバイス
のゲート酸化物の厚さは、必要な高電圧に耐えられ、そ
の電圧で最適に機能するように具体的に設計することが
でき、したがって、低電圧ＣＭＯＳ論理トランジスタ用
に形成しなければならない構造と非常に矛盾する可能性
がある。
業者にとって既知のものであり、熟知したものである。
このようなトランジスタは、ＣＭＯＳ技術により形成さ
れたトランジスタとは構造がいくらか異なり、匹敵する
寸法のＣＭＯＳトランジスタより比較的低い電流ドライ
ブ機能を有する。一般に、このようなトランジスタは絶
縁基板上に形成され、絶縁体の上に付着されたドープ導
電層に形成される伝導チャネルの下の構造には基準バイ
アスまたは制御電圧は一切印加されない。さらに、接合
部の形成、ドーピング・プロファイル、ＴＦＴデバイス
のゲート酸化物の厚さは、必要な高電圧に耐えられ、そ
の電圧で最適に機能するように具体的に設計することが
でき、したがって、低電圧ＣＭＯＳ論理トランジスタ用
に形成しなければならない構造と非常に矛盾する可能性
がある。
【００１３】
【発明が解決しようとする課題】したがって、本発明の
一目的は、ＮＶＲＡＭセル、低電圧ＣＭＯＳ回路、高電
圧薄膜トランジスタ・ドライバ回路をスペース効率よく
しかもプロセス効率よく集積することができる、集積回
路構造を提供することにある。
一目的は、ＮＶＲＡＭセル、低電圧ＣＭＯＳ回路、高電
圧薄膜トランジスタ・ドライバ回路をスペース効率よく
しかもプロセス効率よく集積することができる、集積回
路構造を提供することにある。
【００１４】本発明の他の目的は、高電圧ドライバをそ
こに含みながら、ＮＶＲＡＭセルと低電圧論理回路の最
大集積密度を可能にする、集積回路構造を提供すること
にある。
こに含みながら、ＮＶＲＡＭセルと低電圧論理回路の最
大集積密度を可能にする、集積回路構造を提供すること
にある。
【００１５】本発明のさらに他の目的は、ＮＶＲＡＭセ
ルの制御ゲート部分を除き、その上の基板またはドープ
半導体層上に形成された構造から高電圧信号および電源
が完全に分離される、集積回路構造を提供することにあ
る。
ルの制御ゲート部分を除き、その上の基板またはドープ
半導体層上に形成された構造から高電圧信号および電源
が完全に分離される、集積回路構造を提供することにあ
る。
【００１６】
【課題を解決するための手段】本発明の上記その他の目
的を達成するため、基板または半導体層の表面に形成さ
れた不揮発性半導体メモリ・セルと、基板または半導体
層の表面に形成された分離構造と、分離構造の表面上に
形成されて前記不揮発性半導体メモリ・セルの制御ゲー
トに接続された相補対の薄膜トランジスタとを含む半導
体集積回路を提供する。
的を達成するため、基板または半導体層の表面に形成さ
れた不揮発性半導体メモリ・セルと、基板または半導体
層の表面に形成された分離構造と、分離構造の表面上に
形成されて前記不揮発性半導体メモリ・セルの制御ゲー
トに接続された相補対の薄膜トランジスタとを含む半導
体集積回路を提供する。
【００１７】本発明の他の態様により、半導体層の表面
に不揮発性半導体メモリ・セルを形成するステップと、
半導体層の表面に分離構造を形成するステップと、分離
構造の表面上に相補対の薄膜トランジスタを形成するス
テップとを含む、不揮発性半導体メモリ・デバイスを製
作する方法を提供する。
に不揮発性半導体メモリ・セルを形成するステップと、
半導体層の表面に分離構造を形成するステップと、分離
構造の表面上に相補対の薄膜トランジスタを形成するス
テップとを含む、不揮発性半導体メモリ・デバイスを製
作する方法を提供する。
【００１８】
【発明の実施の形態】次に添付図面、特に図１を参照す
ると、本発明による改善の対象となる集積回路構造１０
が理想的な断面図で示されている。図１の構造は内容の
具体例であり、同図は本発明を理解しやすくするために
配置されていることが分かるだろう。したがって、図１
のいずれの部分または特徴も、本発明に関する先行技術
であるとは認められない。
ると、本発明による改善の対象となる集積回路構造１０
が理想的な断面図で示されている。図１の構造は内容の
具体例であり、同図は本発明を理解しやすくするために
配置されていることが分かるだろう。したがって、図１
のいずれの部分または特徴も、本発明に関する先行技術
であるとは認められない。
【００１９】集積構造１０は、本来は図示しない基板ま
たは基板上の層にすることができるｐ＋ドープ半導体層
１１を含む。軽くドープされたｐ−層１２がその上に形
成されており、そこにアクティブ・デバイスが形成され
る。ｐ＋層は、ラッチアップに対する保護を行い、低抵
抗接地平面を形成する。
たは基板上の層にすることができるｐ＋ドープ半導体層
１１を含む。軽くドープされたｐ−層１２がその上に形
成されており、そこにアクティブ・デバイスが形成され
る。ｐ＋層は、ラッチアップに対する保護を行い、低抵
抗接地平面を形成する。
【００２０】層１２の表面上に形成されるものとして、
上記の低電圧論理回路、レベル・シフタ、マクロまたは
プロセッサに使用されると思われるｐＦＥＴ２０および
ｎＦＥＴ３０を含む相補対のＣＭＯＳトランジスタと、
ＨＶＰＦＥＴ４０およびＨＶＮＦＥＴ５０を含む相補高
電圧ドライバ対のトランジスタと、ＮＶＲＡＭセル６０
という５つのデバイス例が示されている。本発明を実施
する上でまったく重要ではないが、図示の各種トランジ
スタ・タイプの相対機能を理解しやすくするために、低
電圧および高電圧の相補トランジスタ対の共通入力接続
２２、４２と出力接続２３、４３の例が示されている。
後者（高電圧）は、一般にそうであるように、ＮＶＲＡ
Ｍセルの制御ゲートに接続された状態で示されている。
また、出力２３は、十分な電圧変動が使用可能である場
合に高電圧ドライバ対の入力４２に接続するか、または
より一般的には、トランジスタ２０および３０と同様に
直列接続の複数のトランジスタとしておそらく形成され
るレベル・シフタの入力に接続することができ、次にそ
のトランジスタはドライバ対４０、５０に必要な電圧変
動をもたらすために論理レベル電源より十分高い電源か
らの入力４２を励起することになるだろう。
上記の低電圧論理回路、レベル・シフタ、マクロまたは
プロセッサに使用されると思われるｐＦＥＴ２０および
ｎＦＥＴ３０を含む相補対のＣＭＯＳトランジスタと、
ＨＶＰＦＥＴ４０およびＨＶＮＦＥＴ５０を含む相補高
電圧ドライバ対のトランジスタと、ＮＶＲＡＭセル６０
という５つのデバイス例が示されている。本発明を実施
する上でまったく重要ではないが、図示の各種トランジ
スタ・タイプの相対機能を理解しやすくするために、低
電圧および高電圧の相補トランジスタ対の共通入力接続
２２、４２と出力接続２３、４３の例が示されている。
後者（高電圧）は、一般にそうであるように、ＮＶＲＡ
Ｍセルの制御ゲートに接続された状態で示されている。
また、出力２３は、十分な電圧変動が使用可能である場
合に高電圧ドライバ対の入力４２に接続するか、または
より一般的には、トランジスタ２０および３０と同様に
直列接続の複数のトランジスタとしておそらく形成され
るレベル・シフタの入力に接続することができ、次にそ
のトランジスタはドライバ対４０、５０に必要な電圧変
動をもたらすために論理レベル電源より十分高い電源か
らの入力４２を励起することになるだろう。
【００２１】図１により、層１２の表面と同一平面上の
表面とともに層１２内に形成されるものとして示されて
いる浅いトレンチ分離（ＳＴＩ）１４によってデバイス
２０、３０、４０、５０、６０のそれぞれが互いに分離
されていることに留意されたい。分離構造の詳細は、本
発明または図１の構造を実施する上で特に重要なもので
はない。凹部酸化物（ＲＯＸ）分離構造（一般に層１２
の表面より上に突出するものと思われる）も使用できる
だろう。どちらのタイプの分離構造も当技術分野では周
知のものであり、その詳細は本発明または図１の構造を
実施する上で重要なものではない。
表面とともに層１２内に形成されるものとして示されて
いる浅いトレンチ分離（ＳＴＩ）１４によってデバイス
２０、３０、４０、５０、６０のそれぞれが互いに分離
されていることに留意されたい。分離構造の詳細は、本
発明または図１の構造を実施する上で特に重要なもので
はない。凹部酸化物（ＲＯＸ）分離構造（一般に層１２
の表面より上に突出するものと思われる）も使用できる
だろう。どちらのタイプの分離構造も当技術分野では周
知のものであり、その詳細は本発明または図１の構造を
実施する上で重要なものではない。
【００２２】また、ｐＦＥＴ２０およびＨＶＰＦＥＴ４
０はどちらも不純物ウェル２１および４１にそれぞれ形
成されていることに留意されたい。様々な電圧に耐えな
ければならず、様々な電圧をそれぞれのデバイスによっ
て切り替えなければならないため、不純物ウェル２１、
４１の深さとそれぞれのドーパント／不純物の濃度は、
互いに著しく異なる可能性があり、したがって、それぞ
れの形成のために個別のマスキングおよび処理ステップ
が必要になる。具体的には、層１２の厚さはｎウェル４
１用の絶縁破壊要件によって決定され、このように決定
された層１２の厚さはｎウェル２１に関して最適な厚さ
を上回る場合もある。
０はどちらも不純物ウェル２１および４１にそれぞれ形
成されていることに留意されたい。様々な電圧に耐えな
ければならず、様々な電圧をそれぞれのデバイスによっ
て切り替えなければならないため、不純物ウェル２１、
４１の深さとそれぞれのドーパント／不純物の濃度は、
互いに著しく異なる可能性があり、したがって、それぞ
れの形成のために個別のマスキングおよび処理ステップ
が必要になる。具体的には、層１２の厚さはｎウェル４
１用の絶縁破壊要件によって決定され、このように決定
された層１２の厚さはｎウェル２１に関して最適な厚さ
を上回る場合もある。
【００２３】同様に、高電圧ドライバ対４０、５０のゲ
ート絶縁体（たとえば、４５）は、それぞれのソースお
よびドレイン・ドーパントの濃度および分布４６および
４７のように、ＣＭＯＳ低電圧論理トランジスタ対２
０、３０のゲート絶縁体４４とは著しく異なる厚さのも
のになり、いずれも形成するために別々のマスキングお
よび処理ステップを必要とする。一般に、このようなデ
バイスの特徴は、ＮＶＲＡＭセルならびに特にトンネル
効果酸化物層４８の場合に異なるものになる。
ート絶縁体（たとえば、４５）は、それぞれのソースお
よびドレイン・ドーパントの濃度および分布４６および
４７のように、ＣＭＯＳ低電圧論理トランジスタ対２
０、３０のゲート絶縁体４４とは著しく異なる厚さのも
のになり、いずれも形成するために別々のマスキングお
よび処理ステップを必要とする。一般に、このようなデ
バイスの特徴は、ＮＶＲＡＭセルならびに特にトンネル
効果酸化物層４８の場合に異なるものになる。
【００２４】したがって、このようなデバイス２０〜６
０は、相補導電タイプのトランジスタ対用の不純物ウェ
ル、ゲート酸化物、ドープ・ソースおよびドレイン領域
を有することなど、一般に全体構造の特徴が似ている
が、このようなそれぞれの特徴の特定のものに必要な形
状寸法およびドーパント／不純物の濃度の違いによっ
て、プロセス上の多数の複雑化の要因が示されることが
容易に分かるだろう。
０は、相補導電タイプのトランジスタ対用の不純物ウェ
ル、ゲート酸化物、ドープ・ソースおよびドレイン領域
を有することなど、一般に全体構造の特徴が似ている
が、このようなそれぞれの特徴の特定のものに必要な形
状寸法およびドーパント／不純物の濃度の違いによっ
て、プロセス上の多数の複雑化の要因が示されることが
容易に分かるだろう。
【００２５】いずれにしても、図１の構造では、図示の
様々なタイプのデバイスを形成するために相当な領域を
必要とする（高電圧トランジスタ４０、５０に隣接する
幅広のＳＴＩ構造によってさらに悪化する可能性があ
る）こと、ならびに図示のすべてのデバイスが共通基板
上に形成され、それに基準バイアスまたは制御電圧が印
加されるので、高電圧が印加されたときに、この構造は
ソース／ドレイン領域または不純物ウェルから基板また
はラッチアップへ絶縁破壊を起こしやすい可能性がある
ことが分かるだろう。さらに、層１２のうち、不純物ウ
ェル２１および４１と基板または層１１との間に延びる
部分の厚さは、絶縁破壊、ラッチアップなどに対する十
分な抵抗力と一貫する最良トランジスタ・パフォーマン
スになるように最適化することができない。
様々なタイプのデバイスを形成するために相当な領域を
必要とする（高電圧トランジスタ４０、５０に隣接する
幅広のＳＴＩ構造によってさらに悪化する可能性があ
る）こと、ならびに図示のすべてのデバイスが共通基板
上に形成され、それに基準バイアスまたは制御電圧が印
加されるので、高電圧が印加されたときに、この構造は
ソース／ドレイン領域または不純物ウェルから基板また
はラッチアップへ絶縁破壊を起こしやすい可能性がある
ことが分かるだろう。さらに、層１２のうち、不純物ウ
ェル２１および４１と基板または層１１との間に延びる
部分の厚さは、絶縁破壊、ラッチアップなどに対する十
分な抵抗力と一貫する最良トランジスタ・パフォーマン
スになるように最適化することができない。
【００２６】次に図２を参照すると、絶縁破壊およびラ
ッチアップという潜在的な問題を回避し、不純物ウェル
２１に対する層１２の厚さの最適化を可能にするような
本発明の好ましい実施形態１００が典型的な断面図形式
で示されている。絶縁破壊およびラッチアップ問題は本
発明のこの実施形態（ならびに図３に示すその変形形
態）で本質的に回避されるので、本発明によって設計上
および製造プロセス上の相当なフレキシビリティも得ら
れる。図２の描写は図１の図と比較しやすいように配置
され、本発明を使用する特定のデバイスのレイアウトま
たは特徴に関していかなる好みまたは臨界もそこから推
論されないことを理解されたい。
ッチアップという潜在的な問題を回避し、不純物ウェル
２１に対する層１２の厚さの最適化を可能にするような
本発明の好ましい実施形態１００が典型的な断面図形式
で示されている。絶縁破壊およびラッチアップ問題は本
発明のこの実施形態（ならびに図３に示すその変形形
態）で本質的に回避されるので、本発明によって設計上
および製造プロセス上の相当なフレキシビリティも得ら
れる。図２の描写は図１の図と比較しやすいように配置
され、本発明を使用する特定のデバイスのレイアウトま
たは特徴に関していかなる好みまたは臨界もそこから推
論されないことを理解されたい。
【００２７】具体的には、図１の実施形態とは対照的
に、大型の浅いトレンチ分離構造１１０が設けられてい
る。上記のように、凹部酸化物構造も使用できるだろ
う。トランジスタ２０、３０およびＮＶＲＡＭセル６０
の構造は、図１とまったく同じになるものとして示され
ている。というのは、その構造の詳細は本発明にとって
重大なものではないが、それらは図１のものとは異なる
必要がなく、他の構造上の変更態様も本発明の原理によ
り使用できるからである。さらに、基板１１も図１のも
のと同一にすることができるが、層１２の厚さは、理論
上は、たとえば、図２および図３の点線１１’が示すよ
うに図１に示すものより薄くすることができることに留
意されたい。というのは、前述のようにｎウェル４１の
深さを上回る厚さによって大電圧に対応する必要がな
く、したがって、層１２の厚さはｎウェル２１の深さに
応じて最適化することができるからである。
に、大型の浅いトレンチ分離構造１１０が設けられてい
る。上記のように、凹部酸化物構造も使用できるだろ
う。トランジスタ２０、３０およびＮＶＲＡＭセル６０
の構造は、図１とまったく同じになるものとして示され
ている。というのは、その構造の詳細は本発明にとって
重大なものではないが、それらは図１のものとは異なる
必要がなく、他の構造上の変更態様も本発明の原理によ
り使用できるからである。さらに、基板１１も図１のも
のと同一にすることができるが、層１２の厚さは、理論
上は、たとえば、図２および図３の点線１１’が示すよ
うに図１に示すものより薄くすることができることに留
意されたい。というのは、前述のようにｎウェル４１の
深さを上回る厚さによって大電圧に対応する必要がな
く、したがって、層１２の厚さはｎウェル２１の深さに
応じて最適化することができるからである。
【００２８】絶縁体／不導体である分離構造１１０は、
基板から薄膜トランジスタ１４０、１５０に印加される
高電圧を分離するように機能し、したがって、薄膜トラ
ンジスタの素子による基板へのラッチアップまたは絶縁
破壊という問題を回避する。さらに、いずれかの導電タ
イプの薄膜トランジスタ相補対をサポートするには、不
純物ウェルは一切不要である。したがって、不純物ウェ
ルの形成の臨界およびウェルから基板１１、１２への絶
縁破壊はどちらも回避される。
基板から薄膜トランジスタ１４０、１５０に印加される
高電圧を分離するように機能し、したがって、薄膜トラ
ンジスタの素子による基板へのラッチアップまたは絶縁
破壊という問題を回避する。さらに、いずれかの導電タ
イプの薄膜トランジスタ相補対をサポートするには、不
純物ウェルは一切不要である。したがって、不純物ウェ
ルの形成の臨界およびウェルから基板１１、１２への絶
縁破壊はどちらも回避される。
【００２９】薄膜トランジスタは分離された酸化物アイ
ランド上に形成されるので、設計上およびプロセス上の
相当な自由裁量が得られる。たとえば、ＴＦＴ１４０、
１５０のゲート酸化物１４１、１５１は、ＣＭＯＳトラ
ンジスタ２０、３０のゲート絶縁体４４またはトンネル
効果ゲート酸化物４８に重大な影響を及ぼさずに、所望
の厚さまで随意に成長または付着させることができ、そ
の逆も可能である。同様に、高電圧ＴＦＴ１７０、１７
１のボディおよびソース／ドレイン領域１４２、１７２
のドーピングは、層１２のドーピングまたはｎウェル領
域２１のドーピングとは無関係に（たとえば、幅広い位
置決め許容差を有する遮蔽マスキングにより）確立する
ことができる。
ランド上に形成されるので、設計上およびプロセス上の
相当な自由裁量が得られる。たとえば、ＴＦＴ１４０、
１５０のゲート酸化物１４１、１５１は、ＣＭＯＳトラ
ンジスタ２０、３０のゲート絶縁体４４またはトンネル
効果ゲート酸化物４８に重大な影響を及ぼさずに、所望
の厚さまで随意に成長または付着させることができ、そ
の逆も可能である。同様に、高電圧ＴＦＴ１７０、１７
１のボディおよびソース／ドレイン領域１４２、１７２
のドーピングは、層１２のドーピングまたはｎウェル領
域２１のドーピングとは無関係に（たとえば、幅広い位
置決め許容差を有する遮蔽マスキングにより）確立する
ことができる。
【００３０】図２に示す本発明の上記の好ましい実施形
態と、以下に示すその変形形式の説明では、それぞれの
デバイスの形成は、本発明の原理を実施する上で重大な
ものでも特に重要なものでもなく、多数の適当な設計お
よびその作成のための多数のプロセスは当業者にとって
周知のものであり、熟知したものであることが分かるだ
ろう。絶縁破壊およびラッチアップから解放されるこ
と、プロセスの単純化、設計および製造プロセスの自由
裁量の増大に関して発生する利点は、図示の任意のタイ
プのデバイスの形成に必要なプロセスまたはそれぞれの
設計の詳細とはまったく無関係である。さらに、高電圧
は、それに耐えるように必ず設計され、作成されるＮＶ
ＲＡＭセルの制御ゲートへの接続以外に基板上に形成さ
れた構造から完全に切り離される。
態と、以下に示すその変形形式の説明では、それぞれの
デバイスの形成は、本発明の原理を実施する上で重大な
ものでも特に重要なものでもなく、多数の適当な設計お
よびその作成のための多数のプロセスは当業者にとって
周知のものであり、熟知したものであることが分かるだ
ろう。絶縁破壊およびラッチアップから解放されるこ
と、プロセスの単純化、設計および製造プロセスの自由
裁量の増大に関して発生する利点は、図示の任意のタイ
プのデバイスの形成に必要なプロセスまたはそれぞれの
設計の詳細とはまったく無関係である。さらに、高電圧
は、それに耐えるように必ず設計され、作成されるＮＶ
ＲＡＭセルの制御ゲートへの接続以外に基板上に形成さ
れた構造から完全に切り離される。
【００３１】次に図３を参照すると、本発明の好ましい
実施形態の変形形式が断面図で示されている。トランジ
スタ２０’、３０’およびＮＶＲＡＭセル６０’の構造
は、図１および図２のトランジスタ２０、３０およびＮ
ＶＲＡＭセル６０とほぼ同じであるが、そのそれぞれの
ゲート構造は、層１２およびその上に形成された構造の
全体または所望の一部分の上の分離構造としても機能す
る酸化物層２１０にカプセル化されている。不純物ウェ
ル２１および分離構造（たとえば、ＳＴＩ構造１４）も
図１および図２の一部分と同じように示されているが、
前述のように、本発明の原理を実施する上でまったく重
大なものではなく、特に重要なものでもない。上記のよ
うに、ＲＯＸ構造も使用できるだろう。
実施形態の変形形式が断面図で示されている。トランジ
スタ２０’、３０’およびＮＶＲＡＭセル６０’の構造
は、図１および図２のトランジスタ２０、３０およびＮ
ＶＲＡＭセル６０とほぼ同じであるが、そのそれぞれの
ゲート構造は、層１２およびその上に形成された構造の
全体または所望の一部分の上の分離構造としても機能す
る酸化物層２１０にカプセル化されている。不純物ウェ
ル２１および分離構造（たとえば、ＳＴＩ構造１４）も
図１および図２の一部分と同じように示されているが、
前述のように、本発明の原理を実施する上でまったく重
大なものではなく、特に重要なものでもない。上記のよ
うに、ＲＯＸ構造も使用できるだろう。
【００３２】しかし、図２の実施形態とは対照的に、図
３に示す本発明の変形形式では、基板または層１２の表
面上に低電圧論理ＣＭＯＳトランジスタ２００’、３０
０’およびＮＶＲＡＭセル６００’のみを形成する。次
にこのようなデバイスは、リソグラフィ・プロセスの解
像度を促進し強化するために必要であればプレーナ化可
能な比較的厚い酸化物層２１０と、その上に形成された
高電圧薄膜デバイスとで（たとえば、酸化または付着に
より）覆われる。また、たとえば、他の単結晶ウェハま
たはチップ上に酸化物を成長または付着させ、（分離構
造２１０内に破線３００で全体的に示す）ＣＭＯＳおよ
びメモリ・セル構造上にウェハまたはチップを酸化物同
士でボンディングし、一番上のウェハをエッチバックし
て、上記と同じように薄膜トランジスタを形成するため
に薄い単結晶層を生じることも可能である。このように
形成されたトランジスタは、残っている薄い層の単結晶
構造により、強化されたパフォーマンスをもたらすこと
になるが、これはプロセスの複雑さが増すことを正当化
する可能性がある。このような構造を形成するための適
当なボンディング技法は、最近、フラット液晶ディスプ
レイ・パネル用のガラスに転送トランジスタをボンディ
ングするためのものとして既知のものになっており、た
とえば、参照により本明細書に完全に組み込まれ、van
der Groen他による「Bonding Techniques for single c
rystal TFT AMLCDs」（１９９６年１０月１４〜１５日
にテキサス州オースティンで開催されたMicroelectroni
c Structures and MEMs for Optical Processingという
会議の議事録、SPIE - Int. Soc. Opt. Eng. (USA) Vo
l. 2881、１９４〜２００ページ）に記載されている。
次に、高電圧相補薄膜トランジスタ・デバイスは、当業
者にとって周知かつ熟知したプロセスまたは薄膜デバイ
スに適当であると判明しうる他のプロセスによりその上
に形成することができる。
３に示す本発明の変形形式では、基板または層１２の表
面上に低電圧論理ＣＭＯＳトランジスタ２００’、３０
０’およびＮＶＲＡＭセル６００’のみを形成する。次
にこのようなデバイスは、リソグラフィ・プロセスの解
像度を促進し強化するために必要であればプレーナ化可
能な比較的厚い酸化物層２１０と、その上に形成された
高電圧薄膜デバイスとで（たとえば、酸化または付着に
より）覆われる。また、たとえば、他の単結晶ウェハま
たはチップ上に酸化物を成長または付着させ、（分離構
造２１０内に破線３００で全体的に示す）ＣＭＯＳおよ
びメモリ・セル構造上にウェハまたはチップを酸化物同
士でボンディングし、一番上のウェハをエッチバックし
て、上記と同じように薄膜トランジスタを形成するため
に薄い単結晶層を生じることも可能である。このように
形成されたトランジスタは、残っている薄い層の単結晶
構造により、強化されたパフォーマンスをもたらすこと
になるが、これはプロセスの複雑さが増すことを正当化
する可能性がある。このような構造を形成するための適
当なボンディング技法は、最近、フラット液晶ディスプ
レイ・パネル用のガラスに転送トランジスタをボンディ
ングするためのものとして既知のものになっており、た
とえば、参照により本明細書に完全に組み込まれ、van
der Groen他による「Bonding Techniques for single c
rystal TFT AMLCDs」（１９９６年１０月１４〜１５日
にテキサス州オースティンで開催されたMicroelectroni
c Structures and MEMs for Optical Processingという
会議の議事録、SPIE - Int. Soc. Opt. Eng. (USA) Vo
l. 2881、１９４〜２００ページ）に記載されている。
次に、高電圧相補薄膜トランジスタ・デバイスは、当業
者にとって周知かつ熟知したプロセスまたは薄膜デバイ
スに適当であると判明しうる他のプロセスによりその上
に形成することができる。
【００３３】図２の実施形態のように、いかなる不純物
ウェルも薄膜デバイスに設ける必要がなく、エピタキシ
ャル領域または層１２に関連するその設計の臨界ならび
にそれに関連する絶縁破壊およびラッチアップ問題が回
避される。同様に、特に相対的に低い熱収支でＴＦＴデ
バイスを形成できるので、ＴＦＴの製造プロセスがソー
ス／ドレインの形状寸法またはドーパントの濃度あるい
はゲート絶縁体または浮動ゲート酸化物の品質または厚
さに重大な影響を及ぼすことはない。
ウェルも薄膜デバイスに設ける必要がなく、エピタキシ
ャル領域または層１２に関連するその設計の臨界ならび
にそれに関連する絶縁破壊およびラッチアップ問題が回
避される。同様に、特に相対的に低い熱収支でＴＦＴデ
バイスを形成できるので、ＴＦＴの製造プロセスがソー
ス／ドレインの形状寸法またはドーパントの濃度あるい
はゲート絶縁体または浮動ゲート酸化物の品質または厚
さに重大な影響を及ぼすことはない。
【００３４】また、図３に示す本発明の変形形式により
図２の実施形態の利点がすべて得られるが、その上に形
成された基板または層上にＴＦＴデバイス用の領域を取
っておく必要はなく、そのようにするために追加の層２
１０が設けられているので、必要であればＴＦＴデバイ
スのためにチップのほぼ全領域を使用できることが分か
るだろう。この追加の領域は、レベル・シフト回路を含
むことができる（基板レイアウトからそれを除去するこ
ともできる）。というのは、必要な高電圧ドライバの数
は、通常、比較的小さく、それぞれの特質上低い電流ド
ライブ機能を補償するためにいくらか大きいサイズでＴ
ＦＴデバイスを形成するために他のレベルの領域を都合
よく使用することができる。
図２の実施形態の利点がすべて得られるが、その上に形
成された基板または層上にＴＦＴデバイス用の領域を取
っておく必要はなく、そのようにするために追加の層２
１０が設けられているので、必要であればＴＦＴデバイ
スのためにチップのほぼ全領域を使用できることが分か
るだろう。この追加の領域は、レベル・シフト回路を含
むことができる（基板レイアウトからそれを除去するこ
ともできる）。というのは、必要な高電圧ドライバの数
は、通常、比較的小さく、それぞれの特質上低い電流ド
ライブ機能を補償するためにいくらか大きいサイズでＴ
ＦＴデバイスを形成するために他のレベルの領域を都合
よく使用することができる。
【００３５】上記の点を考慮すると、本発明は低電圧Ｃ
ＭＯＳおよびＮＶＲＡＭセルの製造プロセスおよび設計
を同一チップ上に高電圧デバイスを形成するために必要
なものから切り離すことができることが分かる。したが
って、それにありがちな絶縁破壊およびラッチアップ現
象ならびにデバイス劣化を本質的に回避しながら、デバ
イスのタイプ間における設計上の兼ね合いおよびプロセ
スの矛盾が回避され、設計およびプロセスのフレキシビ
リティが強化される。同様に、すべての高電圧信号は、
ＮＶＲＡＭセルの制御ゲート電極以外に基板またはその
上に形成されるドープ半導体層上に形成されるデバイス
から完全に切り離される。
ＭＯＳおよびＮＶＲＡＭセルの製造プロセスおよび設計
を同一チップ上に高電圧デバイスを形成するために必要
なものから切り離すことができることが分かる。したが
って、それにありがちな絶縁破壊およびラッチアップ現
象ならびにデバイス劣化を本質的に回避しながら、デバ
イスのタイプ間における設計上の兼ね合いおよびプロセ
スの矛盾が回避され、設計およびプロセスのフレキシビ
リティが強化される。同様に、すべての高電圧信号は、
ＮＶＲＡＭセルの制御ゲート電極以外に基板またはその
上に形成されるドープ半導体層上に形成されるデバイス
から完全に切り離される。
【００３６】また、ＴＦＴデバイスの比較的低い電流ド
ライブ機能が補償されるかどうかにかかわらず、ＮＶＲ
ＡＭセルを励起するために電流ドライブがあまり重要で
はないことにも留意されたい。というのは、このような
デバイスはＮＶＲＡＭセルの消去のみのために最大電流
を必要とし、ＮＶＲＡＭ構造の全体的なパフォーマンス
の大幅な妥協を行わずに書込みサイクル時間を延長でき
るからである。
ライブ機能が補償されるかどうかにかかわらず、ＮＶＲ
ＡＭセルを励起するために電流ドライブがあまり重要で
はないことにも留意されたい。というのは、このような
デバイスはＮＶＲＡＭセルの消去のみのために最大電流
を必要とし、ＮＶＲＡＭ構造の全体的なパフォーマンス
の大幅な妥協を行わずに書込みサイクル時間を延長でき
るからである。
【００３７】このような本発明の価値ある効果は、製造
プロセスの変形態様において正味の費用をほとんどかけ
ずに達成される。たとえば、図１に示すようなＮＶＲＡ
Ｍを形成するための従来のプロセスでは、ＨＶＰＦＥＴ
ボディ・ドーピング、ＨＶＰＦＥＴソース／ドレイン・
ドーピング、ＨＶＮＦＥＴボディ・ドーピング、ＨＶＮ
ＦＥＴソース／ドレイン・ドーピングという精密な位置
決め許容差を必要とする４つの追加のマスク／注入ステ
ップまたはプロセス・シーケンスと、２つの高電圧デバ
イスを作成するための１つの追加のゲート酸化ステップ
とを必要とする可能性がある。プロセスの詳細ではさら
に多くのステップを必要とする場合もあれば、プロセス
の偶然の組合せによってこのようなステップの数をいく
らか削減できる場合もある。いずれにしても、精密な位
置決め許容差が必要であり、上記のように図１の構造は
ｎウェルの深さに関して最適化することができないの
で、複数の小さいマスク窓形成プロセスが求められ、製
造歩留まりが損なわれる可能性がある。
プロセスの変形態様において正味の費用をほとんどかけ
ずに達成される。たとえば、図１に示すようなＮＶＲＡ
Ｍを形成するための従来のプロセスでは、ＨＶＰＦＥＴ
ボディ・ドーピング、ＨＶＰＦＥＴソース／ドレイン・
ドーピング、ＨＶＮＦＥＴボディ・ドーピング、ＨＶＮ
ＦＥＴソース／ドレイン・ドーピングという精密な位置
決め許容差を必要とする４つの追加のマスク／注入ステ
ップまたはプロセス・シーケンスと、２つの高電圧デバ
イスを作成するための１つの追加のゲート酸化ステップ
とを必要とする可能性がある。プロセスの詳細ではさら
に多くのステップを必要とする場合もあれば、プロセス
の偶然の組合せによってこのようなステップの数をいく
らか削減できる場合もある。いずれにしても、精密な位
置決め許容差が必要であり、上記のように図１の構造は
ｎウェルの深さに関して最適化することができないの
で、複数の小さいマスク窓形成プロセスが求められ、製
造歩留まりが損なわれる可能性がある。
【００３８】図２および図３に示すような構造は、（図
１の構造と比較して）追加のプロセス・コストをほとん
どまたはまったくかけずに作成することができる。プロ
セスを従来のＣＭＯＳプロセスと組み合わせることによ
っていかなる節約も実現できない場合でも、上記の余分
なプロセスに加え、このような構造を定義するためのマ
スクを含め、ＴＦＴボディおよびＴＦＴゲート用の２つ
の追加の膜が必要になるだろう。しかし、図２の実施形
態と特に図３の変形形式はどちらも、このような追加の
プロセスに必要な位置決め許容差を低減し、様々な構造
の最適化を可能にし、処理の臨界を低減する。
１の構造と比較して）追加のプロセス・コストをほとん
どまたはまったくかけずに作成することができる。プロ
セスを従来のＣＭＯＳプロセスと組み合わせることによ
っていかなる節約も実現できない場合でも、上記の余分
なプロセスに加え、このような構造を定義するためのマ
スクを含め、ＴＦＴボディおよびＴＦＴゲート用の２つ
の追加の膜が必要になるだろう。しかし、図２の実施形
態と特に図３の変形形式はどちらも、このような追加の
プロセスに必要な位置決め許容差を低減し、様々な構造
の最適化を可能にし、処理の臨界を低減する。
【００３９】図２に示す構造を作成するため、以下のプ
ロセス・シーケンスをたどることができる。すなわち、
低電圧ＣＭＯＳデバイスおよびＮＶＲＡＭセルの完成
後、約０．２μｍの好ましい厚さまでアモルファス・シ
リコンの層を付着し、高電圧デバイス領域（たとえば、
１７０、１７２、１４２）を定義するためにエッチング
することができる。次に注入マスクを貼付し、注入プロ
セスを実行して、ＨＶＰＦＥＴおよびＨＶＮＦＥＴデバ
イスと付着したゲート酸化物１４１、１５１用のデバイ
ス・ボディ領域１７０、１７１のドーピングを定義する
ことができる。次にゲート・ポリシリコン１４３、１４
３’を付着してパターン形成し、さらにソースおよびド
レイン注入をそれと自己整列させて実行し、続いてアニ
ーリングを行って注入したドーパントを活動化する。従
来の処理によるデバイスの完成のためにさらに処理を実
行することができる。
ロセス・シーケンスをたどることができる。すなわち、
低電圧ＣＭＯＳデバイスおよびＮＶＲＡＭセルの完成
後、約０．２μｍの好ましい厚さまでアモルファス・シ
リコンの層を付着し、高電圧デバイス領域（たとえば、
１７０、１７２、１４２）を定義するためにエッチング
することができる。次に注入マスクを貼付し、注入プロ
セスを実行して、ＨＶＰＦＥＴおよびＨＶＮＦＥＴデバ
イスと付着したゲート酸化物１４１、１５１用のデバイ
ス・ボディ領域１７０、１７１のドーピングを定義する
ことができる。次にゲート・ポリシリコン１４３、１４
３’を付着してパターン形成し、さらにソースおよびド
レイン注入をそれと自己整列させて実行し、続いてアニ
ーリングを行って注入したドーパントを活動化する。従
来の処理によるデバイスの完成のためにさらに処理を実
行することができる。
【００４０】図３に示す構造を作成するため、プレーナ
絶縁体（たとえば、酸化物）表面２８０上の接点２７０
を含むすべての処理を従来通り実行する。次にアモルフ
ァス・シリコンを表面２８０上に付着し、前述のように
高電圧ＴＦＴの定義および形成を続行する。次に後続の
絶縁（たとえば、パッシベーション）層（図示せず）を
付着し、接点アパーチャをエッチングしてＴＦＴ端子２
４０、２６０ならびにＮＶＲＡＭセル接点２７０に接続
することができる。
絶縁体（たとえば、酸化物）表面２８０上の接点２７０
を含むすべての処理を従来通り実行する。次にアモルフ
ァス・シリコンを表面２８０上に付着し、前述のように
高電圧ＴＦＴの定義および形成を続行する。次に後続の
絶縁（たとえば、パッシベーション）層（図示せず）を
付着し、接点アパーチャをエッチングしてＴＦＴ端子２
４０、２６０ならびにＮＶＲＡＭセル接点２７０に接続
することができる。
【００４１】ただし、図２および図３に示す本発明の実
施形態は第１の金属層を付着する前の完了状態で示され
ており、その層によって低電圧ＣＭＯＳ（および含まれ
ていればレベル・シフタ）と高電圧ＴＦＴトランジスタ
とＮＶＲＡＭセルとの所望の接続を形成することができ
ることに留意されたい。あるいは、必要に応じて２６０
に示すように層２１０内で、またはＴＦＴデバイス端子
（たとえば、２９０）をＣＭＯＳまたはＮＶＲＡＭセル
接点（たとえば、２７０）のすぐ上に（たとえば、それ
と位置合わせして）配置することによって、何らかの接
続を行うこともできる。このような後者の手段は、集積
密度が増大するにつれて、図３に示す本発明の形式に関
連して特に有利である可能性がある。というのは、プレ
ーナ化表面を使用して、精密導体ピッチを開発するとと
もに、その上に導体を配置可能な追加の表面を設けるこ
とができるからである。そのうえ、それよりいくらか強
固なコネクタ構造が形成され、高電圧トランジスタへの
接続は短縮され単純化される可能性がある。
施形態は第１の金属層を付着する前の完了状態で示され
ており、その層によって低電圧ＣＭＯＳ（および含まれ
ていればレベル・シフタ）と高電圧ＴＦＴトランジスタ
とＮＶＲＡＭセルとの所望の接続を形成することができ
ることに留意されたい。あるいは、必要に応じて２６０
に示すように層２１０内で、またはＴＦＴデバイス端子
（たとえば、２９０）をＣＭＯＳまたはＮＶＲＡＭセル
接点（たとえば、２７０）のすぐ上に（たとえば、それ
と位置合わせして）配置することによって、何らかの接
続を行うこともできる。このような後者の手段は、集積
密度が増大するにつれて、図３に示す本発明の形式に関
連して特に有利である可能性がある。というのは、プレ
ーナ化表面を使用して、精密導体ピッチを開発するとと
もに、その上に導体を配置可能な追加の表面を設けるこ
とができるからである。そのうえ、それよりいくらか強
固なコネクタ構造が形成され、高電圧トランジスタへの
接続は短縮され単純化される可能性がある。
【００４２】単一の好ましい実施形態とその変形形式に
関して本発明を説明してきたが、当業者であれば、請求
の範囲の精神および範囲内の変更を加えて、本発明を実
施できることが分かるだろう。たとえば、分離構造また
はその上のブランケット層として基板または半導体層の
上にあるかまたは部分的にその中にある絶縁材料の層に
よって基板から分離された薄膜トランジスタとして高電
圧スイッチング・デバイスを形成する際に、本発明の原
理を逸脱せずに、基板または半導体層の表面に対して様
々なレベルに様々な形式のＮＶＲＡＭセルを形成するこ
とができる。
関して本発明を説明してきたが、当業者であれば、請求
の範囲の精神および範囲内の変更を加えて、本発明を実
施できることが分かるだろう。たとえば、分離構造また
はその上のブランケット層として基板または半導体層の
上にあるかまたは部分的にその中にある絶縁材料の層に
よって基板から分離された薄膜トランジスタとして高電
圧スイッチング・デバイスを形成する際に、本発明の原
理を逸脱せずに、基板または半導体層の表面に対して様
々なレベルに様々な形式のＮＶＲＡＭセルを形成するこ
とができる。
【００４３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４４】
【図１】本発明による改善の対象となる集積回路構造の
理想的な断面図である。
理想的な断面図である。
【図２】本発明の好ましい形式の断面図である。
【図３】図２に示す本発明の変形形式の断面図である。
１０ 集積回路構造 １１ ｐ＋ドープ半導体層 １２ 軽くドープされたｐ−層 １４ 浅いトレンチ分離（ＳＴＩ） ２０ ｐＦＥＴ ２１ 不純物ウェル ２２ 共通入力接続 ２３ 出力接続 ３０ ｎＦＥＴ ４０ ＨＶＰＦＥＴ ４１ 不純物ウェル ４２ 共通入力接続 ４３ 出力接続 ４４ ゲート絶縁体 ４５ ゲート絶縁体 ４６ ソースおよびドレイン・ドーパント ４７ ソースおよびドレイン・ドーパント ４８ トンネル効果酸化物層 ５０ ＨＶＮＦＥＴ ６０ ＮＶＲＡＭセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (72)発明者 ジェームズ・エス・ナコス アメリカ合衆国05452 バーモント州エ セックス・ジャンクション バターナッ ト・コート ３ (72)発明者 リチャード・キュー・ウィリアムズ アメリカ合衆国05452 バーモント州エ セックス・ジャンクション ピーチャ ム・レーン 20 (56)参考文献 特開 平７−226490（ＪＰ，Ａ) 特開 昭62−213272（ＪＰ，Ａ) 特開 平３−129765（ＪＰ，Ａ) 特開 平７−321327（ＪＰ，Ａ) 特開 平９−199688（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/762 H01L 27/10 481 H01L 27/115 H01L 29/786 H01L 29/788 H01L 29/792
Claims (9)
- 【請求項１】基板または半導体層の表面に形成された不
揮発性半導体メモリ・セルと、 前記基板または半導体層の表面に形成された浅いトレン
チ分離構造と、 前記分離構造の表面上に形成されて前記不揮発性半導体
メモリ・セルの制御ゲートに接続された相補対の薄膜ト
ランジスタとを含む半導体集積回路。 - 【請求項２】基板または半導体層の表面に形成された不
揮発性半導体メモリ・セルと、 前記基板または半導体層の表面に形成された分離構造
と、 前記分離構造の表面上に形成されて前記不揮発性半導体
メモリ・セルの制御ゲートに接続された相補対の薄膜ト
ランジスタとを含み、 前記分離構造が前記不揮発性半導体メモリ・セルの上に
形成された絶縁材料の層からなることを特徴とする、 半
導体集積回路。 - 【請求項３】前記分離構造が酸化物から形成される、請
求項１または２に記載の半導体集積回路。 - 【請求項４】前記不揮発性半導体メモリ・セルとともに
前記基板または半導体層の前記表面に形成された電界効
果トランジスタをさらに含む、請求項１または２に記載
の半導体集積回路。 - 【請求項５】半導体層の表面に不揮発性半導体メモリ・
セルを形成するステップと、 半導体層の表面に分離構造を形成するステップと、 前記分離構造の表面上に相補対の薄膜トランジスタを形
成するステップとを含み、 前記分離構造を形成するステップが、前記半導体層内の
トレンチに酸化物を形成するステップを含むことを特徴
とする、 半導体集積回路の製造方法。 - 【請求項６】半導体層の表面に不揮発性半導体メモリ・
セルを形成するステップと、 半導体層の表面に分離構造を形成するステップと、 前記分離構造の表面上に相補対の薄膜トランジスタを形
成するステップとを含み、 前記分離構造を形成するステップが、前記不揮発性半導
体メモリ・セルの上に絶縁層を形成するステップを含む
ことを特徴とする、 半導体集積回路の製造方法。 - 【請求項７】前記半導体層の前記表面に電界効果トラン
ジスタを形成するステップをさらに含む、請求項５また
は６に記載の製造方法。 - 【請求項８】前記半導体層を第１の厚さまで形成するス
テップと、 前記半導体層内に不純物ウェルを形成するステップと、 前記不純物ウェルの所定の位置にある前記半導体層の前
記表面に電界効果トランジスタを形成するステップとを
さらに含む、請求項５または６に記載の製造方法。 - 【請求項９】前記相補対の薄膜トランジスタを形成する
ステップが、 前記相補対の薄膜トランジスタのうちの１つの薄膜トラ
ンジスタのエレメントを前記不揮発性半導体メモリ・セ
ルのエレメントの上に形成するステップを含む、請求項
５または６に記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/047155 | 1998-03-24 | ||
| US09/047,155 US6022770A (en) | 1998-03-24 | 1998-03-24 | NVRAM utilizing high voltage TFT device and method for making the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340442A JPH11340442A (ja) | 1999-12-10 |
| JP3208383B2 true JP3208383B2 (ja) | 2001-09-10 |
Family
ID=21947359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07773499A Expired - Fee Related JP3208383B2 (ja) | 1998-03-24 | 1999-03-23 | 半導体集積回路およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6022770A (ja) |
| JP (1) | JP3208383B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6706577B1 (en) * | 1999-04-26 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Formation of dual gate oxide by two-step wet oxidation |
| KR100396698B1 (ko) * | 2001-03-15 | 2003-09-03 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 구조 |
| US6916294B2 (en) | 2002-07-09 | 2005-07-12 | George Washington University | Brain retraction sensor |
| US7615822B1 (en) * | 2002-12-23 | 2009-11-10 | Volterra Semiconductor Corporation | Diffused drain transistor |
| US7220633B2 (en) * | 2003-11-13 | 2007-05-22 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused MOSFET |
| US7074659B2 (en) * | 2003-11-13 | 2006-07-11 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor |
| US7163856B2 (en) | 2003-11-13 | 2007-01-16 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor |
| US7144775B2 (en) * | 2004-05-18 | 2006-12-05 | Atmel Corporation | Low-voltage single-layer polysilicon eeprom memory cell |
| US7471570B2 (en) * | 2005-09-19 | 2008-12-30 | Texas Instruments Incorporated | Embedded EEPROM array techniques for higher density |
| KR101913111B1 (ko) * | 2009-12-18 | 2018-10-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8984463B2 (en) * | 2012-11-28 | 2015-03-17 | Qualcomm Incorporated | Data transfer across power domains |
| US9786368B2 (en) | 2014-11-24 | 2017-10-10 | Intermolecular, Inc. | Two stage forming of resistive random access memory cells |
| US11737288B2 (en) * | 2020-05-29 | 2023-08-22 | Taiwan Semiconductor Manufacturing Company Limited | High-density memory device with planar thin film transistor (TFT) selector and methods for making the same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945067A (en) * | 1988-09-16 | 1990-07-31 | Xerox Corporation | Intra-gate offset high voltage thin film transistor with misalignment immunity and method of its fabrication |
| US4984040A (en) * | 1989-06-15 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second gate |
| JPH07120726B2 (ja) * | 1990-05-30 | 1995-12-20 | 株式会社東芝 | 不揮発性半導体メモリ |
| US5291440A (en) * | 1990-07-30 | 1994-03-01 | Nec Corporation | Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon |
| US5073723A (en) * | 1990-08-10 | 1991-12-17 | Xerox Corporation | Space charge current limited shunt in a cascode circuit for hvtft devices |
| JP2830447B2 (ja) * | 1990-10-15 | 1998-12-02 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
| JP3114229B2 (ja) * | 1991-04-05 | 2000-12-04 | ソニー株式会社 | 不揮発性記憶装置 |
| US5274602A (en) * | 1991-10-22 | 1993-12-28 | Florida Atlantic University | Large capacity solid-state memory |
| US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
| JP2817500B2 (ja) * | 1992-02-07 | 1998-10-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH06334155A (ja) * | 1993-05-27 | 1994-12-02 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| US5523970A (en) * | 1993-12-29 | 1996-06-04 | International Business Machines Incorporated | Non-volatile memory utilizing a thin film, floating gate, amorphous transistor |
| BE1008052A3 (nl) * | 1994-01-31 | 1996-01-03 | Philips Electronics Nv | Halfgeleiderinrichting. |
| US5620906A (en) * | 1994-02-28 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device by introducing hydrogen ions |
| US5897346A (en) * | 1994-02-28 | 1999-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a thin film transistor |
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-
1998
- 1998-03-24 US US09/047,155 patent/US6022770A/en not_active Expired - Fee Related
-
1999
- 1999-03-23 JP JP07773499A patent/JP3208383B2/ja not_active Expired - Fee Related
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