JPH07302279A - 集積回路の論理シミュレーション方法 - Google Patents

Abstract

(57)【要約】 【目的】 回路図とマスクパターンとの間に、セル構成
上の不一致が生じていても、短時間で容易にシミュレー
ションを行う。 【構成】 ライブラリ内セルを利用して階層構造をもっ
た回路図を作成し（Ｓ１１）、この回路図に基づいてマ
スクパターンを設計する（Ｓ１３）。マスクパターンに
基いて、階層展開した第１の回路接続情報が抽出され
（Ｓ１６）、回路図に基いて、階層展開した第２の回路
接続情報が抽出される（Ｓ１８）。両回路接続情報は比
較照合され（Ｓ１９）、対応情報が得られる。回路図か
らは、階層構造をもった第３の回路接続情報が抽出され
る（Ｓ２０）。第１の回路接続情報からは、寄生抵抗や
寄生容量などの特性パラメータが抽出され（Ｓ１７）、
この特性パラメータとセルライブラリ内の動作特性に基
いて、第３の回路接続情報各部の遅延時間が算出され
（Ｓ２１）、この遅延時間を考慮した論理シミュレーシ
ョンが行われる（Ｓ２２）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路の論理シミュ
レーション方法、特に、各セルについてのマスクパター
ンおよび動作特性を示す情報をもったセルライブラリを
用意し、このセルライブラリ内のセルを利用して階層構
造をもった集積回路の回路図を作成し、この回路図に基
づいてマスクパターンを設計して集積回路を製造する場
合に、作成した回路図をもとにして、セルを相互接続す
ることにより生じる遅延時間を考慮した論理シミュレー
ションを行う方法に関する。

【０００２】

【従来の技術】集積回路を設計する場合、作成した回路
図について、設計者が意図した回路特性が得られるま
で、論理シミュレーションおよび回路シミュレーション
が繰り返し実行され、回路の最適化が図られる。論理シ
ミュレーションは、対象となる集積回路に対応する論理
回路モデルをソフトウェアあるいはハードウェアにより
作成し、与えられた外部入力信号（基本は論理値０，
１）に従って論理回路の動作を模擬するものである。ま
た、回路シミュレーションは、設計した回路を、抵抗素
子Ｒや容量素子Ｃなどを用いた等価回路で表し、時間ス
テップごとに微分方程式を解くことにより、論理回路の
動作を模擬するものである。

【０００３】しかしながら、このような回路図に基づく
論理・回路シミュレーションの結果は、必ずしも精度の
高いものにはならない。なぜなら、この回路図に基づい
て設計されるマスクパターンの形態は、実際にそのマス
クパターンが設計されるまで確定せず、電気的な特性を
示す特性パラメータが確定しないからである。通常、回
路図に基づく論理・回路シミュレーションでは、とりあ
えず標準的な抵抗値Ｒ，容量値Ｃ，インダクタンスＬな
どの特性パラメータを仮定して仮想遅延時間を演算し、
この仮想遅延時間に基づいてシミュレーションを行うこ
とになるが、実際に設計されたマスクパターンにおける
実遅延時間は、この仮想遅延時間とは異なるのが一般的
である。たとえば、アルミニウム配線層の線幅、コンタ
クトホールの径、コンタクトホール周辺に確保するマー
ジン、などの実際の数値は、当初予定されていた設計値
どおりになるとは限らない。このため、回路図作成段階
での特性パラメータと、実際のマスクパターン設計段階
での特性パラメータとに食い違いが生じ、正しいシミュ
レーション結果を得ることができないのである。

【０００４】このような問題に対処するための第１の方
法は、実際に設計されたマスクパターンに基いて回路シ
ミュレーションを実行し、実際の回路に対する特性検証
を行う方法である。すなわち、実際に設計されたマスク
パターンから、トランジスタレベルで回路素子を認識
し、次に、各素子間の接続情報を抽出する。ここで、接
続情報とは、各素子が完全にあるいは一部のみ重なって
いるか、離れているかといった位相情報である。更に、
絶縁膜の厚み、配線の導電率、拡散深さ等のプロセス定
数（各層の単位寸法あたりの電気的な特性）と、マスク
パターンから抽出した各素子の寸法（面積）から実際の
特性パラメータを計算する。そして、この実際の特性パ
ラメータを用いて、回路シミュレーションを実行するの
である。

【０００５】一方、第２の方法としては、実際に設計さ
れたマスクパターンの図形形状などから実際の遅延時間
を抽出し、この実際の遅延時間を用いて論理シミュレー
ションを行う方法である。現在、一般に利用されている
論理シミュレータ装置は、回路を構成する各論理素子
（通常はセル）あるいはこれら相互を接続する配線に、
遅延時間を設定できる機能を有している。そこで、マス
クパターンから抽出した実際の遅延時間を、各論理素子
や配線に設定すれば、論理シミュレータにより遅延時間
を考慮した正確なシミュレーションを行うことができ
る。一般に、論理シミュレーションは回路シミュレーシ
ョンよりも高速に行うことができるため、この第２の方
法は上述の第１の方法よりも作業は比較的簡単になる。

【０００６】

【発明が解決しようとする課題】上述した第１の方法、
すなわち、実際に設計されたマスクパターンに基いて回
路シミュレーションを実行する方法は、検証時間が長く
かかり作業も複雑になるという問題がある。これは、回
路シミュレーションの結果からマスクパターンの不具合
を特定するのは人手であり、また、大規模回路の場合は
回路シミュレータの能力にも限界があり、双方の対応付
けに多くの人手と時間を要するためである。

【０００７】一方、上述した第２の方法では、遅延時間
を設定した論理シミュレーションにより検証を行うた
め、回路シミュレーションを行う場合に比べて、検証時
間も短く作業も簡単であるが、もとの回路図の各部に対
応するように、実際のマスクパターンから遅延時間を抽
出する際に問題が生じる。これは、次のような理由によ
る。一般に集積回路は、セルと呼ばれる設計単位を元に
設計される。従って、回路図上に作成された回路は、こ
のセルを相互に接続することにより構成される回路であ
る。また、マスクパターンは、この回路図に基いて設計
されるものであるから、原則的には、回路図と同様のセ
ル構成を有するものである。しかしながら、マスクパタ
ーンを設計する場合、チップサイズ等の物理的な制約に
より、元の回路図のセル構成とは若干異なる設計を行う
場合がある。たとえば、ある１つのセルの部分を、プリ
ミティブなトランジスタ素子で構成する回路によって置
き換えるようなマスクパターン設計が行われることがあ
る。この場合、回路図とマスクパターンとの間に、セル
構成上の不一致が生じることになり、マスクパターンか
ら抽出した各部の遅延時間を、元の回路図の各部にうま
く対応づけることができなくなる。

【０００８】そこで本発明は、元の回路図とマスクパタ
ーンとの間に、セル構成上の不一致が生じていた場合に
も、できるだけ短時間で容易にシミュレーションを行う
ことができる集積回路の論理シミュレーション方法を提
供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、各セルについ
てのマスクパターンおよび動作特性を示す情報をもった
セルライブラリを用意し、このセルライブラリ内のセル
を利用して階層構造をもった集積回路の回路図を作成
し、この回路図に基づいてマスクパターンを設計して集
積回路を製造する場合に、作成した回路図をもとにし
て、セルを相互接続することにより生じる遅延時間を考
慮した論理シミュレーションを行う方法において、設計
されたマスクパターンを構成する図形を図形データとし
て取り込み、この図形データに基づいて回路認識を行
い、回路を構成する各構成要素とこれら相互間を接続す
る各接続要素とを示す情報を、第１の回路接続情報とし
て抽出する第１の段階と、作成された回路図に基づい
て、階層構造を展開することにより回路認識を行い、回
路を構成する各構成要素とこれら相互間を接続する各接
続要素とを示す情報を、第２の回路接続情報として抽出
する第２の段階と、第１の段階で取り込んだ図形データ
に基づいて集積回路を構成する各層の寸法を認識し、各
層の単位寸法あたりの電気的な特性を示すプロセス定数
と、認識した各層の寸法と、に基づいて、第１の回路接
続情報の各接続要素における電気的な特性を示す特性パ
ラメータを求める第３の段階と、第１の回路接続情報
と、第２の回路接続情報と、を比較照合し、各構成要素
同士および各接続要素同士の対応関係を示す対応情報を
求める第４の段階と、元の回路図について、セルライブ
ラリ内に用意されている所定のセルに対応する個々のセ
ルを指定し、この指定した個々のセルとこれら個々のセ
ル相互間を接続する各接続要素とを示す情報を、第３の
回路接続情報として抽出する第５の段階と、第４の段階
で求めた対応情報に基づいて、第３の回路接続情報にお
ける各接続要素を、第１の回路接続情報における各接続
要素に対応づけ、各接続要素について第３の段階で求め
た特性パラメータを適用し、この特性パラメータと、セ
ルライブラリ内に用意されている各セルの動作特性と、
に基づいて、セルを相互接続することにより生じる遅延
時間を算出する第６の段階と、第３の回路接続情報につ
いて、第６の段階で算出した遅延時間を考慮した論理シ
ミュレーションを行う第７の段階と、を行うようにした
ものである。

【００１０】

【作 用】本発明に係る集積回路の論理シミュレーショ
ン方法によれば、マスクパターンに基いて第１の回路接
続情報（マスクパターン系の情報）が抽出され、元の回
路図に基いて第２の回路接続情報（回路図系の情報）が
抽出される。そして、これら双方の回路接続情報が比較
照合され、マスクパターン系の情報と回路図系の情報と
の間で、各部の対応関係が求められる。一方、元の回路
図について、所定のセルを指定することにより、この指
定されたセルに基いて構成される第３の回路接続情報
（回路図系の情報）が抽出される。第２の回路接続情報
も第３の回路接続情報も、いずれも元の回路図から抽出
された「回路図系の情報」であるが、第２の回路接続情
報は第１の回路接続情報（マスクパターン系の情報）と
の間での対応関係を求めるために用いられるものであ
り、第１の回路接続情報と同じ階層レベルまで階層構造
を展開したものである。これに対し、第３の回路接続情
報は、遅延時間を設定した論理シミュレーションを行う
ために用いられるものであり、このような論理シミュレ
ーションに適した階層構造を有している。

【００１１】こうして、３種類の回路接続情報が得られ
ると、第３の回路接続情報に対して、次のような方法
で、実際のマスクパターンに基く遅延時間を考慮した論
理シミュレーションを実行することができる。前述した
ように、第３の回路接続情報は、指定された所定のセル
を接続することにより構成される回路の情報である。こ
こで、個々のセルの動作特性については、セルライブラ
リに予め用意された動作特性を利用することができる。
これに対して、指定セル外の部分については、実際のマ
スクパターンを構成する図形に基いて求めた特性パラメ
ータを利用することができる。前述したように、マスク
パターン系の情報と回路図系の情報との間には対応関係
が求まっているので、この対応関係に基き、マスクパタ
ーンから求めた特性パラメータを、回路図系の第３の回
路接続情報に当てはめることができるのである。

【００１２】かくして、実際のマスクパターンに基く回
路シミュレーションを行う代わりに、元の回路図から得
た第３の回路接続情報に、実際のマスクパターンから求
めた遅延時間を当てはめた論理シミュレーションを実行
することができる。回路シミュレーションに比べて、論
理シミュレーションは演算負担が軽く、作業も楽にな
る。

【００１３】

【実施例】以下本発明を図示する実施例に基づいて詳述
する。

【００１４】§１． 従来の一般的な集積回路の論理シ
ミュレーション方法 ＜ステップＳ１＞はじめに、従来の一般的な集積回路の
論理シミュレーション方法を、図１の工程図に基づいて
説明する。まず、ステップＳ１において回路図が作成さ
れる。通常は、セルライブラリ内に用意されたセルを組
み合わせることにより、階層構造をもった回路図が作成
されることになる。ＡＳＩＣ（特定用途向きＩＣ）等の
場合は、このセルライブラリは半導体メーカーから提供
される。

【００１５】＜ステップＳ２＞続いて、ステップＳ２に
おいて、作成された回路図が正しい動作をするか否かを
検証するための論理シミュレーションおよび回路シミュ
レーションが行われる。論理シミュレーションは、対象
となる集積回路に対応する論理回路モデルについて、所
定の外部入力信号（０，１の論理値からなる信号）を与
えたときの論理動作を模擬するものであり、回路シミュ
レーションは、設計した回路を、抵抗素子Ｒや容量素子
Ｃなどを用いた等価回路で表し、時間ステップごとに微
分方程式を解くことにより、論理回路の動作を模擬する
ものである。なお、この段階では、回路を構成する各論
理素子間すなわちセル間の伝搬遅延時間は、仮想された
値によって行われる。

【００１６】こうして、ステップＳ２における論理・回
路シミュレーションの結果、回路動作上の問題が発見さ
れると、ステップＳ１において、問題箇所を修正した新
たな回路図が作成され、この新たな回路図に対して、ス
テップＳ２における論理・回路シミュレーションが繰り
返し実行される。このように、回路図の修正作業とシミ
ュレーションとが交互に繰り返され、最適な回路図が最
終的に作成される。

【００１７】＜ステップＳ３＞続いてステップＳ３にお
いて、ステップＳ１で作成された回路図に基づいて、マ
スクパターンが設計される。通常は、セルライブラリ内
のセルを用いた階層構造をもった回路図が作成されるた
め、このステップＳ３におけるマスクパターン設計の段
階でも、セルライブラリ内に用意された各セルを利用し
た階層構造をもった設計がなされる。こうして、マスク
パターンが設計されると、このマスクパターンを用い
て、実際の集積回路装置が製造されることになるが、そ
の前に、このマスクパターンについての検証を行う必要
がある。ステップＳ２において、元の回路図についての
論理・回路シミュレーションは行われているが、このス
テップＳ２のシミュレーションは、仮想遅延時間を用い
た精度の低いものであるため、実際に設計されたマスク
パターンについて、再度検証を行っておく必要があるの
である。実際に設計されたマスクパターンにおける実遅
延時間は、ステップＳ２のシミュレーションで用いた仮
想遅延時間とは異なるのが一般的である。たとえば、セ
ル相互間を接続するためのアルミニウム配線層の線幅、
コンタクトホールの径、コンタクトホール周辺に確保す
るマージン、などの実際の数値は、当初予定されていた
設計値どおりになるとは限らないのである。

【００１８】このように、ステップＳ３において設計さ
れた実際のマスクパターンについての検証を行う方法と
して、従来、２とおりの方法が知られていることは、既
に述べたとおりである。第１の方法は、実際に設計され
たマスクパターンに基いて回路シミュレーションを実行
し、実際の回路に対する特性検証を行う方法である。し
かし、回路シミュレーションは、設計した回路を、抵抗
素子Ｒや容量素子Ｃなどを用いた等価回路で表し、時間
ステップごとに微分方程式を解くことにより、論理回路
の動作を模擬するものであり、演算時間がかなり長く、
作業負担も大きいという問題がある。これに対して、第
２の方法は、実際に設計されたマスクパターンの図形形
状などから実際の遅延時間を抽出し、この実際の遅延時
間を用いて論理シミュレーションを行う方法である。図
１に示す工程図は、この第２の方法を示すものである。
以下、この方法の手順を各ステップごとに述べる。

【００１９】＜ステップＳ４＞まず、ステップＳ４にお
いて、マスクパターンから図形データの取り込みが行わ
れる。これは、ステップＳ３において設計されたマスク
パターンをデジタイズし、個々の図形からなるデジタル
データとしてコンピュータに取り込む処理である。

【００２０】＜ステップＳ５＞続いて、ステップＳ５に
おいて、取り込まれたマスクパターンのデータに対し
て、階層構造の展開が行われる。前述したように、マス
クパターンは設計の単位となる「セル」により構成され
ており、ステップＳ４において取り込まれた図形データ
は、一平面上にすべての図形パターンが展開された状態
のものではなく、階層構造をもった状態のものである。
すなわち、上位階層のマスクパターンでは、下位階層の
具体的な図形パターンを表現する代わりに、これを１つ
のセルとして表現しており、このセル内の具体的な図形
パターンは、下位階層のマスクパターンとして用意され
ていることになる。このステップＳ５の階層展開処理
は、マスクパターンを構成するセルの接続関係を抽出す
るために、セル間を接続する配線図形パターンが同一平
面上に表現された状態を得る処理である。

【００２１】＜ステップＳ６＞次に、ステップＳ６にお
いて、回路接続情報の抽出処理が行われる。これは、ス
テップＳ５において展開された図形パターンに基いて回
路認識を行い、回路を構成する各構成要素とこれら相互
間を接続する各接続要素とを示す情報を抽出する処理で
ある。図形パターンに基く回路認識は、たとえば、次の
ような手法によって行うことができる。いま、図２に示
すように、半導体基板内に、不純物を拡散させた拡散層
１０を示す矩形領域（図の実線内）と、ポリシリコン層
１１を示す矩形領域（図の破線内）と、が図形パターン
として認識されたとする。この場合、拡散層１０とポリ
シリコン層１１との幾何学的な重複部分を、ＭＯＳトラ
ンジスタにおけるゲートチャネル層として認識するよう
に予め決めておけば、図２にハッチングを施して示した
重複部分を、ゲートチャネル層１２として認識すること
ができる。別言すれば、拡散層１０とポリシリコン層１
１との間での幾何学的なＡＮＤ演算を行うことにより、
ゲートチャネル層１２を認識することができる。また、
図３（(a) は平面図、(b) は側断面図）に示すように、
半導体基板１３上に、アルミニウム層１４なる矩形領域
が、酸化膜層１５なる矩形領域を介して形成されていた
場合には、このアルミニウム層１４を、基板１３とは電
気的に絶縁分離された配線層として認識することができ
る。

【００２２】このような図形演算により各回路素子や配
線層を認識したら、続いて、各節点について等電位の認
識を行えば、各回路素子の接続情報が得られる。この等
電位の認識は、マスクパターンの各層間の位相演算によ
って行われる。たとえば、２つの異なる図形パターンと
して与えられた２つの配線層の重なり領域において、コ
ンタクトホールの図形パターンが存在すれば、この２つ
の配線層は等電位であると認識することができる。この
ような手法により、回路を構成する各構成要素（たとえ
ば、ＭＯＳトランジスタ）と、これら各構成要素の相互
間を接続する各接続要素（たとえば、各ＭＯＳトランジ
スタを接続する配線層）と、が認識できる。本明細書で
は、このように、回路を構成する各構成要素と、これら
各構成要素の相互間を接続する各接続要素と、を示す情
報を「回路接続情報」と呼ぶことにする。要するに、
「回路接続情報」は、「どの構成要素とどの構成要素と
が、どのような接続要素により接続されているか」とい
うことを示す情報ということになる。

【００２３】具体的には、たとえば、図４に示すような
回路接続情報が抽出される。ここで、破線で囲った「Ｉ
ＮＶ（＃１〜＃３）」や「ＮＡＮＤ」と記した領域は、
１つのセル（１つの構成要素）を示しており、これらの
セル間に、ポリシリコン層およびアルミニウム層からな
る配線層（接続要素）が形成されている。また、ＣＯＮ
Ｔ１，ＣＯＮＴ２と記された領域はコンタクトホール
（接続要素）であり、このコンタクトホールに重なって
いる複数の配線層は、いずれも等電位と認識されること
になる。そして、互いに等電位となる領域は１つの節点
と認識され、この実施例では、各節点には、「１０
０」，「１０１」，「１０２」，…，「１０５」なる名
称が付されている。なお、図４では、図示の便宜上、各
セルの内部については具体的なマスクパターンを描く代
わりに、各論理素子を示す記号を描き、セルの入力端子
および出力端子の位置のみが「Ｘ」印で示されている。

【００２４】＜ステップＳ７＞さて、ステップＳ６にお
いて、図４に示すような回路接続情報が抽出されたら、
続くステップＳ７において、この回路接続情報の各接続
要素について、その電気的な特性を示す特性パラメータ
の抽出が行われる。この実施例では、特性パラメータと
して、各接続要素の抵抗値Ｒと容量値Ｃとを抽出してい
る。具体的には、たとえば、図４に示すコンタクトホー
ルＣＯＮＴ１の左側に接続されている１本のアルミニウ
ム層と、ＣＯＮＴ１の右側に接続されている３本のポリ
シリコン層と、については、図５の表に示すような特性
パラメータが抽出されることになる。この表を簡単に説
明すると、節点欄には、この４つの配線層が、いずれも
節点１０２を構成する配線層であることが示されてお
り、層名欄には、アルミニウム層（ＡＬ）かポリシリコ
ン層（ＰＯＬＹ）かの区別が示されている。また、図形
番号欄には、同じ層名をもつ図形について付された連続
番号が示されている。続く抵抗値欄および容量値欄に
は、各配線層の寄生抵抗値（Ω）と寄生容量値（ｐＦ）
とが示され、最後の接続１欄および接続２欄には、この
配線層の両端が接続されているセルあるいはコンタクト
ホール名が示されている。

【００２５】この図５の表の抵抗値欄および容量値欄に
示された数値が、ステップＳ７において抽出される特定
パラメータである。これらの特性パラメータは、各層の
単位寸法あたりの電気的な特性を示すプロセス定数と、
各層を構成する図形の寸法と、に基づいて、演算によっ
て求めることができる。ここで、プロセス定数は、マス
クパターンに基いて実際の集積回路装置を製造する場合
の絶縁膜の厚み、配線の導電率などの数値である。

【００２６】たとえば、図２に示すようなＭＯＳトラン
ジスタについて、特性パラメータを抽出するには、ゲー
トチャネル層１２の周囲長Ｐと面積Ｓとを図形データか
ら求めれば、ゲートチャネル層１２のゲート長Ｌ＝（Ｌ
１＋Ｌ２）／２、ゲートチャネル層１２のゲート幅Ｗ＝
Ｐ−（Ｌ１＋Ｌ２）といった寸法値が得られ、プロセス
定数として用意されたゲートチャネル層１２の単位面積
あたりの容量値Ｃ０を用いれば、ゲートチャネル層１２
のゲート容量Ｃは、Ｃ＝Ｃ０＊Ｓとして得られることに
なる。

【００２７】また、図３に示すようなアルミニウム層１
４からなる配線についても、同様の方法により寄生抵抗
および寄生容量を求めることができる。すなわち、アル
ミニウム層１４の周囲長Ｐと面積Ｓとを図形データから
求めれば、アルミニウム層１４の配線幅Ｗ＝（Ｗ１＋Ｗ
２）／２、配線長Ｌ＝Ｓ／Ｗといった寸法値が得られ
る。ここで、プロセス定数として、アルミニウム層１４
に関するシート抵抗値Ｒ０、面積に関する単位容量値Ｃ
０１、周囲の長さに関する単位容量値Ｃ０２、をそれぞ
れ用意しておけば、アルミニウム層１４の寄生抵抗値Ｒ
は、Ｒ＝Ｌ／Ｗ＊Ｒ０として得られ、アルミニウム層１
４の寄生容量値Ｃは、Ｃ＝Ｃ０１＊Ｓ＋Ｃ０２＊Ｐとし
て得られる。

【００２８】＜ステップＳ８＞こうして、ステップＳ７
における特性パラメータの抽出が完了し、図５の表に示
すような特性パラメータ値（各配線層の寄生抵抗値Ｒ１
〜Ｒ４と寄生容量値Ｃ１〜Ｃ４）が求まったら、図４に
示す回路図に、これらの特性パラメータ値Ｒ１〜Ｒ４，
Ｃ１〜Ｃ４を付加し、図６に示すような特性パラメータ
を考慮した回路図を得ることができる。これらの特性パ
ラメータの値は、実際に設計されたマスクパターンに基
いて抽出したものであるため、実際に製造される集積回
路装置における実際の特性パラメータにほぼ一致した精
度の高いものである。そこで、ステップＳ８において、
このような精度の高い特性パラメータを用いた回路（図
６の回路）に基いて、セルを相互接続することにより生
じる遅延時間の算出を行う。

【００２９】ここで、セルを相互接続することにより、
遅延時間が生じる理由について簡単に説明しておく。図
６において、破線で示した各構成要素は、いずれもセル
ライブラリに予め用意されているセルである。そして、
これら各セルの動作特性は、セルライブラリ内に予め用
意されている。しかしながら、各セルの絶対的な動作特
性については、そのセルがどのような回路中に用いられ
たかが特定できない限り、確定させることができない。
たとえば、ＩＮＶ（＃１）というセルについては、論理
を反転させる機能をもったセルであり、論理「０」を入
力すると論理「１」が出力され、論理「１」を入力する
と論理「０」が出力されるという機能は確定している
が、入力端子に論理「０」を入力してから、出力端子か
ら論理「１」が出力されるまでのセル内の信号伝播時間
については、確定していないのである。なぜなら、この
セル内の信号伝播時間は、このセルの後段に接続される
回路の特性パラメータによって異なるからである。すな
わち、後段に大きな容量をもった回路を接続すれば、そ
れだけセル内の信号伝播時間は遅くなるのである。した
がって、通常、セルライブラリ内に用意されている各セ
ルについての動作特性は、後段に何ら回路を接続しない
無負荷状態における基準信号伝播時間と、後段に接続さ
れた回路の容量値に対してどの程度の遅延が生じるかを
示す負荷駆動能力と、によって表現されることになる。

【００３０】たとえば、図７の表に、セルライブラリ内
に予め用意される各セルの動作特性値の一例を示す。こ
こで、ＩＮＶなる名称のセルについては、入力端子容量
ＩＮ＝０．１ｐＦ、負荷駆動能力は立ち上がり信号につ
いては３．０ｎｓ／ｐＦ、立ち下がり信号については
１．８ｎｓ／ｐＦであることが示されており、ＮＡＮＤ
なる名称のセルについては、第１の入力端子容量ＩＮ１
＝０．１ｐＦ、第２の入力端子容量ＩＮ２＝０．１ｐ
Ｆ、負荷駆動能力は立ち上がり信号については３．０ｎ
ｓ／ｐＦ、立ち下がり信号については２．８ｎｓ／ｐＦ
であることが示されている。ここで、入力端子容量は、
このセルの入力容量を示すものであり、このセルの前段
に接続されたセルについてのセル内信号伝播時間を決定
する上で必要な値である。たとえば、図６に示すＩＮＶ
（＃１）なるセルについてのセル内信号伝播時間には、
その後段に接続されたＩＮＶ（＃２），ＩＮＶ（＃
３），ＮＡＮＤなるセルについての入力端子容量が影響
する。

【００３１】また、負荷駆動能力は、そのセルに立ち上
がり入力信号（論理「０」から論理「１」に変化する信
号）を与えたとき、あるいは、立ち下がり入力信号（論
理「１」から論理「０」に変化する信号）を与えたと
き、後段に接続された回路の単位容量値ごとに発生する
遅延時間を示すものである。たとえば、図６に示すＩＮ
Ｖ（＃１）なるセルに、論理「０」から論理「１」に変
化する立ち上がり入力信号を与えた場合を考える。この
セルの後段に何ら回路が接続されていない無負荷状態で
は、所定の基準信号伝播時間（図７の表には示されてい
ない）経過後に、出力信号は、論理「１」から論理
「０」に変化する。ところが、このセルの後段に接続さ
れた回路の容量値がｍ（ｐＦ）であったとすると、論理
「１」から論理「０」に変化する出力信号が得られる時
間は、所定の基準信号伝播時間から更に、負荷駆動能力
に基く遅延時間（３．０＊ｍ（ｎｓ））だけ遅延した時
間ということになる。

【００３２】図５の表に示した特性パラメータ値と、図
７に示した動作特性値と、を用いて、実際に図６の回路
におけるＩＮＶ（＃１）なるセルに、立ち上がり入力信
号を与えた場合の実際の遅延時間Ｔrise（無負荷の状態
での基準信号伝播時間に対して遅れる時間）を計算する
と、 Ｔrise ＝ ３．０＊（（０．９＋２．０＋０．９＋３．０） ＋（０．１＋０．１＋０．１）） ＝２１．３（ｎｓ） となる。すなわち、立ち上がりに関する負荷駆動能力値
「３．０」に、後段に接続された回路の全容量値（Ｃ１
〜Ｃ４の総和と、後段の３つのセルの入力端子容量の総
和）を乗じたものになる。

【００３３】以上は、セル内の信号伝播に関する遅延時
間の算出であるが、このステップＳ８においては、セル
間の信号伝播に関する遅延時間も算出される。たとえ
ば、図６の回路図において、ＩＮＶ（＃１）なるセルか
らＩＮＶ（＃２）なるセルへ信号が伝播するときの遅延
時間は、この伝播経路に存在するＲＣ素子自身の特性パ
ラメータ値と、その後段に接続された回路の特性パラメ
ータ値と、により得られる。ここではＣＯＮＴ１のコン
タクト抵抗Ｒｃを１０（Ω）とし、セルＩＮＶ（＃
２），ＩＮＶ（＃３），ＮＡＮＤの入力端子容量を、そ
れぞれＩＮＶ（＃２）．Ｃｉｎ，ＩＮＶ（＃３）．Ｃｉ
ｎ，ＮＡＮＤ．Ｃｉｎとすると、セルＩＮＶ（＃１）か
らセルＩＮＶ（＃２）へ至るまでのセル間の信号伝播に
関する遅延時間Ｔ#1,#2 は、一般的なＲＣ回路における
遅延時間の公式により、 Ｔ#1,#2 ＝R2* (1/2*C2 + INV(#2).Cin) + Rc * (C2+INV(#2).Cin) + R1* (1/2*C1 ((C2+C3+C4) +(INV(#2).Cin+INV(#3).Cin+NAND.Cin)) ＝200*(1/2*2.0 +0.1)+10 *(2.0 + 0.1) + 10 *(1/2*0.9 + ((2.0+0.9+3.0)+ (0.1+0.1+0.1)) ＝３０７．５（ｎｓ） となる。

【００３４】＜ステップＳ９＞さて、こうしてセル内の
信号伝播に関する遅延時間およびセル間の信号伝播に関
する遅延時間が算出できたら、ステップＳ９における論
理シミュレーションを行う。このステップＳ９における
論理シミュレーションは、基本的には、ステップＳ１で
作成された回路図に対するシミュレーションである。こ
の回路図は、前述したように、セルライブラリ内のセル
を利用した階層構造をもったものであり、セルライブラ
リ内に用意された各セルの動作特性を利用したシミュレ
ーションが可能になる。ただし、このステップＳ９にお
ける論理シミュレーションでは、ステップＳ１で作成さ
れた回路図に、ステップＳ８で算出した遅延時間を適用
してシミュレーションが行われる。現在、一般的に用い
られている論理シミュレータ装置には、各構成要素（セ
ル）や接続要素（配線層）に所定の遅延時間を設定する
機能が備わっている。したがって、ステップＳ８で算出
したセル内の信号伝播に関する遅延時間を各セルについ
ての遅延時間として設定し、セル間の信号伝播に関する
遅延時間を各配線層についての遅延時間として設定すれ
ば、遅延時間を考慮した論理シミュレーションが可能に
なる。ステップＳ２において行った論理シミュレーショ
ンあるいは回路シミュレーションでは、仮想の遅延時間
を用いていたが、このステップＳ９において行う論理シ
ミュレーションでは、実際のマスクパターンに基いて算
出した実遅延時間を用いているため、信頼性の高い結果
を得ることができる。

【００３５】§２． 本発明に係る集積回路の論理シミ
ュレーション方法 一般に、マスクパターンを設計する場合、チップサイズ
等の物理的な制約により、元の回路図のセル構成とは若
干異なる設計を行う場合がある。たとえば、ある１つの
セルの部分を、プリミティブなトランジスタ素子で構成
する回路によって置き換えるようなマスクパターン設計
が行われることがある。この場合、図１におけるステッ
プＳ１で作成した回路図と、ステップＳ３で設計したマ
スクパターンとの間に、セル構成上の不一致が生じるこ
とになる。このような不一致が生じると、図１に示す手
順による論理シミュレーションを実行することはできな
い。なぜなら、ステップＳ８において算出された遅延時
間は、ステップＳ３において設計されたマスクパターン
に基いて得られたものであり、いわば「マスクパターン
系」の情報である。これに対し、ステップＳ９では、ス
テップＳ１において作成された回路図、すなわち「回路
図系」の情報に対するシミュレーションを行わねばなら
ない。したがって、「マスクパターン系」の情報と、
「回路図系」の情報との間に食い違いが生じていると、
マスクパターンから抽出した各部の遅延時間を、元の回
路図の各部にうまく対応づけることができなくなる。結
局、図１に示す従来の手法は、回路図のセル構成とマス
クパターンのセル構成とが、完全に一致している場合に
しか適用できないことになる。

【００３６】本発明は、従来の方法におけるこのような
問題を解決するためになされたものである。以下、本発
明の一実施例に係る方法を、図８の工程図に沿って説明
する。

【００３７】＜ステップＳ１１＞まず、ステップＳ１１
において回路図が作成される。このステップＳ１１は、
上述した従来例におけるステップＳ１と全く同じであ
る。すなわち、セルライブラリ内に用意されたセルを組
み合わせることにより、階層構造をもった回路図が作成
されることになる。ここでは、具体的に、図９に示すよ
うな回路図が作成されたものとして、以下の説明を続け
ることにする。この図９に示す回路図において、破線で
囲って示す領域が個々のセルである。この回路図全体を
「ＴＯＰ」という上位階層のセルとして取り扱うことに
すると、この上位階層のセル「ＴＯＰ」は、中位階層に
所属するＩＮＶ（１），ＤＯＵＢＬＥ（２），ＮＡＮＤ
（５）なる３つのセルから構成されており、更に、この
中位階層に所属するＤＯＵＢＬＥ（２）なるセルは、下
位階層に所属するＩＮＶ（３），ＩＮＶ（４）なる２つ
のセルから構成されている。また、この回路の各節点に
は、ＮＥＴ０〜ＮＥＴ５なる名称が付されており、図に
＜ＩＮ＞や＜ＯＵＴ＞などと記した「×印」の表示は、
各セルの入出力端子およびその端子名である。

【００３８】＜ステップＳ１２＞続いて、ステップＳ１
２において、作成された回路図が正しい動作をするか否
かを検証するための論理シミュレーションおよび回路シ
ミュレーションが行われる。このステップＳ１２の処理
も、上述した従来例におけるステップＳ２の処理と全く
同じであり、仮想遅延時間を用いたシミュレーションが
行われることになる。

【００３９】＜ステップＳ１３＞続いてステップＳ１３
において、ステップＳ１１で作成された回路図に基づい
て、マスクパターンが設計される。このマスクパターン
の設計方法も、上述した従来例におけるステップＳ３の
処理とほぼ同様である。ただ、ここでは、設計の便宜
上、元の回路図とは若干階層構造の異なるマスクパター
ンが設計された場合を考える。具体的には、図９に示す
元の回路図に基いて、図１０に示すような回路のマスク
パターンが設計されたものとしよう（もちろん、実際に
設計されたマスクパターンは、図２や図３に示すような
平面図形であるが、ここでは、説明の便宜上、回路図で
示してある）。図９に示す元の回路図と、図１０に示す
マスクパターン設計段階における回路図とでは、前者の
セルＩＮＶ（３）が後者ではプリミティブな一対のトラ
ンジスタＰＴＲ，ＮＴＲによって置換されている点にお
いて異なる。このように、元の回路図ではセルライブラ
リ内の特定のセルを用いて設計されていた部分を、セル
を用いずに、プリミティブなトランジスタによって設計
しなおしてしまう、という作業は、マスクパターンの設
計段階において、かなり頻繁に行われている。

【００４０】なお、図１０の回路図では、図９の回路図
と区別するために、各節点には、１００〜１０５なる異
なる名称を付し、セル名もＩＮＶ（＃１），ＩＮＶ（＃
２），ＮＡＮＤ、として区別した。

【００４１】＜ステップＳ１４／ステップＳ１５＞続い
て、ステップＳ１４において、マスクパターンから図形
データの取り込みが行われ、ステップＳ１５において、
取り込まれたマスクパターンのデータに対して、階層構
造の展開が行われる。これらの各ステップは、上述した
従来例におけるステップＳ４，Ｓ５と同様である。この
結果、図１０に示す回路図に対応するマスクパターン
が、平面上に展開された状態のデータとして得られるこ
とになる。

【００４２】＜ステップＳ１６＞次に、ステップＳ１６
において、「第１の回路接続情報」の抽出処理が行われ
る。これは、上述した従来例におけるステップＳ６と全
く同様の処理である。すなわち、平面上に展開された状
態の図形パターンに基いて、回路認識を行い、回路を構
成する各構成要素とこれら相互間を接続する各接続要素
とを示す情報が抽出される。前述したように、本明細書
にいう「回路接続情報」とは、回路を構成する各構成要
素と、これら各構成要素の相互間を接続する各接続要素
と、を示す情報であり、「どの構成要素とどの構成要素
とが、どのような接続要素により接続されているか」と
いうことを示す情報である。なお、本発明では、全部で
３とおりの「回路接続情報」が用いられるので、このス
テップＳ１６においてマスクパターンから抽出される
「回路接続情報」を、「第１の回路接続情報」と呼んで
区別することにする。

【００４３】ところで、ステップＳ１５において、階層
構造は展開されているので、このステップＳ１６で抽出
される「第１の回路接続情報」は、図１１に示すよう
に、階層構造を展開したプリミティブなトランジスタを
構成要素とするものとなる。

【００４４】＜ステップＳ１７＞続く、ステップＳ１７
では、前述の従来例におけるステップＳ７と同様に、特
性パラメータの抽出処理が行われる。すなわち、ステッ
プＳ１４で取り込んだ図形データの寸法と、所定のプロ
セス定数と、を参照することにより、「第１の回路接続
情報」の各接続要素について、その電気的な特性を示す
特性パラメータの抽出が行われることになる。ここで
は、特性パラメータとして、前述した従来例と同様に、
各接続要素の抵抗値Ｒと容量値Ｃとを抽出している。す
なわち、図５の表に示すような特性パラメータ値（各配
線層の寄生抵抗値と寄生容量値）が求まることになる。
そこで、図１１に示す回路図に、これらの特性パラメー
タ値Ｒ１〜Ｒ５，Ｃ１〜Ｃ５を付加すれば、図１２に示
すような特性パラメータを考慮した第１の回路接続情報
に対応する回路図を得ることができる。これらの特性パ
ラメータの値は、実際に設計されたマスクパターンに基
いて抽出したものであるため、実際に製造される集積回
路装置における実際の特性パラメータにほぼ一致した精
度の高いものである。

【００４５】＜ステップＳ１８／ステップＳ１９＞一
方、ステップＳ１８では、ステップＳ１１で設計された
元の回路図から、回路接続情報を抽出する処理が行われ
る。本明細書では、こうして抽出された回路接続情報
を、「第２の回路接続情報」と呼ぶことにする。ここで
は、図１３に示すような「第２の回路接続情報」が得ら
れたものとして、以下の説明を行うことにする。この
「第２の回路接続情報」は、図９に示す元の回路図から
抽出された情報であり、いわば「回路図系」の情報であ
る。これに対して、ステップＳ１６で抽出した「第１の
回路接続情報」は、図１０に示す回路構成をもったマス
クパターンに基いて抽出された情報であり、いわば「マ
スクパターン系」の情報である。本発明の特徴のひとつ
は、このように系統の異なる２つの回路接続情報を、ス
テップＳ１９において比較照合し、対応情報を得る点に
ある。

【００４６】図１１の回路図に示すような「第１の回路
接続情報」は、前述したように、階層を展開した後に抽
出した情報であるため、階層構造はなく、プリミティブ
なトランジスタレベルの構成要素および接続要素を示す
情報である。そこで、図１３の回路図に示すような「第
２の回路接続情報」も、これと同様に、プリミティブな
トランジスタレベルの構成要素および接続要素を示す情
報になるようにする。別言すれば、ステップＳ１８にお
ける「第２の回路接続情報」を抽出する処理では、図９
に示すような回路図について、階層を展開した上で、回
路接続情報を抽出するようにし、ステップＳ１９におけ
る比較照合が行えるような状態にしておく。

【００４７】このように、「第１の回路接続情報」と
「第２の回路接続情報」とを、ともに階層を展開したト
ランジスタレベルでの回路接続情報にしておけば、ステ
ップＳ１９における比較照合処理において、１対１の対
応関係を得ることができる。具体的には、図１１に示す
回路図と図１３に示す回路図とは、各部には異なる名称
が付されているものの、実質的には同じ回路図である。
したがって、両者を比較照合することにより、図１４の
表に示すような対応情報を得ることができる。なお、こ
のような対応情報を得るための比較照合方法について
は、双方の回路網をグラフ表現し、それぞれのグラフの
同形判定問題として、その解を得る方法等が知られてお
り、公知の技術なので、ここでは詳しい説明は省略す
る。

【００４８】＜ステップＳ２０＞続いて、ステップＳ２
０において、「第３の回路接続情報」が抽出される。こ
の「第３の回路接続情報」は、ステップＳ１８で抽出し
た「第２の回路接続情報」と同様に、ステップＳ１１で
作成された回路図に基いて抽出される情報で、いわゆる
「回路図系」の情報である。しかし、「第２の回路接続
情報」が階層構造を展開したトランジスタレベルの情報
であったのに対し、このステップＳ２０で抽出する「第
３の回路接続情報」は、所定の階層構造をもったセルレ
ベルでの情報である。すなわち、設計者は、ステップＳ
１１で作成した回路図について、所定のセルを指定し、
この指定したセルのレベルに対応する階層において、回
路接続情報を抽出することになる。ここで、どのような
セルを指定するかは、設計者が任意に決めることができ
る。ただし、指定したセルについての動作特性は、セル
ライブラリ内に用意されていなければならない。

【００４９】たとえば、図９に示す元の回路図に示され
ている階層構造は、前述したように、この回路全体から
なる上位階層のセル「ＴＯＰ」と、このセル「ＴＯＰ」
に所属する中位階層のセル「ＩＮＶ（１）」，「ＤＯＵ
ＢＬＥ（２）」，「ＮＡＮＤ（５）」と、更に、セル
「ＤＯＵＢＬＥ（２）」に所属する下位階層のセル「Ｉ
ＮＶ（３）」，「ＩＮＶ（４）」と、によって構成され
ている。図１５にこのような階層構造を示す。セルライ
ブラリにこれらのセルについての動作特性が用意されて
いれば、ステップＳ２０では、これらのいずれのセルを
指定してもかまわない。ただ、通常は、「ＴＯＰ」とい
った特殊なセルについての動作特性は、セルライブラリ
には用意されていないので、ステップＳ２０において、
このようなセルを指定することはできない。

【００５０】通常、「ＩＮＶ」や「ＮＡＮＤ」といった
基本的な論理回路に対応するセルは、汎用性があるた
め、セルライブラリ内に動作特性が用意されている。そ
こで、ここでは、ステップＳ２０において、「ＩＮＶ」
セルおよび「ＮＡＮＤ」セルを指定し、この指定した個
々のセルとこれら個々のセル相互間を接続する各接続要
素とを示す情報を、「第３の回路接続情報」として抽出
した場合を説明する。このようなセル指定を行った場
合、「ＤＯＵＢＬＥ（２）」なるセルは指定されていな
いセルなので下層の階層まで展開され、図１５に示す階
層構造は図１６に示す階層構造に変更され、ステップＳ
２０で抽出される「第３の回路接続情報」は、図１６に
示すような階層構造をもった回路についての情報という
ことになる。

【００５１】ところで、図１５に示す階層における中位
階層のレベルにおいて、各節点と各セルの入出力端子と
の接続関係を表にまとめると、図１７の節点名欄および
中位階層欄のような対応関係が得られる。たとえば、図
９に示す元の回路を見ればわかるように、節点ＮＥＴ０
は、ＩＮＶ（１）のＩＮなる入力端子に接続されてい
る。図１７に示す表の１行目は、このような接続関係を
示すものである。ここで、この中位階層のセル「ＤＯＵ
ＢＬＥ（２）」を展開して、各節点と下位階層のセルの
入出力端子との接続関係をまとめると、図１７の表の下
位階層欄のような対応関係が得られる。たとえば、中位
階層レベルでのＤＯＵＢＬＥ（２）のＩ１という端子
は、下位階層レベルでのＩＮＶ（３）のＩＮという端子
に対応している。このように、各階層間における入出力
端子の対応づけをきちんとしておけば、部分的に階層構
造の展開を行ったとしても、元の回路図における各節点
と各セルの入出力端子との接続関係は、そのまま維持さ
れる。したがって、図１５に示す階層構造の一部を展開
して、図１６に示すような階層構造に変更しても、各節
点と各セルの入出力端子との接続関係に関しては、何ら
問題は生じない。

【００５２】結局、ステップＳ２０において抽出した
「第３の回路接続情報」は、図１８の回路図に示すよう
な情報となる。「第２の回路接続情報」が、図１３に示
すようなトランジスタレベルの素子で構成される回路図
であったのに対し、この「第３の回路接続情報」は、図
１８に示すような論理素子レベルのセルで構成される回
路図になる。もっとも、この両者は、いずれも「回路図
系」の情報であるから、節点としては、ＮＥＴ０〜ＮＥ
Ｔ５という同じ名称が付されており、１対１の対応関係
が保たれている。

【００５３】＜ステップＳ２１＞次に、ステップＳ２１
において、「第３の回路接続情報」についての遅延時間
が算出される。この遅延時間の算出処理は、前述した従
来例におけるステップＳ８の処理と同じである。すなわ
ち、図１８に示すような回路について、各セルの内部の
信号伝播に関する遅延時間と、各セル間の信号伝播に関
する遅延時間と、が算出されることになる。このような
遅延時間の算出処理は、次のようにして行うことができ
る。まず、図１８に示す回路図におけるセル間の各配線
部分の寄生抵抗および寄生容量の値を求める。この寄生
抵抗値および寄生容量値は、ステップＳ１７において抽
出した特性パラメータを利用すればよい。前述したよう
に、ステップＳ１７における特性パラメータの抽出処理
により、図１２に示すような各寄生抵抗値Ｒ１〜Ｒ５お
よび各寄生容量値Ｃ１〜Ｃ５が求まる。これらの値は、
マスクパターンに基いて得られた正確な値である。そこ
で、これらの特性パラメータ値を、図１８に示す回路の
各部に適用すればよい。

【００５４】ただ、図１２に示す情報は、いわゆる「マ
スクパターン系」の情報であり、各節点に付された名前
は１００〜１０５なる名称であるのに対し、図１８に示
す情報は、いわゆる「回路図系」の情報であり、各節点
に付された名前はＮＥＴ０〜ＮＥＴ５なる名称である。
したがって、このままでは、図１２に示す各特性パラメ
ータ値Ｒ１〜Ｒ５，Ｃ１〜Ｃ５を、図１８に示す回路の
どの部分に当てはめてよいのか対応づけを行うことがで
きない。ステップＳ１９において比較照合を行ったの
は、正に、この対応づけを行うための対応情報を得るた
めである。前述したように、ステップＳ１９の比較照合
処理により、図１４に示すような対応情報（「回路図
系」の情報と「マスクパターン系」の情報とを対応づけ
る情報）が得られている。そこで、この対応情報を利用
すれば、図１２における各節点１００〜１０５が、それ
ぞれ図１８における各節点ＮＥＴ０〜ＮＥＴ５に対応す
ることが認識でき、図１２に示す各特性パラメータ値Ｒ
１〜Ｒ５，Ｃ１〜Ｃ５を、図１８に示す回路の対応する
配線部分に当てはめることができる。

【００５５】こうして、図１８に示す回路図の所定箇所
に、各特性パラメータ値Ｒ１〜Ｒ５，Ｃ１〜Ｃ５が当て
はめられれば、セル「ＩＮＶ」とセル「ＮＡＮＤ」につ
いて、セルライブラリ内に用意された動作特性を参照し
て、各セルの内部の信号伝播に関する遅延時間と、各セ
ル間の信号伝播に関する遅延時間と、を算出することが
できる。たとえば、図７に示すような動作特性がセルラ
イブラリ内に用意されており、図１２に示す各特性パラ
メータ値Ｒ１〜Ｒ４，Ｃ１〜Ｃ４が、図５に示すような
値をとるとすれば、図１８の回路におけるＩＮＶ（１）
なるセルに、立ち上がり入力信号を与えた場合の実際の
遅延時間Ｔriseは、 Ｔrise ＝ ３．０＊（（０．９＋２．０＋０．９＋３．０） ＋（０．１＋０．１＋０．１）） ＝２１．３（ｎｓ） となる。また各セル間の信号伝播に関する遅延時間も、
一般的なＲＣ回路における遅延時間の公式により求めら
れることは、既に、前述した従来例におけるステップＳ
８において説明したとおりである。

【００５６】＜ステップＳ２２＞さて、こうしてセル内
の信号伝播に関する遅延時間およびセル間の信号伝播に
関する遅延時間が算出できたら、ステップＳ２２におけ
る論理シミュレーションを行う。すなわち、図１８に示
すような「第３の回路接続情報」に基く論理シミュレー
ションが、ステップＳ２１で算出した遅延時間を適用し
て行われることになる。これは、前述した従来例におけ
るステップＳ９において説明したとおりである。ステッ
プＳ１２において行った論理シミュレーションあるいは
回路シミュレーションでは、仮想の遅延時間を用いてい
たが、このステップＳ２２において行う論理シミュレー
ションでは、実際のマスクパターンに基いて算出した実
遅延時間を用いているため、信頼性の高い結果を得るこ
とができる。

【００５７】以上、本発明を図示する実施例に基いて説
明したが、本発明はこの実施例に限定されるものではな
く、この他にも種々の態様で実施可能である。たとえ
ば、上述の実施例では、ステップＳ１６において抽出し
た「第１の回路接続情報」と、ステップＳ１８において
抽出した「第２の回路接続情報」と、はいずれもプリミ
ティブなトランジスタレベルまで階層構造を展開した接
続情報であるが、これらの各ステップにおいて、必ずし
もトランジスタレベルまで階層構造を展開した接続情報
を得る必要はない。要するに、ステップＳ１９における
比較照合処理を行うことができるように、「第１の回路
接続情報」と「第２の回路接続情報」とが同じレベルで
展開された状態になっていればよい。もっとも、実用上
は、上述した実施例のように、プリミティブなトランジ
スタレベルまでの階層構造に展開するのが最も簡単であ
る。

【００５８】

【発明の効果】以上のとおり本発明に係る集積回路の論
理シミュレーション方法によれば、マスクパターン系の
情報と回路図系の情報との対応関係を求め、マスクパタ
ーン系の情報から抽出した特性パラメータ値を、回路図
系の情報に適用して論理シミュレーションを行うように
したため、元の回路図とマスクパターンとの間に、セル
構成上の不一致が生じていた場合にも、短時間で容易に
シミュレーションを行うことができるようになる。

【図面の簡単な説明】

【図１】従来の一般的な集積回路の論理シミュレーショ
ン方法の工程図である。

【図２】図形データに基いてＭＯＳトランジスタの回路
認識を行う方法の一例を示す図である。

【図３】図形データに基いて配線層の認識を行う方法の
一例を示す図である。

【図４】従来方法のステップＳ６により抽出された回路
接続情報の一例を示す回路図である。

【図５】従来方法のステップＳ７により抽出された特性
パラメータの一例を示す表である。

【図６】図４に示す回路図に、図５に示す特性パラメー
タを付加した回路図である。

【図７】セルライブラリ内に用意されている各セルの動
作特性の一例を示す表である。

【図８】本発明の一実施例に係る集積回路の論理シミュ
レーション方法の工程図である。

【図９】本発明の方法のステップＳ１１で作成された元
の回路図の一例を示す図である。

【図１０】本発明の方法のステップＳ１３で設計された
マスクパターンに相当する回路図である。

【図１１】本発明の方法のステップＳ１６で抽出された
第１の回路接続情報に対応する回路図である。

【図１２】本発明の方法のステップＳ１７で抽出された
特性パラメータを、図１１に示す回路図に付加した回路
図である。

【図１３】本発明の方法のステップＳ１８で抽出された
第２の回路接続情報に対応する回路図である。

【図１４】本発明の方法のステップＳ１９による比較照
合処理により得られた対応情報の一例を示す表である。

【図１５】図９に示す元の回路図の階層構造を示す図で
ある。

【図１６】図１５に示す階層構造を変更した状態を示す
図である。

【図１７】図９に示す元の回路図についての各節点と各
階層に所属する各セルの入出力端子との接続関係を示す
表である。

【図１８】本発明の方法のステップＳ２０で抽出された
第３の回路接続情報に対応する回路図である。

【符号の説明】

１０…拡散層 １１…ポリシリコン層 １２…ゲートチャネル層 １３…半導体基板 １４…アルミニウム層 １５…酸化膜層 １００〜１０５…節点 ＮＥＴ０〜ＮＥＴ５…節点

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各セルについてのマスクパターンおよび
   動作特性を示す情報をもったセルライブラリを用意し、
   このセルライブラリ内のセルを利用して階層構造をもっ
   た集積回路の回路図を作成し、この回路図に基づいてマ
   スクパターンを設計して集積回路を製造する場合に、作
   成した回路図をもとにして、セルを相互接続することに
   より生じる遅延時間を考慮した論理シミュレーションを
   行う方法であって、 設計されたマスクパターンを構成する図形を図形データ
   として取り込み、この図形データに基づいて回路認識を
   行い、回路を構成する各構成要素とこれら相互間を接続
   する各接続要素とを示す情報を、第１の回路接続情報と
   して抽出する第１の段階と、 作成された回路図に基づいて、階層構造を展開すること
   により回路認識を行い、回路を構成する各構成要素とこ
   れら相互間を接続する各接続要素とを示す情報を、第２
   の回路接続情報として抽出する第２の段階と、 前記図形データに基づいて集積回路を構成する各層の寸
   法を認識し、各層の単位寸法あたりの電気的な特性を示
   すプロセス定数と、認識した前記各層の寸法と、に基づ
   いて、前記第１の回路接続情報の各接続要素における電
   気的な特性を示す特性パラメータを求める第３の段階
   と、 前記第１の回路接続情報と、前記第２の回路接続情報
   と、を比較照合し、各構成要素同士および各接続要素同
   士の対応関係を示す対応情報を求める第４の段階と、 前記回路図について、前記セルライブラリ内に用意され
   ている所定のセルに対応する個々のセルを指定し、この
   指定した個々のセルとこれら個々のセル相互間を接続す
   る各接続要素とを示す情報を、第３の回路接続情報とし
   て抽出する第５の段階と、 前記対応情報に基づいて、前記第３の回路接続情報にお
   ける各接続要素を、前記第１の回路接続情報における各
   接続要素に対応づけ、各接続要素について前記第３の段
   階で求めた特性パラメータを適用し、この特性パラメー
   タと、セルライブラリ内に用意されている各セルの動作
   特性と、に基づいて、セルを相互接続することにより生
   じる遅延時間を算出する第６の段階と、 前記第３の回路接続情報について、前記第６の段階で算
   出した遅延時間を考慮した論理シミュレーションを行う
   第７の段階と、 を有することを特徴とする集積回路の論理シミュレーシ
   ョン方法。