JPH0618619A - 集積回路クロック信号遅れ検証方法 - Google Patents

Abstract

(57)【要約】 【目的】 インバータによる木構造の回路の根から末端
の最終段に至る信号遅延が設計上の許容値内であるかど
うか効率的に検証可能にする。 【構成】 設計された集積回路マスクパターンから、回
路の各構成要素のサイズとその接続関係に関連して定ま
る回路特性情報を抽出し、回路動作の指定値を考慮して
クロック信号の遅延時間を算出し、その信号の遅れに関
して適否を検証する集積回路クロック信号遅れ検証方法
において、前記集積回路マスクパターンから抽出した素
子情報及び素子接続情報と、製造時のプロセス定数に基
づいて、回路特性情報を抽出し、素子接続情報に基づい
て、トランジスタ対を抽出してインバータとして認識
し、認識された複数のインバータのうち、指定された節
点と同じ入力端子を根とする木構造インバータ接続情報
を抽出して回路特性情報と回路動作の指定値と木構造イ
ンバータ接続情報から、根となる節点から木構造末端に
至るまで、遅延時間を算出し、算出値が設計上の特性的
許容値内であるか否かを検証することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路マスクパターン
の検証方法、特にマスクパターンのインバータにより構
成される木構造回路部の信号遅延に関して検証できる集
積回路クロック信号遅れ検証方法に関する。

【０００２】

【従来の技術】集積回路を設計する場合、設計者が意図
した回路特性が得られるまで論理・回路シュミレーショ
ンを繰り返し、機能の確認が行われて回路の最適化が図
られる。回路シュミレーションは設計した回路をＲ、Ｃ
等の等価回路で表し、タイムステップで切って微分方程
式を解くものである。しかし、その時決定された素子の
Ｒ、Ｌ、Ｃ等の特性パラメータがマスクパターン設計後
も保証されているとは限らない。例えば、抵抗値に影響
するＡｌ配線の線幅、コンタクトホールの径やホール周
辺のマージン等が設計規約に則っているか否か保証され
ていない。

【０００３】そのため、実際に設計されたマスクパター
ンデータから回路動作を制御する特性パラメータを計算
して特性検証を行う必要がある。特性検証としては、ト
ランジスタレベルで回路素子を認識し、次いで各素子間
の接続情報を抽出する。接続情報の抽出方法としては、
デジタルデータで表現された図形情報に対して図形演算
を施し、各素子の認識及びその端子図形の位相関係の認
識を行って得られる方法が知られている。次いで絶縁膜
の厚み、配線の導電率、拡散深さ等のプロセス定数と、
マスクパターンから抽出した各素子の面積、寸法とから
特性パラメータを計算し、次いで回路シュミレーション
入力データへ変換し、回路シュミレーションを行う方法
等が知られている。

【０００４】

【発明が解決しようとする課題】しかしながら、前記の
方法ではマスクパターンからの特性パラメータ計算処理
に加えて回路シュミレーション処理を行うため検証時間
が増加する。これは、回路シュミレーションの結果から
マスクパターンの不具合を特定するのは人手であり、大
規模回路の場合シュミレーションの能力にも限界があ
り、双方の対応付けに多くの人手と時間を労する問題が
ある。

【０００５】一般に、集積回路内の重要な動作を制御す
る回路はクロック系の回路である。クロック信号は周期
的な信号であり、発振回路により発生され集積回路内に
供給されるが、伝搬する回路の特性や寄生効果により遅
延を生じるため、クロック信号に同期する各回路に信号
の供給がまちまちになり、集積回路の動作が不良となる
場合がある。クロック系の回路方式としては、クロック
信号線の負荷やファンアウト等による信号遅延を減少さ
せるため、インバータを構成要素とする木構造上の回路
によって実現される場合が多い。

【０００６】本発明は、設計されたマスクパターンから
インバータによる木構造上の回路を抽出し、その木構造
を伝搬する際の遅延時間を算出し、木構造の根から末端
の最終段に至る信号遅延が設計上の許容値内であるかど
うか効率的に検証できる集積回路クロック信号遅れ検証
方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、設計された集
積回路マスクパターンから、回路の各構成要素のサイズ
とその接続関係に関連して定まる回路特性情報を抽出
し、回路動作の指定値を考慮してクロック信号の遅延時
間を算出し、その信号の遅れに関して適否を検証する集
積回路クロック信号遅れ検証方法において、前記集積回
路マスクパターンから各素子の認識を行って素子情報及
び素子接続情報を抽出する段階と、前記素子情報及び素
子接続情報と、製造時のプロセス定数に基づいて、回路
の各構成要素の回路特性情報を抽出する段階と、前記素
子接続情報に基づいて、ソースまたはドレインのいずれ
か一方の端子が電源と接続されているＰチャネルトラン
ジスタとソースまたはドレインのいずれか一方の端子が
接地されているＮチャネルトランジスタとが、それぞれ
もう一方の端子で互いに接続されており、かつ両トラン
ジスタのゲート端子が互いに接続されているトランジス
タ対を抽出し、両ゲート端子の接続点が入力端子、ソー
スまたはドレイン端子の接続点が出力端子として機能す
るインバータとして認識する段階と、認識された複数の
インバータのうち、指定された節点と同じ入力端子を根
とする木構造インバータ接続情報を抽出する段階と、前
記回路特性情報と回路動作の指定値と木構造インバータ
接続情報から、木構造インバータ接続情報の根となる節
点から木構造末端に至るまで、遅延時間を算出し、木構
造の根から末端の最終段に至る信号遅延が設計上の特性
的許容値内であるか否かを検証する段階と、からなるこ
とを特徴とするものである。

【０００８】

【作用】本発明によれば、集積回路マスクパターンより
クロック系の回路を構成するインバータによる木構造上
の回路を自動で抽出し、クロック信号がその木構造回路
を伝搬する際の遅延時間を算出し、木構造の根から末端
の最終段に至る信号遅延が設計上の特性的許容値と適合
しているかどうかを効率的に検証することができる。

【０００９】

【実施例】以下、本発明を図示する実施例に基づいて詳
述する。図１は本発明の一実施例に係わる集積回路マス
クパターンの検証方法の手順を示す図、図２は本発明の
説明に用いた回路を対象とした遅延に関する特性値の例
を示す図、図３はマスクパターンのデジタルデータとし
ての取り込みを説明する図、図４は素子認識を説明する
図、図５は節点の位相関係の認識を説明する図、図６は
特性パラメータの算出方法を説明する図、図７は得られ
る特性パラメータの例を示す図、図８は２つのＭＯＳト
ランジスタによって構成したインバータ回路を説明する
図、図９は認識されたインバータ群の例を示す図、図１
０は図９で示したインバータ群から接続関係を表現した
図、図１１は図１０を修正した図、図１２は図１１の回
路を本発明により検証するための許容値の例を示す図で
ある。

【００１０】まず、ステップＳ１において回路設計がな
され、原回路図が作成される。この時意図した回路特性
を得るために、ステップＳ２において回路シュミレーシ
ョンを行い回路の最適化が図られる。この際、回路内を
構成する論理素子固有の無負荷時の立ち上がり、立ち下
がりの遅延時間や負荷駆動能力等も確認される。ここで
は、図２に示すような指定値が設定されたものとして、
以下説明する。なお、図２では、インバータの遅延に関
する特性を立ち上がり、立ち下がり別に指定している。

【００１１】次いでステップＳ３においてこの原回路図
を元にしてマスクパターンが設計される。

【００１２】次いでステップＳ４においてマスクパター
ンをデジタイズする。これは、設計したマスクパターン
をデジタルデータとしてコンピュータに取り込む作業で
あり、層別にパターンの輪郭をベクトルデータとして持
つようにする。例えば、マスクパターンが図３（ａ）に
示すようなものであるとすると、各パターンを図３
（ｂ）に示すように、アルミ層１３、ポリシリコン層１
４、拡散層１５、コンタクトホール１６、ウェル層１７
のように認識して取り込む。

【００１３】次いでステップ５において、このデジタル
データに基づいて、素子認識を行い、回路素子情報とそ
の回路素子間の接続情報が抽出される。これはデジタル
データで表現された図形情報に対して、図形演算を施
し、各素子の認識および各ノード（節点）の位相関係の
認識を行うことによりなされる。

【００１４】各素子の認識を行うためには、例えば、あ
る特定の拡散層だけからなる領域は抵抗素子と認識し、
図４（ａ）に示すように、ある特定の拡散層にポリシリ
コン層が重なっている領域は、図４（ｂ）に示すように
ＭＯＳトランジスタとし、図４（ｃ）に示すような素子
として認識する。位相関係の認識は、例えば図５に示す
ように、領域２０に対して領域２１、２２、２３の位置
関係がどのようになっているかをみるものであり、領域
２０に対して、領域２１は囲まれ（contained)、領域２
２は離間し(not contained) 、領域２３は交わっている
(meet)というように認識する。

【００１５】次いでステップＳ６において、ステップＳ
５で抽出された回路素子情報とその回路素子間の接続情
報とより、各素子と配線の面積・寸法等を抽出し、プロ
セス定数を考慮して各素子の特性パラメータを算出す
る。素子、配線の面積・寸法の算出方法は、例えばステ
ップＳ５の図形演算で得られた回路素子毎あるいは配線
毎の抽出図形をベクトルデータで表現し算出できる。特
性パラメータの算出方法は、例えば出力端子の負荷容量
は、その端子がつながる配線図形の面積と接続している
全てのトランジスタのゲート図形の面積とプロセス定数
で算出できる。

【００１６】図６（ａ）はトランジスタに関する特性パ
ラメータの算出方法を示し、特定の拡散層３０にポリシ
リコン層３１が重なってトランジスタとして認識され、 ゲート部３２の面積Ｓ ゲート周囲長Ｒ ゲート長Ｌ＝ＭＩＮ（Ｌ１，Ｌ２） ゲート幅Ｗ＝Ｒ−（Ｌ１＋Ｌ２） ゲート容量Ｃ＝Ｓ×（単位容量値） として求められる。

【００１７】図６（ｂ）コンデンサに関する特性パラメ
ータの算出方法を示し、拡散層３３とポリシリコン層３
４が交わってゲート部３５を形成し、 ゲート部３５の面積Ｓ ゲート周囲長Ｒ ゲート容量Ｃ＝Ｓ×（単位容量値） として求められる。

【００１８】図６（ｃ）は抵抗に関する特性パラメータ
の算出方法を示し、抵抗素子３６の両端は配線３７に接
続し、 抵抗部面積Ｓ 抵抗の幅Ｗ＝（Ｗ１＋Ｗ２）／２ 抵抗の長さＬ＝Ｓ／Ｗ 抵抗値Ｒ＝Ｌ／Ｗ×（比抵抗） として求められる。

【００１９】図６（ｄ）は節点寄生容量に関する特性パ
ラメータの算出方法を示し、基板３８に対して配線３９
が酸化膜４０を介して形成されると、基板との間に容量
が形成され、 配線図形の面積Ｓ 配線図形の周囲長Ｌ ノード寄生容量Ｃ＝Ｓ×（単位容量／面積）＋Ｌ×（単
位容量／周囲長） として求められる。

【００２０】以下に、図３に示すような特性パラメータ
算出例が得られたものとして説明する。

【００２１】次いでステップＳ７において、ステップＳ
５で抽出された回路素子間の接続情報より、インバータ
を認識する。この認識方法を図８で説明する。ステップ
Ｓ５の接続情報より、ソースまたはドレインのいずれか
一方の端子が電源（ＶＤＤ）と接続されているＰチャネ
ルトランジスタＭ１とソースまたはドレインのいずれか
一方の端子が接地されているＮチャネルトランジスタＭ
２とが、それぞれもう一方の端子で互いに接続されてお
り、かつ両トランジスタのゲート端子が互いに接続され
ているようなトランジスタ対を抽出し、これを両ゲート
端子の接続点を入力端子、ソースまたはドレイン端子の
接続点を出力端子として機能するインバータと認識す
る。このようにして得られたインバータの回路図は図８
（ａ）のようになり、図８（ｂ）のような記号で回路図
上示される。この回路は、入力信号ＩＮを反転した出力
信号ＯＵＴを出力する機能を有する。

【００２２】次いでステップＳ８において、ステップＳ
７で得られた複数のインバータ相互の接続情報を抽出す
る。この接続情報の抽出方法を図９と図１０で説明す
る。

【００２３】まず木構造の根となる節点を設定する。木
構造の根となる節点の設定方法としては、マスクパター
ン中にあらかじめ設定しておく。または、他インバータ
の出力端子とならないインバータの入力端子を根の節点
とする。図９の場合前者の方法でＩＮＶ１のＣＬＫの端
子が該当する。その節点を入力端子とするＩＮＶ１を第
１段を構成するインバータとする。次に第１段を構成す
るインバータの出力端子に着目し、その出力端子を入力
端子とするインバータ群を第２段を構成するインバータ
とする。図９の場合ＩＮＶ１の出力端子ａを入力端子と
するＩＮＶ２、ＩＮＶ３、ＩＮＶ４が該当する。次に第
２段を構成するインバータの出力端子に着目し、その出
力端子を入力端子とするインバータ群を第３段を構成す
るインバータとする。図９の場合ＩＮＶ２の出力端子
ｂ、ＩＮＶ３の出力端子ｄを入力端子とするＩＮＶ５、
ＩＮＶ６が該当する。このようにして、第ｎ段までの接
続情報の抽出が可能である。この結果、得られた接続情
報は、図１０で示される。この抽出されたインバータ相
互の接続関係において、インバータを経由していく信号
の反転状態を知ることができる。

【００２４】次いでステップＳ９において、ステップＳ
２で設定された回路の遅延に関する指定値とステップＳ
６で得られた特性パラメータ情報に基づいて、ステップ
Ｓ８で得られたインバータ相互の接続関係による木構造
の根から末端に至るまでの遅延時間を算出し、設計上の
許容値内であるかどうか検証する。これを図１１を例に
説明する。

【００２５】図１１の各節点ＣＬＫ、ａ、ｂ、ｃ、ｄ、
ｅ、ｆの負荷容量Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ
６、Ｃ７はステップＳ６において図７のように算出して
いる。これに、ステップＳ２で確認された図２のような
インバータ固有の立ち上がり、立ち下がり時の遅延時間
や負荷駆動能力等を考慮して各インバータ間の遅延時間
が求まる。そして、根から末端までの遅延時間はその和
として得ることができ、その間の信号遅延の許容値と比
較することにより検出する。図１１では、ＣＬＫから入
力した信号は、図の回路を伝搬しｃ、ｅ、ｆの節点より
集積回路内に供給される。図１１の回路を回路設計の側
からみるとＣＬＫ−ｃとＣＬＫ−ｅは同じ様な経路を伝
搬するため、ｃ、ｅから同じタイミングで同じ信号が出
力されると考える。ところが、実際は信号遅延があり必
ずしもそうではない。本発明は、このような場合の信号
遅延に関する検証を行う。

【００２６】ここでは、図１１の回路について、図２と
図７に示す値を用いて遅延時間を算出し、図１２の許容
値と比較する。遅延時間Ｔを求める方法としては、イン
バータの無負荷時の遅延時間ｔに駆動能力ｋと負荷容量
Ｃをかけたものの和 Ｔ＝ｔ＋ｋ＊Ｃ とする。例えば、ＩＮＶ１から節点ａを経由してＩＮＶ
２、ＩＮＶ３、ＩＮＶ４に至る遅延時間は、ＩＮＶ１が
立ち上がりの場合、 Ｔ＝１．０＋３．０＊０．９＝３．７（ｎｓ） となる。このような方法で、ＣＬＫからＩＮＶ１までの
遅延を０と考慮した。ＩＮＶ１が立ち上がりの場合の節
点ＣＬＫから節点ｃまでの総遅延時間は９．０２（ｎ
ｓ）となり、図１２の許容値外であることがわかる。

【００２７】以上、本発明による集積回路マスクパター
ンの検証方法を、一実施例について説明したが、本発明
はこの実施例の方法に限定されるものではなく、この他
にも種々の様態で実施可能である。

【００２８】

【発明の効果】以上のとおり本発明によれば、集積回路
の動作確認のための特性パラメータ抽出処理の段階で、
クロック信号を集積回路内に供給する回路を構成するイ
ンバータによる木構造状の回路を自動で抽出し、その回
路を伝搬する信号遅延に関して許容値内か否かを効率的
に検証することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わる集積回路マスクパ
ターンの検証方法の手順を示す図である。

【図２】 本発明の説明に用いた回路を対象とした遅延
に関する特性値の例を示す図である。

【図３】 マスクパターンのデジタルデータとしての取
り込みを説明する図である。

【図４】 素子認識を説明する図である。

【図５】 節点の位相関係の認識を説明する図である。

【図６】 特性パラメータの算出方法を説明する図であ
る。

【図７】 特性パラメータの例を示す図である。

【図８】 ２つのＭＯＳトランジスタによって構成した
インバータ回路を説明する図である。

【図９】 認識されたインバータ群の例を示す図であ
る。

【図１０】 認識されたインバータ群から接続関係を表
現した図である。

【図１１】 図１０を修正した図である。

【図１２】 図１１の回路を本発明により検証するため
の許容値の例を示す図である。

【符号の説明】

Ｍ１…Ｐチャンネルトランジスタ、Ｍ２…Ｎチャンネル
トランジスタ、ＣＬＫ、ａ〜ｆ…節点、ＩＮＶ１〜ＩＮ
Ｖ６…インバータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 設計された集積回路マスクパターンか
   ら、回路の各構成要素のサイズとその接続関係に関連し
   て定まる回路特性情報を抽出し、回路動作の指定値を考
   慮してクロック信号の遅延時間を算出し、その信号の遅
   れに関して適否を検証する集積回路クロック信号遅れ検
   証方法において、 前記集積回路マスクパターンから各素子の認識を行って
   素子情報及び素子接続情報を抽出する段階と、 前記素子情報及び素子接続情報と、製造時のプロセス定
   数に基づいて、回路の各構成要素の回路特性情報を抽出
   する段階と、 前記素子接続情報に基づいて、ソースまたはドレインの
   いずれか一方の端子が電源と接続されているＰチャネル
   トランジスタとソースまたはドレインのいずれか一方の
   端子が接地されているＮチャネルトランジスタとが、そ
   れぞれもう一方の端子で互いに接続されており、かつ両
   トランジスタのゲート端子が互いに接続されているトラ
   ンジスタ対を抽出し、両ゲート端子の接続点が入力端
   子、ソースまたはドレイン端子の接続点が出力端子とし
   て機能するインバータとして認識する段階と、 認識された複数のインバータのうち、指定された節点と
   同じ入力端子を根とする木構造インバータ接続情報を抽
   出する段階と、 前記回路特性情報と回路動作の指定値と木構造インバー
   タ接続情報から、木構造インバータ接続情報の根となる
   節点から木構造末端に至るまで、遅延時間を算出し、木
   構造の根から末端の最終段に至る信号遅延が設計上の特
   性的許容値内であるか否かを検証する段階と、 からなることを特徴とする集積回路クロック信号遅れ検
   証方法。