JP2001067388A - 半導体集積回路のシミュレーション方法 - Google Patents
半導体集積回路のシミュレーション方法Info
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- JP2001067388A JP2001067388A JP24034999A JP24034999A JP2001067388A JP 2001067388 A JP2001067388 A JP 2001067388A JP 24034999 A JP24034999 A JP 24034999A JP 24034999 A JP24034999 A JP 24034999A JP 2001067388 A JP2001067388 A JP 2001067388A
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Abstract
(57)【要約】
【課題】トランスファゲートの制御端子と出力端子間の
遅延値のシミュレーション結果と実デバイスとの差を小
さくする。 【解決手段】トランスファゲート入力端子ブロックＭＵ
ＬＴの制御端子Ｉ３から出力端子ＯＵＴ１までの遅延値
であるトランスファゲート遅延値のこのブロックＭＵＬ
Ｔのデータ入力端子Ｉ１，Ｉ２の前段ブロックのＩＮＶ
１，ＩＮＶ２の出力インピーダンスに対する依存係数
を、予め遅延対インピーダンス依存係数テーブルＦ６か
ら抽出し、この遅延対インピーダンス依存係数を用い
て、これらＩＮＶ１，ＩＮＶ２の出力インピーダンスを
０Ωとして算出したトランスファゲート遅延値を補正し
て遅延計算を行い補正遅延値を生成する。
遅延値のシミュレーション結果と実デバイスとの差を小
さくする。 【解決手段】トランスファゲート入力端子ブロックＭＵ
ＬＴの制御端子Ｉ３から出力端子ＯＵＴ１までの遅延値
であるトランスファゲート遅延値のこのブロックＭＵＬ
Ｔのデータ入力端子Ｉ１，Ｉ２の前段ブロックのＩＮＶ
１，ＩＮＶ２の出力インピーダンスに対する依存係数
を、予め遅延対インピーダンス依存係数テーブルＦ６か
ら抽出し、この遅延対インピーダンス依存係数を用い
て、これらＩＮＶ１，ＩＮＶ２の出力インピーダンスを
０Ωとして算出したトランスファゲート遅延値を補正し
て遅延計算を行い補正遅延値を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のシ
ミュレーション方法に関し、特に論理回路の回路遅延を
考慮した論理動作を確認するための半導体集積回路のシ
ミュレーション方法に関する。
ミュレーション方法に関し、特に論理回路の回路遅延を
考慮した論理動作を確認するための半導体集積回路のシ
ミュレーション方法に関する。
【０００２】
【従来の技術】大規模化する集積回路においては、デバ
イス作成後に回路の設計ミスが見つかった場合、その修
正にはかなりの時間と費用を費やすことになる。従っ
て、デバイス作成前に回路の論理動作や特性の確認を行
うことにより、回路設計のミスを無くすことが望まし
い。このための手順としてシミュレーションは必須のも
のと位置づけられる。しかし、この種のシミュレーショ
ンは実デバイスに近い特性を忠実に再現した、高精度な
シミュレーションである必要がある。
イス作成後に回路の設計ミスが見つかった場合、その修
正にはかなりの時間と費用を費やすことになる。従っ
て、デバイス作成前に回路の論理動作や特性の確認を行
うことにより、回路設計のミスを無くすことが望まし
い。このための手順としてシミュレーションは必須のも
のと位置づけられる。しかし、この種のシミュレーショ
ンは実デバイスに近い特性を忠実に再現した、高精度な
シミュレーションである必要がある。
【０００３】近年のこの種のシミュレーションは、素子
の遅延は勿論、レイアウト後の実配線を求め、配線遅延
も考慮して高精度化を行っている。しかし、これらのシ
ミュレーションは、素子が駆動する負荷を求めてその素
子の駆動能力により素子の遅延時間、配線遅延の計算を
行う。
の遅延は勿論、レイアウト後の実配線を求め、配線遅延
も考慮して高精度化を行っている。しかし、これらのシ
ミュレーションは、素子が駆動する負荷を求めてその素
子の駆動能力により素子の遅延時間、配線遅延の計算を
行う。
【０００４】例えば、ＣＭＯＳ論理回路であれば、接続
先がゲートとなっていることを基本としている。しか
し、トランスファゲートのように素子自身が単なる接点
機能のみを有し、バッファ機能や駆動能力を持たない場
合は、このトランスファゲートの前段のブロックには何
が接続されるか不明である場合、前段の出力インピーダ
ンスも不明となるため、シミュレーション結果の遅延精
度が劣化する。
先がゲートとなっていることを基本としている。しか
し、トランスファゲートのように素子自身が単なる接点
機能のみを有し、バッファ機能や駆動能力を持たない場
合は、このトランスファゲートの前段のブロックには何
が接続されるか不明である場合、前段の出力インピーダ
ンスも不明となるため、シミュレーション結果の遅延精
度が劣化する。
【０００５】トランスファゲートを含む論理回路の一例
を回路図で示す図５（Ａ）を参照すると、この論理回路
はブロックＡ１０１と、ブロックＢ１０２とから成る。
を回路図で示す図５（Ａ）を参照すると、この論理回路
はブロックＡ１０１と、ブロックＢ１０２とから成る。
【０００６】ブロックＡ１０１は、一端が電源ＶＤＤに
接続した抵抗Ｒ１０１と、一端が接地ＧＮＤに接続した
抵抗Ｒ１０２とを備える。
接続した抵抗Ｒ１０１と、一端が接地ＧＮＤに接続した
抵抗Ｒ１０２とを備える。
【０００７】ブロックＢ１０２は、入力端を抵抗Ｒ１０
１の他端に接続し正相制御端に反転制御信号ＣＢの反転
相制御端に制御信号Ｃの供給をそれぞれ受けるトランス
ファゲートＴＧ１０１と、入力端を抵抗Ｒ１０２の他端
に接続し出力端をトランスファゲートＴＧ１０１の出力
端に共通接続し正相制御端に制御信号Ｃの反転相制御端
に反転制御信号ＣＢの供給をそれぞれ受けるトランスフ
ァゲートＴＧ１０２と、入力端をトランスファゲートＴ
Ｇ１０１，ＴＧ１０２の出力端に接続し、出力端を出力
端子ＴＢに接続したバッファＢ１０１と、入力端を制御
端子ＴＡに接続し制御信号Ｃの供給を受け出力端から反
転制御信号ＣＢを出力するインバータＩＶ１０１とを備
える。
１の他端に接続し正相制御端に反転制御信号ＣＢの反転
相制御端に制御信号Ｃの供給をそれぞれ受けるトランス
ファゲートＴＧ１０１と、入力端を抵抗Ｒ１０２の他端
に接続し出力端をトランスファゲートＴＧ１０１の出力
端に共通接続し正相制御端に制御信号Ｃの反転相制御端
に反転制御信号ＣＢの供給をそれぞれ受けるトランスフ
ァゲートＴＧ１０２と、入力端をトランスファゲートＴ
Ｇ１０１，ＴＧ１０２の出力端に接続し、出力端を出力
端子ＴＢに接続したバッファＢ１０１と、入力端を制御
端子ＴＡに接続し制御信号Ｃの供給を受け出力端から反
転制御信号ＣＢを出力するインバータＩＶ１０１とを備
える。
【０００８】前段のブロックＡ１０１の出力インピーダ
ンスＺ（Ｘ軸）、すなわち、抵抗Ｒ１０１、Ｒ１０２の
抵抗値対ブロックＢの制御端子ＴＣから出力端子ＴＢま
での伝搬遅延時間Ｔｐｄ（Ｙ軸）を示す図５（Ｂ）を参
照すると、前段の出力インピーダンスＺが大きくなるほ
ど遅延時間Ｔｐｄが大きくなることを示す。すなわち、
トランスファゲートＴＧ１０１，ＴＧ１０２の制御端か
ら出力端への遅延時間が大きくなることを示す。この前
段ブロックＡ１０１は、ユーザの設計によって様々であ
るため、実際のデバイス（以下、実デバイス）では、前
段ブロックＡ１０１の出力インピーダンスも変化する。
ンスＺ（Ｘ軸）、すなわち、抵抗Ｒ１０１、Ｒ１０２の
抵抗値対ブロックＢの制御端子ＴＣから出力端子ＴＢま
での伝搬遅延時間Ｔｐｄ（Ｙ軸）を示す図５（Ｂ）を参
照すると、前段の出力インピーダンスＺが大きくなるほ
ど遅延時間Ｔｐｄが大きくなることを示す。すなわち、
トランスファゲートＴＧ１０１，ＴＧ１０２の制御端か
ら出力端への遅延時間が大きくなることを示す。この前
段ブロックＡ１０１は、ユーザの設計によって様々であ
るため、実際のデバイス（以下、実デバイス）では、前
段ブロックＡ１０１の出力インピーダンスも変化する。
【０００９】しかし、従来のシミュレーション方法は、
前段ブロックの出力インピーダンスを考慮していないた
め、前段ブロックの出力インピーダンスＺを０Ωと見な
すことと同様となり、実デバイスでは前段の出力インピ
ーダンスが高インピーダンスになればなるほど、遅延シ
ミュレーションでの遅延値と実デバイスの遅延値との差
が大きくなる。
前段ブロックの出力インピーダンスを考慮していないた
め、前段ブロックの出力インピーダンスＺを０Ωと見な
すことと同様となり、実デバイスでは前段の出力インピ
ーダンスが高インピーダンスになればなるほど、遅延シ
ミュレーションでの遅延値と実デバイスの遅延値との差
が大きくなる。
【００１０】このことは、シミュレーションでは問題な
い結果となっても、実デバイスでは誤動作の要因となる
ことを意味する。
い結果となっても、実デバイスでは誤動作の要因となる
ことを意味する。
【００１１】特開平５−１０８７５２号公報（文献１）
記載の従来のシミュレーション方法をフローチャートで
示す図６を参照すると、この従来のシミュレーション方
法は、論理合成処理ステップＳ１と、回路接続情報入力
処理ステップＳ２と、回路接続関係チェック処理ステッ
プＳ３と、接続関係チェック処理結果に違反があるか否
かの判定処理ステップＳ４と、ゲート出力端子抽出処理
ステップＳ５と、接続関係検索処理ステップＳ６と、ト
ランスファゲートを含むか否かの判定ステップＳ７と、
ゲート遅延計算処理ステップＳ８と、シミュレーション
用遅延テーブル作成処理ステップＳ９と、シミュレート
実行処理ステップＳ１０と、シミュレーション結果出力
処理ステップＳ１１と、パターン入力処理ステップＳ１
２と、トランスファゲート付きゲート遅延計算処理ステ
ップＳ１３とから構成されている。
記載の従来のシミュレーション方法をフローチャートで
示す図６を参照すると、この従来のシミュレーション方
法は、論理合成処理ステップＳ１と、回路接続情報入力
処理ステップＳ２と、回路接続関係チェック処理ステッ
プＳ３と、接続関係チェック処理結果に違反があるか否
かの判定処理ステップＳ４と、ゲート出力端子抽出処理
ステップＳ５と、接続関係検索処理ステップＳ６と、ト
ランスファゲートを含むか否かの判定ステップＳ７と、
ゲート遅延計算処理ステップＳ８と、シミュレーション
用遅延テーブル作成処理ステップＳ９と、シミュレート
実行処理ステップＳ１０と、シミュレーション結果出力
処理ステップＳ１１と、パターン入力処理ステップＳ１
２と、トランスファゲート付きゲート遅延計算処理ステ
ップＳ１３とから構成されている。
【００１２】次に、図６を参照して、従来の半導体集積
回路のシミュレーション方法の動作について、この従来
技術に特有な処理を重点的に説明すると、トランスファ
ゲートを含むか否かの判断ステップＳ７において、トラ
ンスファゲートを含む処理フローとなった場合は、ステ
ップＳ１３においてトランスファゲートがオン若しくは
オフ時の場合のみを考慮したデータパス側のトランスフ
ァゲートの遅延計算処理を行う。
回路のシミュレーション方法の動作について、この従来
技術に特有な処理を重点的に説明すると、トランスファ
ゲートを含むか否かの判断ステップＳ７において、トラ
ンスファゲートを含む処理フローとなった場合は、ステ
ップＳ１３においてトランスファゲートがオン若しくは
オフ時の場合のみを考慮したデータパス側のトランスフ
ァゲートの遅延計算処理を行う。
【００１３】つまり、前段の出力インピーダンスを理想
状態、すなわち、０Ωとし、トランスファゲートがオン
の時の配線容量とトランスファゲートのオン抵抗による
遅延値、及びトランスファゲートがオフの時の配線容量
とトランスファゲートのオン抵抗による遅延値とのうち
のいずれか一方を選択してシミュレーションを行ってい
たため、シミュレーション結果の遅延値が実際の遅延値
よりも小さいものとなってしまい、実デバイスではシミ
ュレーション結果より信号のタイミングが遅れてしまう
ことによる誤動作を引き起こすという重大な欠点を有し
ていた。
状態、すなわち、０Ωとし、トランスファゲートがオン
の時の配線容量とトランスファゲートのオン抵抗による
遅延値、及びトランスファゲートがオフの時の配線容量
とトランスファゲートのオン抵抗による遅延値とのうち
のいずれか一方を選択してシミュレーションを行ってい
たため、シミュレーション結果の遅延値が実際の遅延値
よりも小さいものとなってしまい、実デバイスではシミ
ュレーション結果より信号のタイミングが遅れてしまう
ことによる誤動作を引き起こすという重大な欠点を有し
ていた。
【００１４】その理由は、図５（Ａ）を再度参照してこ
のステップＳ１３の処理を説明すると、ブロックＢ１０
２に接続された前段ブロックＡ１０１はある出力インピ
ーダンス、すなわち、抵抗Ｒ１０１，Ｒ１０２の各々の
抵抗値を持っているが、この従来例では、ブロックＡ１
０１の出力インピーダンスを検索しないため、制御端子
ＴＣの制御信号Ｃが変化した時の出力端子ＴＢに出力さ
れる出力信号Ｂの変化の遅延計算は、遅延ライブラリに
記述されているある一定の遅延（例えば０ｎｓ）となっ
ていたためである。
のステップＳ１３の処理を説明すると、ブロックＢ１０
２に接続された前段ブロックＡ１０１はある出力インピ
ーダンス、すなわち、抵抗Ｒ１０１，Ｒ１０２の各々の
抵抗値を持っているが、この従来例では、ブロックＡ１
０１の出力インピーダンスを検索しないため、制御端子
ＴＣの制御信号Ｃが変化した時の出力端子ＴＢに出力さ
れる出力信号Ｂの変化の遅延計算は、遅延ライブラリに
記述されているある一定の遅延（例えば０ｎｓ）となっ
ていたためである。
【００１５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路のシミュレーション方法は、シミュレーション
対象の論理回路がトランスファゲートを含む場合、トラ
ンスファゲートがオン若しくはオフ時の場合のみを考慮
したデータパス側のトランスファゲートの遅延計算処理
を行い入力側前段ブロックの出力インピーダンスを考慮
しないため、シミュレーション結果の遅延値が実際の遅
延値よりも小さくなり、この結果を実デバイスに適用す
るとシミュレーション結果より信号のタイミングが遅れ
てしまうことによる誤動作の発生要因となるという欠点
があった。
集積回路のシミュレーション方法は、シミュレーション
対象の論理回路がトランスファゲートを含む場合、トラ
ンスファゲートがオン若しくはオフ時の場合のみを考慮
したデータパス側のトランスファゲートの遅延計算処理
を行い入力側前段ブロックの出力インピーダンスを考慮
しないため、シミュレーション結果の遅延値が実際の遅
延値よりも小さくなり、この結果を実デバイスに適用す
るとシミュレーション結果より信号のタイミングが遅れ
てしまうことによる誤動作の発生要因となるという欠点
があった。
【００１６】本発明の目的は、上記欠点を解消し、トラ
ンスファゲートの制御端子と出力端子間の遅延値のシミ
ュレーション結果と実デバイスとの差を小さくした半導
体集積回路のシミュレーション方法を提供することにあ
る。
ンスファゲートの制御端子と出力端子間の遅延値のシミ
ュレーション結果と実デバイスとの差を小さくした半導
体集積回路のシミュレーション方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】第１の発明の半導体集積
回路のシミュレーション方法は、シミュレーション対象
の論理回路がトランスファゲートを有し、このトランス
ファゲートを入力端子として持つブロックであるトラン
スファゲート入力端子ブロックの遅延計算を行う半導体
集積回路のシミュレーション方法において、前記トラン
スファゲート入力端子ブロックの制御端子から出力端子
までの遅延値であるトランスファゲート遅延値のこのト
ランスファゲートのデータ入力端子の前段に接続されて
いる前段ブロックの出力インピーダンスに対する依存係
数である遅延対インピーダンス依存係数を予め抽出し、
前記遅延対インピーダンス依存係数を用いて前記前段ブ
ロックの出力インピーダンスを予め設定した理想値と想
定して算出したトランスファゲート遅延値を補正して遅
延計算を行い補正遅延値を生成することを特徴とするも
のである。
回路のシミュレーション方法は、シミュレーション対象
の論理回路がトランスファゲートを有し、このトランス
ファゲートを入力端子として持つブロックであるトラン
スファゲート入力端子ブロックの遅延計算を行う半導体
集積回路のシミュレーション方法において、前記トラン
スファゲート入力端子ブロックの制御端子から出力端子
までの遅延値であるトランスファゲート遅延値のこのト
ランスファゲートのデータ入力端子の前段に接続されて
いる前段ブロックの出力インピーダンスに対する依存係
数である遅延対インピーダンス依存係数を予め抽出し、
前記遅延対インピーダンス依存係数を用いて前記前段ブ
ロックの出力インピーダンスを予め設定した理想値と想
定して算出したトランスファゲート遅延値を補正して遅
延計算を行い補正遅延値を生成することを特徴とするも
のである。
【００１８】また、前記遅延対インピーダンス依存係数
に加えトランスファゲート入力端子ブロックのデータ入
力端子の寄生容量も考慮して前記補正遅延値を生成して
も良い。
に加えトランスファゲート入力端子ブロックのデータ入
力端子の寄生容量も考慮して前記補正遅延値を生成して
も良い。
【００１９】第２の発明の半導体集積回路のシミュレー
ション方法は、シミュレーション対象の論理回路がトラ
ンスファゲートを有し、このトランスファゲートを入力
端子として持つブロックであるトランスファゲート入力
端子ブロックの遅延計算を行う半導体集積回路のシミュ
レーション方法において、シミュレーション対象の半導
体集積回路の接続情報である回路接続情報を入力し、シ
ミュレーション処理可能なデータ構造に変換して内部デ
ータを生成する第１のステップと、ステップＳ１で生成
した前記内部データについて、予め設定した回路接続に
ついての制限、強制、禁止を含む接続ルールに基づき、
この接続ルールに違反する接続を探索する回路接続関係
チェック処理を行う第２のステップと、前記第２のステ
ップの処理結果について違反となる接続が存在するか否
かの判定を行う第３のステップと、前記違反となる接続
が存在しない場合、前記第３のステップで処理済みの前
記内部データに基づきトランスファゲートを探索し、そ
の探索結果であるトランスファゲート接続情報を抽出
し、トランスファゲート接続情報を作成する第４のステ
ップと、前記第４のステップで処理済みの前記内部デー
タに基づき予め設定されゲートの遅延計算に用いる出力
端子の遅延係数と入力端子容量を含むパラメータを保持
する遅延ライブラリを参照してシミュレーション対象の
回路の各ゲート毎の遅延時間を計算してテーブル化した
遅延テーブルを作成する第５のステップと、前記第５の
ステップで作成した前記遅延テーブルを回路全体の配線
遅延情報が含まれるように併合してシミュレーション用
遅延テーブルを作成する第６のステップと、前記第４の
ステップで作成したトランスファゲート接続情報と前記
遅延ライブラリとを参照してトランスファゲート入力端
子ブロックのデータ入力端子の前段に接続されているブ
ロックの出力インピーダンス値の抽出を行い抽出インピ
ーダンス値を出力する第７のステップと、前記第７のス
テップの処理結果である前記抽出インピーダンス値と予
め設定した遅延値に対する前記抽出インピーダンス値の
影響を表す係数である遅延対インピーダンス依存係数と
を参照し、前記シミュレーション用遅延テーブルを補正
して補正遅延テーブルを作成する第８のステップとを有
することを特徴とするものである。
ション方法は、シミュレーション対象の論理回路がトラ
ンスファゲートを有し、このトランスファゲートを入力
端子として持つブロックであるトランスファゲート入力
端子ブロックの遅延計算を行う半導体集積回路のシミュ
レーション方法において、シミュレーション対象の半導
体集積回路の接続情報である回路接続情報を入力し、シ
ミュレーション処理可能なデータ構造に変換して内部デ
ータを生成する第１のステップと、ステップＳ１で生成
した前記内部データについて、予め設定した回路接続に
ついての制限、強制、禁止を含む接続ルールに基づき、
この接続ルールに違反する接続を探索する回路接続関係
チェック処理を行う第２のステップと、前記第２のステ
ップの処理結果について違反となる接続が存在するか否
かの判定を行う第３のステップと、前記違反となる接続
が存在しない場合、前記第３のステップで処理済みの前
記内部データに基づきトランスファゲートを探索し、そ
の探索結果であるトランスファゲート接続情報を抽出
し、トランスファゲート接続情報を作成する第４のステ
ップと、前記第４のステップで処理済みの前記内部デー
タに基づき予め設定されゲートの遅延計算に用いる出力
端子の遅延係数と入力端子容量を含むパラメータを保持
する遅延ライブラリを参照してシミュレーション対象の
回路の各ゲート毎の遅延時間を計算してテーブル化した
遅延テーブルを作成する第５のステップと、前記第５の
ステップで作成した前記遅延テーブルを回路全体の配線
遅延情報が含まれるように併合してシミュレーション用
遅延テーブルを作成する第６のステップと、前記第４の
ステップで作成したトランスファゲート接続情報と前記
遅延ライブラリとを参照してトランスファゲート入力端
子ブロックのデータ入力端子の前段に接続されているブ
ロックの出力インピーダンス値の抽出を行い抽出インピ
ーダンス値を出力する第７のステップと、前記第７のス
テップの処理結果である前記抽出インピーダンス値と予
め設定した遅延値に対する前記抽出インピーダンス値の
影響を表す係数である遅延対インピーダンス依存係数と
を参照し、前記シミュレーション用遅延テーブルを補正
して補正遅延テーブルを作成する第８のステップとを有
することを特徴とするものである。
【００２０】また、前記第７のステップの後に前記トラ
ンスファゲート入力端子ブロックのデータ入力端子の寄
生容量を算出する第９のステップを有し、前記第８のス
テップが、前記抽出インピーダンス値と前記寄生容量と
前記延対インピーダンス依存係数と遅延値に対する容量
の影響を表す係数である遅延対容量依存係数とを参照
し、前記シミュレーション用遅延テーブルを補正して補
正遅延テーブルを作成しても良い。
ンスファゲート入力端子ブロックのデータ入力端子の寄
生容量を算出する第９のステップを有し、前記第８のス
テップが、前記抽出インピーダンス値と前記寄生容量と
前記延対インピーダンス依存係数と遅延値に対する容量
の影響を表す係数である遅延対容量依存係数とを参照
し、前記シミュレーション用遅延テーブルを補正して補
正遅延テーブルを作成しても良い。
【００２１】
【発明の実施の形態】本発明は、シミュレーション対象
の論理回路がトランスファゲートを有し、このトランス
ファゲートを入力端子として持つブロック（以下、トラ
ンスファゲート入力端子ブロック）の遅延計算を行う場
合に、このトランスファゲート入力端子ブロックの制御
端子から出力端子までの遅延値の前段ブロックの出力イ
ンピーダンスに対する依存係数を予め抽出しておき、こ
の依存係数によってトランスファゲートの上記前段ブロ
ックの出力インピーダンスを理想値である０Ωと想定し
て算出した遅延値を補正して遅延計算を行うことによ
り、このトランスファゲートのシミュレーション結果の
遅延値と実際のデバイス（以下、実デバイス）の遅延値
との差を除去するものである。
の論理回路がトランスファゲートを有し、このトランス
ファゲートを入力端子として持つブロック（以下、トラ
ンスファゲート入力端子ブロック）の遅延計算を行う場
合に、このトランスファゲート入力端子ブロックの制御
端子から出力端子までの遅延値の前段ブロックの出力イ
ンピーダンスに対する依存係数を予め抽出しておき、こ
の依存係数によってトランスファゲートの上記前段ブロ
ックの出力インピーダンスを理想値である０Ωと想定し
て算出した遅延値を補正して遅延計算を行うことによ
り、このトランスファゲートのシミュレーション結果の
遅延値と実際のデバイス（以下、実デバイス）の遅延値
との差を除去するものである。
【００２２】次に、本発明の実施の形態を図６と共通の
構成要素には共通の参照文字／数字を付して同様にフロ
ーチャートで示す図１を参照すると、この図に示す本実
施の形態の半導体集積回路のシミュレーション方法は、
論理合成処理ステップＳ１と、回路接続情報入力処理ス
テップＳ２と、回路接続関係チェック処理ステップＳ３
と、回路接続関係チェック処理結果に違反があるか否か
の判定処理ステップＳ４と、トランスファゲート接続情
報抽出処理ステップＳ１４と、ゲート遅延計算処理ステ
ップＳ８と、シミュレーション用遅延テーブル作成処理
ステップＳ９と、遅延テーブル補正処理ステップＳ１６
と、シミュレーション実行処理ステップＳ１０と、シミ
ュレーション結果出力処理ステップＳ１１と、パターン
入力処理ステップＳ１２と、インピーダンス抽出処理ス
テップＳ１５とを有する。
構成要素には共通の参照文字／数字を付して同様にフロ
ーチャートで示す図１を参照すると、この図に示す本実
施の形態の半導体集積回路のシミュレーション方法は、
論理合成処理ステップＳ１と、回路接続情報入力処理ス
テップＳ２と、回路接続関係チェック処理ステップＳ３
と、回路接続関係チェック処理結果に違反があるか否か
の判定処理ステップＳ４と、トランスファゲート接続情
報抽出処理ステップＳ１４と、ゲート遅延計算処理ステ
ップＳ８と、シミュレーション用遅延テーブル作成処理
ステップＳ９と、遅延テーブル補正処理ステップＳ１６
と、シミュレーション実行処理ステップＳ１０と、シミ
ュレーション結果出力処理ステップＳ１１と、パターン
入力処理ステップＳ１２と、インピーダンス抽出処理ス
テップＳ１５とを有する。
【００２３】また、回路接続関係チェック処理ステップ
Ｓ３では、予め設定した回路接続のルールである接続ル
ールＦ１を入力する。
Ｓ３では、予め設定した回路接続のルールである接続ル
ールＦ１を入力する。
【００２４】ゲート遅延計算処理ステップＳ８には、ゲ
ートの遅延計算に用いる出力端子の遅延係数や入力端子
容量等の各種パラメータを保持する遅延ライブラリＦ４
を入力する。
ートの遅延計算に用いる出力端子の遅延係数や入力端子
容量等の各種パラメータを保持する遅延ライブラリＦ４
を入力する。
【００２５】インピーダンス抽出処理ステップＳ１５に
は、遅延ライブラリＦ４と後述のトランスファゲート接
続情報Ｆ５とを入力する。
は、遅延ライブラリＦ４と後述のトランスファゲート接
続情報Ｆ５とを入力する。
【００２６】遅延テーブル補正処理ステップＳ１６に
は、遅延対インピーダンス依存係数Ｆ６を入力する。
は、遅延対インピーダンス依存係数Ｆ６を入力する。
【００２７】シミュレーション実行処理ステップＳ１０
には、パターン入力処理ステップＳ１２の処理結果及び
素子の遅延ライブラリＦ２を入力する。
には、パターン入力処理ステップＳ１２の処理結果及び
素子の遅延ライブラリＦ２を入力する。
【００２８】次に、図１を参照して本実施の形態の概略
動作について説明すると、論理合成処理ステップＳ１
は、シミュレーション対象の半導体集積回路の論理シス
テム情報に基づき所定の論理合成処理を行い、具体的な
回路の接続情報である回路接続情報を出力する。
動作について説明すると、論理合成処理ステップＳ１
は、シミュレーション対象の半導体集積回路の論理シス
テム情報に基づき所定の論理合成処理を行い、具体的な
回路の接続情報である回路接続情報を出力する。
【００２９】回路接続情報入力処理ステップＳ２は、ス
テップＳ１の出力である回路接続情報を、次の回路接続
関係チェック処理以降の処理を行える形のデータ構造に
変換した内部データとして取り込む。
テップＳ１の出力である回路接続情報を、次の回路接続
関係チェック処理以降の処理を行える形のデータ構造に
変換した内部データとして取り込む。
【００３０】ステップＳ３は、ステップＳ２により取り
込まれた内部データについて、入力した接続ルールＦ１
に基づき、この接続ルールに違反する接続を探索する回
路接続関係チェック処理を行う。
込まれた内部データについて、入力した接続ルールＦ１
に基づき、この接続ルールに違反する接続を探索する回
路接続関係チェック処理を行う。
【００３１】接続関係チェック処理結果に違反があるか
否かの判定処理ステップＳ４では、ステップＳ３の処理
結果について違反となる接続が存在するか否かの判定を
行う。接続ルールチェック処理結果に違反がある場合
は、論理合成処理ステップＳ１へ戻り、再度論理合成処
理ステップＳ１を行う。このステップＳ４により違反と
なる接続が存在しない場合は、トランスファゲート接続
情報抽出処理ステップＳ１４へ進む。
否かの判定処理ステップＳ４では、ステップＳ３の処理
結果について違反となる接続が存在するか否かの判定を
行う。接続ルールチェック処理結果に違反がある場合
は、論理合成処理ステップＳ１へ戻り、再度論理合成処
理ステップＳ１を行う。このステップＳ４により違反と
なる接続が存在しない場合は、トランスファゲート接続
情報抽出処理ステップＳ１４へ進む。
【００３２】トランスファゲート接続情報抽出処理ステ
ップＳ１４では、ステップＳ４の処理済みの上記内部デ
ータ（すなわち、ステップＳ２で取り込まれ、ステップ
Ｓ３，Ｓ４にて継承されてきた内部データ、以下同様）
に基づき、トランスファゲート入力端子ブロックを探索
し、その探索結果であるトランスファゲート接続情報を
抽出し、トランスファゲート接続情報Ｆ５を作成する。
ップＳ１４では、ステップＳ４の処理済みの上記内部デ
ータ（すなわち、ステップＳ２で取り込まれ、ステップ
Ｓ３，Ｓ４にて継承されてきた内部データ、以下同様）
に基づき、トランスファゲート入力端子ブロックを探索
し、その探索結果であるトランスファゲート接続情報を
抽出し、トランスファゲート接続情報Ｆ５を作成する。
【００３３】ゲート遅延計算処理ステップＳ８では、ス
テップＳ１４の処理済みの上記内部データに基づき、遅
延ライブラリＦ４を参照して、シミュレーション対象の
回路の各ゲート毎の遅延時間を計算してテーブル化した
遅延テーブルＦ７を作成する。
テップＳ１４の処理済みの上記内部データに基づき、遅
延ライブラリＦ４を参照して、シミュレーション対象の
回路の各ゲート毎の遅延時間を計算してテーブル化した
遅延テーブルＦ７を作成する。
【００３４】シミュレーション用遅延テーブル作成処理
ステップＳ９は、ステップＳ８で作成した遅延テーブル
Ｆ７を、回路全体の配線遅延情報が含まれるように一つ
のシミュレーション用遅延テーブルにマージ（併合）
し、後述の遅延テーブル補正処理ステップＳ１６の後に
行われる、シミュレーション実行処理ステップＳ１０が
参照できる形式の内部データに変換する。
ステップＳ９は、ステップＳ８で作成した遅延テーブル
Ｆ７を、回路全体の配線遅延情報が含まれるように一つ
のシミュレーション用遅延テーブルにマージ（併合）
し、後述の遅延テーブル補正処理ステップＳ１６の後に
行われる、シミュレーション実行処理ステップＳ１０が
参照できる形式の内部データに変換する。
【００３５】インピーダンス抽出処理ステップＳ１５
は、ステップＳ１４で作成したトランスファゲート接続
情報Ｆ５と遅延ライブラリＦ４とを参照し、トランスフ
ァゲート入力端子ブロックのデータ入力端子の前段に接
続されているブロックの出力インピーダンス値を抽出イ
ンピーダンス値として抽出する。
は、ステップＳ１４で作成したトランスファゲート接続
情報Ｆ５と遅延ライブラリＦ４とを参照し、トランスフ
ァゲート入力端子ブロックのデータ入力端子の前段に接
続されているブロックの出力インピーダンス値を抽出イ
ンピーダンス値として抽出する。
【００３６】遅延テーブル補正処理ステップＳ１６は、
ステップＳ１５の処理結果である上記抽出インピーダン
ス値、及び予め設定した遅延値に対する抽出インピーダ
ンスの影響を表す係数である遅延対インピーダンス依存
係数Ｆ６とを参照し、ステップＳ９の処理結果であるシ
ミュレーション用遅延テーブルＦ７に対して補正処理を
行い、補正遅延テーブルＦ８を生成する。
ステップＳ１５の処理結果である上記抽出インピーダン
ス値、及び予め設定した遅延値に対する抽出インピーダ
ンスの影響を表す係数である遅延対インピーダンス依存
係数Ｆ６とを参照し、ステップＳ９の処理結果であるシ
ミュレーション用遅延テーブルＦ７に対して補正処理を
行い、補正遅延テーブルＦ８を生成する。
【００３７】シミュレーション実行処理ステップＳ１０
は、ステップＳ１６で作成した補正遅延テーブルＦ８の
内部データと、パターン入力処理ステップＳ１２で作成
した内部データと、素子内の端子間遅延時間が保存され
ている素子の遅延ライブラリＦ２を参照してシミュレー
ションを実行する。
は、ステップＳ１６で作成した補正遅延テーブルＦ８の
内部データと、パターン入力処理ステップＳ１２で作成
した内部データと、素子内の端子間遅延時間が保存され
ている素子の遅延ライブラリＦ２を参照してシミュレー
ションを実行する。
【００３８】シミュレーション結果出力処理ステップＳ
１１は、ステップＳ１０で行ったシミュレーション結果
を表示及び保存する。
１１は、ステップＳ１０で行ったシミュレーション結果
を表示及び保存する。
【００３９】次に図１を再度参照して、本実施の形態の
全体の動作について詳細に説明する。
全体の動作について詳細に説明する。
【００４０】図１に示すように、論理合成処理ステップ
Ｓ１では、シミュレーション対象の半導体集積回路につ
いて、ハードウェア記述言語などで表現された論理シス
テム情報を、具体的な回路の接続情報に変換し、回路面
積や遅延時間などを最適化して回路接続情報を作成す
る。
Ｓ１では、シミュレーション対象の半導体集積回路につ
いて、ハードウェア記述言語などで表現された論理シス
テム情報を、具体的な回路の接続情報に変換し、回路面
積や遅延時間などを最適化して回路接続情報を作成す
る。
【００４１】回路接続情報入力処理ステップＳ２では、
ステップＳ１で作成した回路接続情報を入力し、次の回
路接続関係チェック処理以降の処理を行える形のデータ
構造に変換した内部データとして取り込む。
ステップＳ１で作成した回路接続情報を入力し、次の回
路接続関係チェック処理以降の処理を行える形のデータ
構造に変換した内部データとして取り込む。
【００４２】回路接続関係チェック処理ステップＳ３
は、ステップＳ２により取り込んだ上記内部データに対
し、回路接続についての制限、強制、禁止などについて
記述した接続ルールＦ１を参照し、制限、強制、禁止な
どのルールに違反する接続のチェックを行う。
は、ステップＳ２により取り込んだ上記内部データに対
し、回路接続についての制限、強制、禁止などについて
記述した接続ルールＦ１を参照し、制限、強制、禁止な
どのルールに違反する接続のチェックを行う。
【００４３】次に接続関係チェック処理結果に違反があ
るか否かの判定処理ステップＳ４を行う。ステップＳ３
の処理結果に違反がある場合は、論理合成処理ステップ
Ｓ１へ戻り、再度、論理合成処理ステップＳ１から処理
を行う。
るか否かの判定処理ステップＳ４を行う。ステップＳ３
の処理結果に違反がある場合は、論理合成処理ステップ
Ｓ１へ戻り、再度、論理合成処理ステップＳ１から処理
を行う。
【００４４】ステップＳ３の処理結果に違反が無い場合
には、トランスファゲート接続情報抽出処理ステップＳ
１４に進む。
には、トランスファゲート接続情報抽出処理ステップＳ
１４に進む。
【００４５】トランスファゲート接続情報抽出処理ステ
ップＳ１４は、ステップＳ４の処理済みの上記内部デー
タに基づき、各ゲートに接続されたトランスファゲート
の入力端子（以下トランスファゲート入力端子）の抽出
を行い、ここで抽出された個々のトランスファゲート入
力端子について、その接続関係の検索を行い、トランス
ファゲート入力端子を持つブロック、すなわち、トラン
スファゲート入力端子ブロックの名称、インスタンス
名、トランスファゲート入力端子を持つブロックの前段
に接続されるブロックの名称、端子名をトランスファゲ
ート接続情報Ｆ５として抽出する。
ップＳ１４は、ステップＳ４の処理済みの上記内部デー
タに基づき、各ゲートに接続されたトランスファゲート
の入力端子（以下トランスファゲート入力端子）の抽出
を行い、ここで抽出された個々のトランスファゲート入
力端子について、その接続関係の検索を行い、トランス
ファゲート入力端子を持つブロック、すなわち、トラン
スファゲート入力端子ブロックの名称、インスタンス
名、トランスファゲート入力端子を持つブロックの前段
に接続されるブロックの名称、端子名をトランスファゲ
ート接続情報Ｆ５として抽出する。
【００４６】なお、このトランスファゲート入力端子抽
出において、入力端子がトランスファゲートを含むか否
かの判定方法は、例えば回路データ上の端子属性をトラ
ンスファゲート構成の入力端子の場合ＴＧＩＮとし、ト
ランスファゲート構成の入力端子でない場合何も記述し
ない。また、トランスファゲートのみのゲート回路であ
る場合、入力端子の属性をＴＧＩＯとする事で、入力端
子がトランスファゲートを含むか否かの判定が可能とな
る。
出において、入力端子がトランスファゲートを含むか否
かの判定方法は、例えば回路データ上の端子属性をトラ
ンスファゲート構成の入力端子の場合ＴＧＩＮとし、ト
ランスファゲート構成の入力端子でない場合何も記述し
ない。また、トランスファゲートのみのゲート回路であ
る場合、入力端子の属性をＴＧＩＯとする事で、入力端
子がトランスファゲートを含むか否かの判定が可能とな
る。
【００４７】ゲート遅延計算処理ステップＳ８は、ステ
ップＳ１４の処理済みの上記内部データに基づき、遅延
ライブラリＦ４を参照して、シミュレーション対象の回
路の各ゲート毎の遅延時間を計算してテーブル化した遅
延テーブルＦ７を作成する。
ップＳ１４の処理済みの上記内部データに基づき、遅延
ライブラリＦ４を参照して、シミュレーション対象の回
路の各ゲート毎の遅延時間を計算してテーブル化した遅
延テーブルＦ７を作成する。
【００４８】シミュレーション用遅延テーブル作成処理
ステップＳ９では、回路全体の配線遅延情報が含まれる
ように、ステップＳ８で作成した上記遅延テーブルＦ７
と、遅延ライブラリＦ４から入力した配線遅延情報とを
マージし、遅延テーブル補正処理ステップＳ１６の後に
行われるシミュレーション実行処理ステップＳ１０が参
照できる形式の内部データに変換する。
ステップＳ９では、回路全体の配線遅延情報が含まれる
ように、ステップＳ８で作成した上記遅延テーブルＦ７
と、遅延ライブラリＦ４から入力した配線遅延情報とを
マージし、遅延テーブル補正処理ステップＳ１６の後に
行われるシミュレーション実行処理ステップＳ１０が参
照できる形式の内部データに変換する。
【００４９】インピーダンス値抽出処理ステップＳ１５
は、ステップＳ１４で作成したトランスファゲート接続
情報Ｆ５と遅延ライブラリＦ４とを参照し、トランスフ
ァゲート接続情報Ｆ５に保持した各トランスファゲート
入力端子ブロックのデータ入力端子に接続する前段ブロ
ックの出力インピーダンスを遅延ライブラリＦ４の記述
情報から抽出し、この前段ブロックの出力インピーダン
スをトランスファゲートを構成するＰｃｈＭＯＳトラン
ジスタ及びＮｃｈＭＯＳトランジスタのドレイン側の並
列接続点でのインピーダンス値、すなわちトランスファ
ゲート入力端子ブロックの出力インピーダンス値として
抽出する。すなわち、前段ブロックの出力インピーダン
ス値をトランスファゲートの出力インピーダンス値とす
る。
は、ステップＳ１４で作成したトランスファゲート接続
情報Ｆ５と遅延ライブラリＦ４とを参照し、トランスフ
ァゲート接続情報Ｆ５に保持した各トランスファゲート
入力端子ブロックのデータ入力端子に接続する前段ブロ
ックの出力インピーダンスを遅延ライブラリＦ４の記述
情報から抽出し、この前段ブロックの出力インピーダン
スをトランスファゲートを構成するＰｃｈＭＯＳトラン
ジスタ及びＮｃｈＭＯＳトランジスタのドレイン側の並
列接続点でのインピーダンス値、すなわちトランスファ
ゲート入力端子ブロックの出力インピーダンス値として
抽出する。すなわち、前段ブロックの出力インピーダン
ス値をトランスファゲートの出力インピーダンス値とす
る。
【００５０】遅延テーブル補正処理ステップＳ１６で
は、ステップＳ１５で抽出したトランスファゲート入力
端子ブロックの出力インピーダンス値である抽出インピ
ーダンス値、及び予め準備してある遅延対インピーダン
ス依存係数Ｆ６とを参照し、このトランスファゲート入
力端子ブロックに関してステップＳ９でトランスファゲ
ートの出力インピーダンス値を０として作成したシミュ
レーション用遅延テーブルＦ７に対して補正処理を行
う。
は、ステップＳ１５で抽出したトランスファゲート入力
端子ブロックの出力インピーダンス値である抽出インピ
ーダンス値、及び予め準備してある遅延対インピーダン
ス依存係数Ｆ６とを参照し、このトランスファゲート入
力端子ブロックに関してステップＳ９でトランスファゲ
ートの出力インピーダンス値を０として作成したシミュ
レーション用遅延テーブルＦ７に対して補正処理を行
う。
【００５１】ここで、シミュレーションを適用する論理
回路の一例を回路図で示す図２及びシミュレーションモ
デルの一例を説明図で示す図３を参照して、インピーダ
ンス値抽出処理ステップＳ１５及び遅延テーブル補正処
理ステップＳ１６について具体例を用いて詳細に説明す
る。
回路の一例を回路図で示す図２及びシミュレーションモ
デルの一例を説明図で示す図３を参照して、インピーダ
ンス値抽出処理ステップＳ１５及び遅延テーブル補正処
理ステップＳ１６について具体例を用いて詳細に説明す
る。
【００５２】図２に示す論理回路は回路名をＴＯＰと呼
び、入力端Ｉ１が入力端子ＩＮ１に接続され出力端Ｏ１
が配線ＮＥＴ１の１端に接続されインスタンス名をＩＮ
ＳＴＡと呼ぶインバータＩＮＶ１と、入力端Ｉ１が入力
端子ＩＮ２に接続され出力端Ｏ１が配線ＮＥＴ２の１端
に接続されインスタンス名をＩＮＳＴＢと呼ぶインバー
タＩＮＶ２と、入力端Ｉ１が入力端子ＩＮ３に接続され
出力端Ｏ１が配線ＮＥＴ３の１端に接続されインスタン
ス名をＩＮＳＴＣと呼ぶインバータＩＮＶ３と、入力端
Ｉ１が配線ＮＥＴ１の他端に接続され入力端Ｉ２が配線
ＮＥＴ２の他端が接続され入力端Ｉ３が配線ＮＥＴ３の
他端に接続され後述の２つのトランスファゲートから成
りインスタンス名をＩＮＳＤと呼びブロック名ＭＵＬＴ
と呼ぶマルチプレクサＭＵＬＴとを備える。すなわち、
マルチプレクサＭＵＬＴがトランスファゲート入力端子
ブロックである。配線ＮＥＴ１と配線ＮＥＴ２及び配線
ＮＥＴ３は、それぞれネット名をＮＥＴ１とＮＥＴ２及
びＮＥＴ３と呼ぶ。
び、入力端Ｉ１が入力端子ＩＮ１に接続され出力端Ｏ１
が配線ＮＥＴ１の１端に接続されインスタンス名をＩＮ
ＳＴＡと呼ぶインバータＩＮＶ１と、入力端Ｉ１が入力
端子ＩＮ２に接続され出力端Ｏ１が配線ＮＥＴ２の１端
に接続されインスタンス名をＩＮＳＴＢと呼ぶインバー
タＩＮＶ２と、入力端Ｉ１が入力端子ＩＮ３に接続され
出力端Ｏ１が配線ＮＥＴ３の１端に接続されインスタン
ス名をＩＮＳＴＣと呼ぶインバータＩＮＶ３と、入力端
Ｉ１が配線ＮＥＴ１の他端に接続され入力端Ｉ２が配線
ＮＥＴ２の他端が接続され入力端Ｉ３が配線ＮＥＴ３の
他端に接続され後述の２つのトランスファゲートから成
りインスタンス名をＩＮＳＤと呼びブロック名ＭＵＬＴ
と呼ぶマルチプレクサＭＵＬＴとを備える。すなわち、
マルチプレクサＭＵＬＴがトランスファゲート入力端子
ブロックである。配線ＮＥＴ１と配線ＮＥＴ２及び配線
ＮＥＴ３は、それぞれネット名をＮＥＴ１とＮＥＴ２及
びＮＥＴ３と呼ぶ。
【００５３】マルチプレクサＭＵＬＴは、ソース同士及
びドレイン同士が並列接続されたＰｃｈＭＯＳトランジ
スタ（以下ＰＭＯＳトランジスタ）Ｐ１とＮｃｈＭＯＳ
トランジスタ（以下ＮＭＯＳトランジスタ）Ｎ１とから
成り共通接続したソースである入力端が入力端Ｉ１に接
続されたトランスファゲートＴＧ１と、ソース同士及び
ドレイン同士が並列接続されたＰＭＯＳトランジスタＰ
２とＮＭＯＳトランジスタＮ２とから成り共通接続した
ソースである入力端が入力端Ｉ２に接続され共通接続し
たドレインである出力端がトランスファゲートＴＧ１の
出力端と共通接続されたトランスファゲートＴＧ２と、
入力端が入力端子Ｉ３に出力端がＰＭＯＳトランジスタ
Ｐ１及びＮＭＯＳトランジスタＮ２の各々のゲートに接
続されたインバータＩＶ１と、入力端をトランスファゲ
ートＴＧ１，ＴＧ２の共通接続された出力端に出力端を
出力端子ＯＵＴ１にそれぞれ接続したインバータＩＶ２
とを備え、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトラ
ンジスタＰ２の各々のゲートが入力端Ｉ３に接続されて
いる。
びドレイン同士が並列接続されたＰｃｈＭＯＳトランジ
スタ（以下ＰＭＯＳトランジスタ）Ｐ１とＮｃｈＭＯＳ
トランジスタ（以下ＮＭＯＳトランジスタ）Ｎ１とから
成り共通接続したソースである入力端が入力端Ｉ１に接
続されたトランスファゲートＴＧ１と、ソース同士及び
ドレイン同士が並列接続されたＰＭＯＳトランジスタＰ
２とＮＭＯＳトランジスタＮ２とから成り共通接続した
ソースである入力端が入力端Ｉ２に接続され共通接続し
たドレインである出力端がトランスファゲートＴＧ１の
出力端と共通接続されたトランスファゲートＴＧ２と、
入力端が入力端子Ｉ３に出力端がＰＭＯＳトランジスタ
Ｐ１及びＮＭＯＳトランジスタＮ２の各々のゲートに接
続されたインバータＩＶ１と、入力端をトランスファゲ
ートＴＧ１，ＴＧ２の共通接続された出力端に出力端を
出力端子ＯＵＴ１にそれぞれ接続したインバータＩＶ２
とを備え、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトラ
ンジスタＰ２の各々のゲートが入力端Ｉ３に接続されて
いる。
【００５４】図３は、この回路ＴＯＰにおいて、入力端
子ＩＮ１の信号レベルはＨレベル、ＩＮ２の信号レベル
がＬレベルのとき、入力端子ＩＮ３の信号レベルがＬレ
ベルに立ち下がり（Ｆａｌｌ）、出力端子ＯＵＴ１の信
号レベルがＨレベルに立ち上がる（Ｒｉｓｅ）場合のマ
ルチプレクサＭＵＬＴの遅延計算の一例を示す。
子ＩＮ１の信号レベルはＨレベル、ＩＮ２の信号レベル
がＬレベルのとき、入力端子ＩＮ３の信号レベルがＬレ
ベルに立ち下がり（Ｆａｌｌ）、出力端子ＯＵＴ１の信
号レベルがＨレベルに立ち上がる（Ｒｉｓｅ）場合のマ
ルチプレクサＭＵＬＴの遅延計算の一例を示す。
【００５５】まず、シミュレーション用遅延テーブル作
成処理ステップＳ９で、遅延テーブルＦ７を作成する。
この遅延テーブルＦ７内に存在するブロック名ＭＵＬ
Ｔ、すなわちマルチプレクサＭＵＬＴの遅延情報はＭＵ
ＬＴに接続される前段ブロックのインピーダンス値が０
Ω時のものである。
成処理ステップＳ９で、遅延テーブルＦ７を作成する。
この遅延テーブルＦ７内に存在するブロック名ＭＵＬ
Ｔ、すなわちマルチプレクサＭＵＬＴの遅延情報はＭＵ
ＬＴに接続される前段ブロックのインピーダンス値が０
Ω時のものである。
【００５６】この遅延テーブルＦ７は上記条件で、イン
バータＩＮＶ１の遅延値０．４０ｎｓ、配線ＮＥＴ１の
遅延値０．２５ｎｓ、インバータＩＮＶ２の遅延値０．
４２ｎｓ、マルチプレクサＭＵＬＴの遅延値０．５０ｎ
ｓをそれぞれ示す（図３（Ａ））。
バータＩＮＶ１の遅延値０．４０ｎｓ、配線ＮＥＴ１の
遅延値０．２５ｎｓ、インバータＩＮＶ２の遅延値０．
４２ｎｓ、マルチプレクサＭＵＬＴの遅延値０．５０ｎ
ｓをそれぞれ示す（図３（Ａ））。
【００５７】次に、トランスファゲート接続情報Ｆ５
と、遅延ライブラリＦ４からインピーダンス抽出処理ス
テップＳ１５によりブロック名ＭＵＬＴの前段に接続さ
れているブロック（前段ブロック）のインピーダンス値
を抽出する。この場合は、前段ブロックとしてインバー
タＩＮＶ１，ＩＮＶ２を抽出し（図３（Ｂ））、これら
インバータＩＮＶ１，ＩＮＶ２の出力インピーダンスと
して、インバータＩＮＶ１のＲｉｓｅ時４．０ＫΩ、Ｆ
ａｌｌ時３．０ＫΩを、インバータＩＮＶ２のＲｉｓｅ
時２．０ＫΩ、Ｆａｌｌ時１．５ＫΩをそれぞれ抽出す
る（図３（Ｃ））。
と、遅延ライブラリＦ４からインピーダンス抽出処理ス
テップＳ１５によりブロック名ＭＵＬＴの前段に接続さ
れているブロック（前段ブロック）のインピーダンス値
を抽出する。この場合は、前段ブロックとしてインバー
タＩＮＶ１，ＩＮＶ２を抽出し（図３（Ｂ））、これら
インバータＩＮＶ１，ＩＮＶ２の出力インピーダンスと
して、インバータＩＮＶ１のＲｉｓｅ時４．０ＫΩ、Ｆ
ａｌｌ時３．０ＫΩを、インバータＩＮＶ２のＲｉｓｅ
時２．０ＫΩ、Ｆａｌｌ時１．５ＫΩをそれぞれ抽出す
る（図３（Ｃ））。
【００５８】次に遅延テーブルＦ７、ステップＳ１５に
より抽出された出力インピーダンス値及び遅延対インピ
ーダンス依存係数Ｆ６を参照し、遅延テーブル補正処理
ステップＳ１６を行い、補正遅延テーブルＦ８を作成す
る。
より抽出された出力インピーダンス値及び遅延対インピ
ーダンス依存係数Ｆ６を参照し、遅延テーブル補正処理
ステップＳ１６を行い、補正遅延テーブルＦ８を作成す
る。
【００５９】なお、遅延対インピーダンス依存係数はブ
ロック名ＭＵＬＴの入力端Ｉ１，Ｉ２，Ｉ３の状態組み
合わせ毎に依存係数を持たせておく。この例の場合は、
ブロック名ＭＵＬＴ内での動作は、入力端Ｉ３がＲｉｓ
ｅすることにより、トランスファゲートＴＧ２が導通状
態から遮断状態となり、トランスファゲートＴＧ１が遮
断状態から導通状態となる。従って入力端Ｉ２から出力
端Ｏ１への経路から、入力端入力端Ｉ１から出力端Ｏ１
への経路に切り替わる。このことと、その時の入力端Ｉ
１の状態から、使用すべき遅延係数を遅延テーブル補正
処理内部にて選択し、この選択した遅延対インピーダン
ス依存係数を用いて遅延テーブルＦ７内のブロック名Ｍ
ＵＬＴの遅延情報に対し補正を行う。この場合は入力端
Ｉ１の状態Ｌレベルから、使用すべき遅延係数として
０．０２ｎｓ／ＫΩを選択する（図３（Ｄ））。
ロック名ＭＵＬＴの入力端Ｉ１，Ｉ２，Ｉ３の状態組み
合わせ毎に依存係数を持たせておく。この例の場合は、
ブロック名ＭＵＬＴ内での動作は、入力端Ｉ３がＲｉｓ
ｅすることにより、トランスファゲートＴＧ２が導通状
態から遮断状態となり、トランスファゲートＴＧ１が遮
断状態から導通状態となる。従って入力端Ｉ２から出力
端Ｏ１への経路から、入力端入力端Ｉ１から出力端Ｏ１
への経路に切り替わる。このことと、その時の入力端Ｉ
１の状態から、使用すべき遅延係数を遅延テーブル補正
処理内部にて選択し、この選択した遅延対インピーダン
ス依存係数を用いて遅延テーブルＦ７内のブロック名Ｍ
ＵＬＴの遅延情報に対し補正を行う。この場合は入力端
Ｉ１の状態Ｌレベルから、使用すべき遅延係数として
０．０２ｎｓ／ＫΩを選択する（図３（Ｄ））。
【００６０】以上の処理の結果、補正遅延テーブルＦ８
には、インバータＩＮＶ１の入力端Ｉ１Ｒｉｓｅ／出力
端Ｏ１Ｆａｌｌ時の遅延値０．４０ｎｓと、配線ＮＥＴ
１の遅延値０．２５ｎｓと、インバータＩＮＶ２の入力
端Ｉ１Ｆａｌｌ／出力端Ｏ１Ｒｉｓｅ時の遅延値０．４
２ｎｓと、マルチプレクサＭＵＬＴの入力端Ｉ３Ｒｉｓ
ｅ／出力端Ｏ１Ｒｉｓｅ時の遅延値０．５６ｎｓが記述
される（図３（Ｅ））。
には、インバータＩＮＶ１の入力端Ｉ１Ｒｉｓｅ／出力
端Ｏ１Ｆａｌｌ時の遅延値０．４０ｎｓと、配線ＮＥＴ
１の遅延値０．２５ｎｓと、インバータＩＮＶ２の入力
端Ｉ１Ｆａｌｌ／出力端Ｏ１Ｒｉｓｅ時の遅延値０．４
２ｎｓと、マルチプレクサＭＵＬＴの入力端Ｉ３Ｒｉｓ
ｅ／出力端Ｏ１Ｒｉｓｅ時の遅延値０．５６ｎｓが記述
される（図３（Ｅ））。
【００６１】次に、シミュレーション実行処理ステップ
Ｓ１０で、ステップＳ１６で生成した補正遅延テーブル
Ｆ８と、パターン入力処理ステップＳ１２によりシミュ
レーション対象の入力データである入力パターンをシミ
ュレータが参照できる形の内部データに変換したシミュ
レーション用内部データとに基づき、素子内の端子間遅
延時間が保存されている素子の遅延ライブラリＦ２を参
照してシミュレーションを実行する。
Ｓ１０で、ステップＳ１６で生成した補正遅延テーブル
Ｆ８と、パターン入力処理ステップＳ１２によりシミュ
レーション対象の入力データである入力パターンをシミ
ュレータが参照できる形の内部データに変換したシミュ
レーション用内部データとに基づき、素子内の端子間遅
延時間が保存されている素子の遅延ライブラリＦ２を参
照してシミュレーションを実行する。
【００６２】シミュレーション結果出力処理ステップＳ
１１は、ステップＳ１０で行ったシミュレーション結果
を表示及び保存する。
１１は、ステップＳ１０で行ったシミュレーション結果
を表示及び保存する。
【００６３】以上説明したように本実施の形態によれ
ば、従来から用いられているシミュレータの改造をする
ことなく、トランスファゲート入力端子構成となってい
るブロックの遅延精度が向上する。
ば、従来から用いられているシミュレータの改造をする
ことなく、トランスファゲート入力端子構成となってい
るブロックの遅延精度が向上する。
【００６４】その理由は、従来前段の出力インピーダン
スを理想状態として抽出していた遅延テーブルに対し、
シミュレーション実行前にインピーダンス抽出処理にて
抽出した前段のインピーダンスの値を付加する補正処理
を行うからである。
スを理想状態として抽出していた遅延テーブルに対し、
シミュレーション実行前にインピーダンス抽出処理にて
抽出した前段のインピーダンスの値を付加する補正処理
を行うからである。
【００６５】また、トランスファゲート入力端子のデー
タ端子の前段の出力インピーダンス依存係数を遅延ライ
ブラリ内に持つ必要が無いため、過去の遅延ライブラリ
に対しても対応可能となるメリットがある。
タ端子の前段の出力インピーダンス依存係数を遅延ライ
ブラリ内に持つ必要が無いため、過去の遅延ライブラリ
に対しても対応可能となるメリットがある。
【００６６】次に、本発明の第２の実施の形態を図１と
共通の処理には共通の参照文字／数字を付して同様にフ
ローチャートで示す図４を参照すると、この図に示す本
実施の形態の前述の第１の実施の形態との相違点は、ゲ
ートのデータ端子に接続されている出力端子のインピー
ダンス抽出処理ステップＳ１５の後に、このデータ端子
の容量、例えば配線容量や他のゲート容量等の寄生容量
を算出する容量抽出処理ステップＳ１７を有し、さら
に、遅延値に対する容量の影響を表す係数である遅延対
容量依存係数ファイルＦ９を持ち、遅延補正処理ステッ
プＳ１６Ａで、遅延対インピーダンス依存係数ファイル
Ｆ６と、遅延対容量依存係数ファイルＦ９とを参照し
て、第１の実施の形態と共通の遅延テーブルＦ７に対し
遅延補正処理を行うことである。
共通の処理には共通の参照文字／数字を付して同様にフ
ローチャートで示す図４を参照すると、この図に示す本
実施の形態の前述の第１の実施の形態との相違点は、ゲ
ートのデータ端子に接続されている出力端子のインピー
ダンス抽出処理ステップＳ１５の後に、このデータ端子
の容量、例えば配線容量や他のゲート容量等の寄生容量
を算出する容量抽出処理ステップＳ１７を有し、さら
に、遅延値に対する容量の影響を表す係数である遅延対
容量依存係数ファイルＦ９を持ち、遅延補正処理ステッ
プＳ１６Ａで、遅延対インピーダンス依存係数ファイル
Ｆ６と、遅延対容量依存係数ファイルＦ９とを参照し
て、第１の実施の形態と共通の遅延テーブルＦ７に対し
遅延補正処理を行うことである。
【００６７】従って、トランスファゲートのデータ入力
端子の前段に接続されているブロックの出力インピーダ
ンスの他に、この入力端子上の容量も考慮して、制御端
子から出力端子への遅延を算出する。
端子の前段に接続されているブロックの出力インピーダ
ンスの他に、この入力端子上の容量も考慮して、制御端
子から出力端子への遅延を算出する。
【００６８】上記遅延対容量依存係数は、トランスファ
ゲートの上記遅延を制御信号のＲｉｓｅ、Ｆａｌｌ別に
算出する。
ゲートの上記遅延を制御信号のＲｉｓｅ、Ｆａｌｌ別に
算出する。
【００６９】本実施の形態では、トランスファゲートの
データ入力端子の寄生容量が大きい程、前段のインピー
ダンスの影響を受けにくいため、出力インピーダンスの
みの場合に比べ、容量を考慮すると遅延値Ｔｐｄの値が
小さくなることを補正する。
データ入力端子の寄生容量が大きい程、前段のインピー
ダンスの影響を受けにくいため、出力インピーダンスの
みの場合に比べ、容量を考慮すると遅延値Ｔｐｄの値が
小さくなることを補正する。
【００７０】
【発明の効果】以上説明したように、本発明の半導体集
積回路のシミュレーション方法は、トランスファゲート
入力端子ブロックの遅延値の前段ブロックの出力インピ
ーダンスに対する依存係数である遅延対インピーダンス
依存係数を予め抽出し、上記遅延対インピーダンス依存
係数を用いて前段ブロックの出力インピーダンスを理想
値と想定して算出したトランスファゲート遅延値を補正
して遅延計算を行い補正遅延値を生成することにより、
従来から用いられているシミュレータの改造をすること
なく、トランスファゲート入力端子ブロックの遅延計算
精度が向上するという効果がある。
積回路のシミュレーション方法は、トランスファゲート
入力端子ブロックの遅延値の前段ブロックの出力インピ
ーダンスに対する依存係数である遅延対インピーダンス
依存係数を予め抽出し、上記遅延対インピーダンス依存
係数を用いて前段ブロックの出力インピーダンスを理想
値と想定して算出したトランスファゲート遅延値を補正
して遅延計算を行い補正遅延値を生成することにより、
従来から用いられているシミュレータの改造をすること
なく、トランスファゲート入力端子ブロックの遅延計算
精度が向上するという効果がある。
【００７１】また、トランスファゲート入力端子ブロッ
クのデータ端子の前段のブロックの出力インピーダンス
依存係数を遅延ライブラリ内に持つ必要が無いため、過
去の遅延ライブラリに対しても対応可能となるという効
果がある。
クのデータ端子の前段のブロックの出力インピーダンス
依存係数を遅延ライブラリ内に持つ必要が無いため、過
去の遅延ライブラリに対しても対応可能となるという効
果がある。
【図１】本発明の半導体集積回路のシミュレーション方
法の第１の実施の形態を示すフローチャートである。
法の第１の実施の形態を示すフローチャートである。
【図２】本実施の形態の半導体集積回路のシミュレーシ
ョン方法を説明するためのシミュレーションを適用する
論理回路の一例を示す回路図である。
ョン方法を説明するためのシミュレーションを適用する
論理回路の一例を示す回路図である。
【図３】本実施の形態の半導体集積回路のシミュレーシ
ョン方法を説明するためのシミュレーションモデルの一
例を示す説明図である。
ョン方法を説明するためのシミュレーションモデルの一
例を示す説明図である。
【図４】本発明の半導体集積回路のシミュレーション方
法の第２の実施の形態を示すフローチャートである。
法の第２の実施の形態を示すフローチャートである。
【図５】従来の技術の問題点を説明するためのトランス
ファゲートを含む回路の一例を示す回路図及びその特性
を示す特性図である。
ファゲートを含む回路の一例を示す回路図及びその特性
を示す特性図である。
【図６】従来の半導体集積回路のシミュレーション方法
の一例を示すフローチャートである。
の一例を示すフローチャートである。
１０１ ブロックＡ １０２ ブロックＢ ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＶ１，ＩＶ２，ＩＶ
１０１，ＩＶ１０２インバータ Ｎ１，Ｎ２，Ｐ１，Ｐ２ ＭＯＳトランジスタ ＴＧ１，ＴＧ２，ＴＧ１０１，ＴＧ１０２ トランス
ファゲート ＭＵＬＴ マルチプレクサ Ｒ１０１，Ｒ１０２ 抵抗
１０１，ＩＶ１０２インバータ Ｎ１，Ｎ２，Ｐ１，Ｐ２ ＭＯＳトランジスタ ＴＧ１，ＴＧ２，ＴＧ１０１，ＴＧ１０２ トランス
ファゲート ＭＵＬＴ マルチプレクサ Ｒ１０１，Ｒ１０２ 抵抗
フロントページの続き Ｆターム(参考） 2G032 AC08 AD06 5B046 AA08 BA04 JA05 5F064 BB40 CC12 EE47 HH09 HH10 HH12
Claims (6)
- 【請求項１】 シミュレーション対象の論理回路がトラ
ンスファゲートを有し、このトランスファゲートを入力
端子として持つブロックであるトランスファゲート入力
端子ブロックの遅延計算を行う半導体集積回路のシミュ
レーション方法において、 前記トランスファゲート入力端子ブロックの制御端子か
ら出力端子までの遅延値であるトランスファゲート遅延
値のこのトランスファゲートのデータ入力端子の前段に
接続されている前段ブロックの出力インピーダンスに対
する依存係数である遅延対インピーダンス依存係数を予
め抽出し、 前記遅延対インピーダンス依存係数を用いて前記前段ブ
ロックの出力インピーダンスを予め設定した理想値とし
て想定して算出したトランスファゲート遅延値を補正し
て遅延計算を行い補正遅延値を生成することを特徴とす
る半導体集積回路のシミュレーション方法。 - 【請求項２】 前記遅延対インピーダンス依存係数に加
えトランスファゲート入力端子ブロックのデータ入力端
子の寄生容量も考慮して前記補正遅延値を生成すること
を特徴とする請求項１記載の半導体集積回路のシミュレ
ーション方法。 - 【請求項３】 前記出力インピーダンスの前記理想値が
０Ωであることを特徴とする請求項１記載の半導体集積
回路のシミュレーション方法。 - 【請求項４】 シミュレーション対象の論理回路がトラ
ンスファゲートを有し、このトランスファゲートを入力
端子として持つブロックであるトランスファゲート入力
端子ブロックの遅延計算を行う半導体集積回路のシミュ
レーション方法において、 シミュレーション対象の半導体集積回路の接続情報であ
る回路接続情報を入力し、シミュレーション処理可能な
データ構造に変換して内部データを生成する第１のステ
ップと、 ステップＳ１で生成した前記内部データについて、予め
設定した回路接続についての制限、強制、禁止を含む接
続ルールに基づき、この接続ルールに違反する接続を探
索する回路接続関係チェック処理を行う第２のステップ
と、 前記第２のステップの処理結果について違反となる接続
が存在するか否かの判定を行う第３のステップと、 前記違反となる接続が存在しない場合、前記第３のステ
ップで処理済みの前記内部データに基づきトランスファ
ゲートを探索し、その探索結果であるトランスファゲー
ト接続情報を抽出し、トランスファゲート接続情報を作
成する第４のステップと、 前記第４のステップで処理済みの前記内部データに基づ
き予め設定されゲートの遅延計算に用いる出力端子の遅
延係数と入力端子容量を含むパラメータを保持する遅延
ライブラリを参照してシミュレーション対象の回路の各
ゲート毎の遅延時間を計算してテーブル化した遅延テー
ブルを作成する第５のステップと、 前記第５のステップで作成した前記遅延テーブルを回路
全体の配線遅延情報が含まれるように併合してシミュレ
ーション用遅延テーブルを作成する第６のステップと、 前記第４のステップで作成したトランスファゲート接続
情報と前記遅延ライブラリとを参照して前記トランスフ
ァゲート入力端子ブロックのデータ入力端子の前段に接
続されているブロックの出力インピーダンス値の抽出を
行い抽出インピーダンス値を出力する第７のステップ
と、 前記第７のステップの処理結果である前記抽出インピー
ダンス値と予め設定した遅延値に対する前記抽出インピ
ーダンス値の影響を表す係数である遅延対インピーダン
ス依存係数とを参照し、前記シミュレーション用遅延テ
ーブルを補正して補正遅延テーブルを作成する第８のス
テップとを有することを特徴とする半導体集積回路のシ
ミュレーション方法。 - 【請求項５】 前記第７のステップの後に前記トランス
ファゲート入力端子ブロックのデータ入力端子の寄生容
量を算出する第９のステップを有し、 前記第８のステップが、前記抽出インピーダンス値と前
記寄生容量と前記延対インピーダンス依存係数と遅延値
に対する容量の影響を表す係数である遅延対容量依存係
数とを参照し、前記シミュレーション用遅延テーブルを
補正して補正遅延テーブルを作成することを特徴とする
請求項４記載の半導体集積回路のシミュレーション方
法。 - 【請求項６】 トランスファゲート入力端子ブロック
が、ソース同士及びドレイン同士が並列接続された第１
のＰｃｈＭＯＳトランジスタと第１のＮｃｈＭＯＳトラ
ンジスタとから成り共通接続したソースである入力端が
第１の入力端に接続された第１のトランスファゲート
と、 ソース同士及びドレイン同士が並列接続された第２のＰ
ｃｈＭＯＳトランジスタと第２のＮｃｈＭＯＳトランジ
スタとから成り共通接続したソースである入力端が第２
の入力端に接続され共通接続したドレインである出力端
が第１のトランスファゲートの出力端と共通接続された
第２のトランスファゲートと、 入力端が第３の入力端子に出力端が前記第１のＰｃｈＭ
ＯＳトランジスタ及び第２のＮｃｈＭＯＳトランジスタ
の各々のゲートに接続された第１のインバータと、 入力端を前記第１，第２のトランスファゲートの共通接
続された出力端に出力端を出力端子にそれぞれ接続した
第２のインバータとを備え、 前記第１のＮｃｈＭＯＳトランジスタと第２のＰｃｈＭ
ＯＳトランジスタの各々のゲートが前記第３の入力端に
接続されているマルチプレクサであることを特徴とする
請求項１又は４記載の半導体集積回路のシミュレーショ
ン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24034999A JP2001067388A (ja) | 1999-08-26 | 1999-08-26 | 半導体集積回路のシミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24034999A JP2001067388A (ja) | 1999-08-26 | 1999-08-26 | 半導体集積回路のシミュレーション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001067388A true JP2001067388A (ja) | 2001-03-16 |
Family
ID=17058175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24034999A Withdrawn JP2001067388A (ja) | 1999-08-26 | 1999-08-26 | 半導体集積回路のシミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001067388A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9223927B2 (en) | 2013-12-04 | 2015-12-29 | Samsung Electronics Co., Ltd. | Modeling system, method of modeling semiconductor device, computer-readable recording medium comprising program for performing the method |
-
1999
- 1999-08-26 JP JP24034999A patent/JP2001067388A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9223927B2 (en) | 2013-12-04 | 2015-12-29 | Samsung Electronics Co., Ltd. | Modeling system, method of modeling semiconductor device, computer-readable recording medium comprising program for performing the method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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