JP5699768B2 - 回路シミュレーション方法および回路シミュレーション装置 - Google Patents
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Description
特許文献2では、半導体集積回路のレイアウトデータから寄生素子を含むネットリストを作成する素子抽出部と、ネットリストで規定される回路から配線間容量が接続するノードを抽出し、当該ノードの入力インピーダンスを算出する入力インピーダンス計算部と、当該入力インピーダンス値を用いて配線間容量が回路特性に与える影響を規定する指標値を求めると共に、当該指標値に基づいてネットリストから配線間容量を削除すべきか否かを判定する配線間容量要否判定部と、当該判定結果に基づいてネットリストから配線間容量を削除して、回路解析対象のネットリストを作成する配線間容量削除部とで構成されるレイアウト検出装置が開示されている。
前記データベース部に、少なくとも寄生素子の影響を考慮する必要の無い第1回路ブロックに関する第1ネットリストを含む特性情報を準備するステップと、
前記寄生素子抽出部が、前記半導体集積回路の回路図データに対応するレイアウトデータから前記寄生素子を含む第2ネットリストを作成するステップと、
前記回路判定部が、前記第1ネットリストの前記第1回路ブロックと同じトポロジーを持つ第2回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するか否かを判定するステップと、
前記回路判定部により、前記第2回路ブロックのネットリストが前記半導体集積回路の回路図データのネットリストに存在すると判定された時に、ネットリスト置換部が前記第2ネットリストの中の前記第2回路ブロックのネットリストの部分を、前記第1回路ブロックの前記第1ネットリストに置換して第3ネットリストを得るステップと、
シミュレーション実行部が前記第3ネットリストに対して回路シミュレーションを実行するステップと、
を含む回路シミュレーション方法を提供する。
半導体集積回路の回路図データに対応するレイアウトデータから前記寄生素子を含む第2ネットリストを作成する寄生素子抽出部と、
前記第1ネットリストの前記第1回路ブロックと同じトポロジーを持つ第2回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するか否かを判定する回路判定部と、
前記第2回路ブロックのネットリストが前記半導体集積回路の回路図データのネットリストに存在すると判定された時に、前記レイアウトデータから抽出された前記第2ネットリストの中の前記第2回路ブロックのネットリストの部分を、前記第1回路ブロックの前記第1ネットリストに置換して第3ネットリストを得るネットリスト置換部と、
前記第3ネットリストに対して回路シミュレーションを実行するシミュレーション実行部と、
を含む回路シミュレーション装置を提供する。
(実施の形態1)
図2は、本発明における一実施の形態である回路シミュレーション方法を実施する回路シミュレーション装置の構成および作用の一例を示すブロック図である。
図3に例示されるように、本実施の形態の情報処理装置10は、データ記憶装置11、CPU12、メモリ13、入力装置14、出力装置15で構成され、これらがバス16によって互いに接続されている。
すなわち、この制御プログラム17は、ハードディスク装置等のデータ記憶装置11に保存され、保存された制御プログラム17は、CPU12で実行されることにより、後述の寄生素子抽出部120、回路判定部160、寄生素子抽出部120、ネットリスト置換部180、回路シミュレータ190の機能を実現する。
図4Aは、本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路の一部分を簡略化して例示した回路図である。
図5は、本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路のレイアウトの一例を示す平面図である。
以下に具体的な実施の形態として、図4Aに示す半導体集積回路H10および図5に示す前記半導体集積回路H10に対応したレイアウトに、本実施の形態の回路シミュレーション装置100を適用した場合を説明する。
尚、回路図中の素子には、M1等のシンボル名と呼ばれる各素子個別に持つ名前、及びソース(S)、ゲート(G)、ドレイン(D)など各端子名が付加される。
また、回路図データ141のネットリスト142上の各素子に1対1で対応する寄生素子を含むネットリスト130上の素子情報をまとめた素子情報データ130aを生成する。
図8は、回路シミュレーションの対象となる半導体集積回路のネットリストと、寄生素子を含むネットリストとのシンボル名の対応関係を示す素子情報データの概念図である。
図7において、図4Aから追加されたデバイスR2z,R3zが寄生抵抗、C1zが寄生容量である。
図10は、データベース部に登録されたネットリストに対応した回路ブロックの例を示す概念図である。
図11Bは、データベース部に登録されたパラメータテーブルの構成例を示す概念図である。
図9に示すように、データベース部150は、解析対象回路情報140で定義される半導体集積回路の使用条件(電源電圧、利用周波数、接続負荷など)では、回路特性上寄生素子の影響を考慮する必要の無いと判断できる回路ブロックについて、回路ブロックのネットリスト151(第1ネットリスト)と、ネットリストの情報から作成した回路構成素子のパラメータ情報をまとめたパラメータテーブル152、および回路構成素子の端子が接続している素子情報をまとめた接続素子情報テーブル153を、対象の回路ブロックごとに格納している。
データベース部150には、図11Aに示す回路ブロックAのネットリスト151と、図11Bに示す回路構成素子のパラメータ情報をまとめたパラメータテーブル152と、図11Cに示す回路構成素子の端子が接続している素子情報をまとめた接続素子情報テーブル153を格納している。
図11Bに例示されるように、パラメータテーブル152は、シンボル名152a(シンボル名131)とシミュレーションモデル名152b(モデル名133)の組合せに対してパラメータ情報152c(パラメータ情報134)を対応付けて格納している。
次に回路判定部160では、回路図データ141の回路ブロックに、データベース部150に規定されている回路ブロックと同じトポロジーを持つ回路ブロックが存在するかをチェックし、結果を置換回路ブロック素子データ170に保存する。
図12Aは、本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路の他の例を簡略化して例示した回路図である。
図13Aは、本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路のさらに他の例を簡略化して例示した回路図である。
図14は、本発明の一実施の形態である回路シミュレーション装置で生成される置換回路ブロック素子データの構成例を示す概念図である。
例えば図12Aに示すような回路ブロックH21〜H25からなる半導体集積回路H20の回路ブロックH21の場合は、その図12Bに例示されるネットリスト142においてシミュレーションモデル名142cがpmosのM1bが抽出されるが、そのパラメータ情報142dがw=6um,l=2um,m=1で回路ブロックAのネットリスト151のM1とは異なるため、M1bは置換回路ブロック素子データ170に保存されない。
これを繰り返すことで、最終的に、解析対象回路情報140のネットリスト142に、データベース部150に登録された回路ブロックと同じトポロジーの回路ブロックが存在すれば、置換回路ブロック素子データ170として保存されることになる。
置換回路ブロック素子データ170では、回路ブロック名171と、置換回路ブロック素子名172が対応付けて格納されている。
ネットリスト置換部180では、置換回路ブロック素子データ170にデータが保存されていた場合、寄生素子を含むネットリスト130の中の同じ回路ブロックと判定された部分を寄生を含まないデータベース部150内に規定されている該当のネットリスト151に置換する。
その結果、図6に示すネットリスト130の場合、寄生素子(R2z,R3z,C1z)を抽出する。
具体的に説明すると、図11Aで外の回路ブロックに接続するネット名(net1,net2,net4,net5,net7,net8)については、まずネット名151bを1つずつ取得し(例:net1)、そのネット名151bを持つシンボル名151aと接続端子名をネットリスト151と接続素子情報テーブル153から取得(例:シンボル名 M1、接続素子名 S)する。
このとき、ネットリスト130Zの規模がネットリスト130よりもはるかに小さいため、シミュレーション時間は大幅に短縮されるとともに、解析結果200の精度が低下することもない。
図16は、本発明の他の実施の形態である回路シミュレーション方法および回路シミュレーション装置で用いられるデータベース部の構成例を示す概念図である。
図17Bは、図17Aの置換対象のビヘイビアモデルに対応するネットリストを例示した概念図である。
図18Bは、図18Aの回路図に対応したネットリストの一例を示す概念図である。
図20は、図19のネットリストに対応した回路ブロックの回路図である。
この実施の形態2では、回路シミュレータ190が、例えば、Verilog−AMS等のアナログ回路の動作を記述する言語におけるビヘイビアモデルによってネットリストを記述して回路シミュレーションを実行する場合に適用した例を示す。
さらに、それら素子のネット名132を図19のネットリスト130から抽出し、M1z:(outz,inz,vddz)、M2z:(net1z,inz,gndz)を取得する。
その結果、図19に示すネットリスト130の場合、寄生素子(R1z)を抽出する。
具体的に説明すると、図17Aで外の回路ブロックに接続するネット(vdd,in,out,gnd)については、まずネット名151bを1つずつ取得し(例:vdd)、そのネット名151bを持つシンボル名151aと接続端子名をネットリスト151から取得(例:シンボル名 M1、接続素子名 S)する。
図19に示したネットリスト130(ビヘイビアモデル130M)と比較すると、寄生素子が削除されたビヘイビアモデル130MZのネットリストになっていることがわかる。
この場合、ビヘイビアモデル130MZは、冗長な寄生素子の情報を含まないので、回路シミュレータ190における回路シミュレーションが高速化されるとともに、解析結果200の精度が低下することもない。
11 データ記憶装置
12 CPU
13 メモリ
14 入力装置
15 出力装置
16 バス
17 制御プログラム
100 回路シミュレーション装置
110 レイアウトデータ
120 寄生素子抽出部
130 ネットリスト
130Z ネットリスト
130M ビヘイビアモデル
130MZ ビヘイビアモデル
130a 素子情報データ
131 シンボル名
132 ネット名
133 モデル名
134 パラメータ情報
140 解析対象回路情報
141 回路図データ
142 ネットリスト
142a シンボル名
142b ネット名
142c シミュレーションモデル名
142d パラメータ情報
150 データベース部
150A データベース部
151 ネットリスト
151a シンボル名
151b ネット名
151c シミュレーションモデル名
151d パラメータ情報
152 パラメータテーブル
152a シンボル名
152b シミュレーションモデル名
152c パラメータ情報
153 接続素子情報テーブル
153a シンボル名
153b 接続素子情報
154 ビヘイビアモデル
160 回路判定部
170 置換回路ブロック素子データ
171 回路ブロック名
172 置換回路ブロック素子名
180 ネットリスト置換部
190 回路シミュレータ
200 解析結果
H10 半導体集積回路
H11〜H15 回路ブロック
H20 半導体集積回路
H21〜H25 回路ブロック
H30 半導体集積回路
H31〜H35 回路ブロック
H40 半導体集積回路
H41〜H45 回路ブロック
Claims (6)
- 寄生の影響を考慮する必要の無い回路ブロック情報を格納したデータベース部と、半導体集積回路の回路図データに対応するレイアウトデータから寄生素子を含むネットリストを作成する寄生素子抽出部と、前記データベース部に規定されている回路ブロックと同じトポロジーを持つ回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するかを判定する回路判定部を少なくとも備える回路シミュレーション装置における回路シミュレーション方法であって、
前記データベース部に、少なくとも寄生素子の影響を考慮する必要の無い第1回路ブロックに関する第1ネットリストを含む特性情報を準備するステップと、
前記寄生素子抽出部が、前記半導体集積回路の回路図データに対応するレイアウトデータから前記寄生素子を含む第2ネットリストを作成するステップと、
前記回路判定部が、前記第1ネットリストの前記第1回路ブロックと同じトポロジーを持つ第2回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するか否かを判定するステップと、
前記回路判定部により、前記第2回路ブロックのネットリストが前記半導体集積回路の回路図データのネットリストに存在すると判定された時に、ネットリスト置換部が前記第2ネットリストの中の前記第2回路ブロックのネットリストの部分を、前記第1回路ブロックの前記第1ネットリストに置換して第3ネットリストを得るステップと、
シミュレーション実行部が前記第3ネットリストに対して回路シミュレーションを実行するステップと、
を含むことを特徴とする回路シミュレーション方法。 - 請求項1記載の回路シミュレーション方法において、
前記シミュレーション実行部が、回路の入出力特性をプログラム言語で記述したビヘイビアモデルを用いて前記回路シミュレーションを実行する場合、
前記ネットリスト置換部が、前記第2ネットリストの中の前記第2回路ブロックのネットリストの部分を、前記第1回路ブロックの前記第1ネットリストに対応したビヘイビアモデルに置換することを特徴とする回路シミュレーション方法。 - 請求項1記載の回路シミュレーション方法において、
前記データベース部に、前記特性情報として、さらに、個々の前記第1回路ブロックの回路構成素子のパラメータ情報が格納されたパラメータテーブル、および前記回路構成素子の端子が接続している素子情報が格納された接続素子情報テーブルを準備することを特徴とする回路シミュレーション方法。 - 少なくとも寄生素子の影響を考慮する必要の無い第1回路ブロックに関する第1ネットリストを含む特性情報を格納したデータベース部と、
半導体集積回路の回路図データに対応するレイアウトデータから前記寄生素子を含む第2ネットリストを作成する寄生素子抽出部と、
前記第1ネットリストの前記第1回路ブロックと同じトポロジーを持つ第2回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するか否かを判定する回路判定部と、
前記第2回路ブロックのネットリストが前記半導体集積回路の回路図データのネットリストに存在すると判定された時に、前記レイアウトデータから抽出された前記第2ネットリストの中の前記第2回路ブロックのネットリストの部分を、前記第1回路ブロックの前記第1ネットリストに置換して第3ネットリストを得るネットリスト置換部と、
前記第3ネットリストに対して回路シミュレーションを実行するシミュレーション実行部と、
を含むことを特徴とする回路シミュレーション装置。 - 請求項4記載の回路シミュレーション装置において、
前記シミュレーション実行部では、回路の入出力特性をプログラム言語で記述したビヘイビアモデルを用いて前記回路シミュレーションを実行する場合、
前記ネットリスト置換部では、前記第2ネットリストの中の前記第2回路ブロックのネットリストの部分を、前記第1回路ブロックの前記第1ネットリストに対応したビヘイビアモデルに置換することを特徴とする回路シミュレーション装置。 - 請求項4記載の回路シミュレーション装置において、
前記データベース部に、前記特性情報として、さらに、個々の前記第1回路ブロックの回路構成素子のパラメータ情報が格納されたパラメータテーブル、および前記回路構成素子の端子が接続している素子情報が格納された接続素子情報テーブルを含むことを特徴とする回路シミュレーション装置。
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