JPH0836600A - 配置配線方法及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 論理ゲート回路の中間回路節点及び外部ネッ
トの双方における充放電による電力消費量を最小とする
レイアウト方法を提供する。 【構成】 論理ゲート回路ＮＡＮＤ，ＮＯＲ，ＸＮＯＲ
の複数入力端子ａ，ｂが回路構成上対称でない場合、論
理ゲート回路内部の中間回路節点の充放電回数を最小と
するようにその入力の割当てを決定し、論理ゲート回路
を接続するネットに対しては、ネットの容量成分と当該
ネットの長さとの積の合計が論理ブロック全体で最小と
なるように論理ゲート回路の配置を決定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路におけ
る電力消費量をその物理的な構造であるレイアウト及び
回路構成に着目して低減する技術に関し、例えばＣＭＯ
Ｓ半導体集積回路に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】半導体集積回路の高速化、特にマイクロ
プロセッサなどにおいてはＲＩＳＣアーキテクチャが導
入され、回路の動作周波数増加により、消費電力は増大
の一途を辿っている。低消費電力化に関する改善は各設
計部門及び製造部門で繰り広げられている。消費電力は
回路の物理的な構造に関係する部分が多い。本発明者ら
は、消費電力の削減を考慮したレイアウト自動設計の必
要性を見い出し、それについて鋭意研究した結果本願発
明に至った。

【０００３】ＣＭＯＳ半導体集積回路の消費電力につい
ては、１９８９年に株式会社培風館発行の「ＣＭＯＳ超
ＬＳＩの設計」に記載がある。即ち、その消費電力Ｐ
は、Ｐ＝ｆ・Ｖｄｄ²・Σ(ＰｎＣｎ)と表すことができ
る。ｆはクロック周波数、Ｖｄｄは電源電圧、Ｐｎは節
点ｎが１クロックで充放電する平均確率、Ｃｎは節点ｎ
の静電容量である。

【０００４】

【発明が解決しようとする課題】上式より、消費電力を
削減するためには、動作周波数ｆを下げる、電源電圧Ｖ
ｄｄを下げる、各節点における充放電の平均確率Ｐｎを
下げる、及び各節点における有効負荷容量を小さくする
ことが考えられる。この中で、レイアウト設計の段階に
おいて、ＣｎとＰｎを削減できる可能性のあることを本
発明者らは見い出した。即ち、ＣｎはＭＯＳトランジス
タのゲート入力容量、拡散容量、配線の負荷容量などの
総和とされる。これらの容量成分はデバイステクノロジ
に依存するが、レイアウトに関係するものもあるからで
ある。例えば短い配線は配線容量を小さくする。節点ｎ
が論理ゲート回路の外部節点である場合、Ｐｎは論理ゲ
ート回路の論理的な構造に関係するが、節点ｎが論理ゲ
ート回路の内部節点（中間回路節点）である場合、Ｐｎ
は論理ゲート回路の物理的な構造に関係し、例えば複数
の入力端子をもつ論理ゲート回路に対して複数の入力信
号を割当てる場合に、論理ゲート回路の入力端子が回路
構成上で対称でない場合、その割当てを選ぶことによっ
て、論理ゲート回路内部の中間回路節点の充放電回数を
低減できる可能性がある。

【０００５】本発明の第１の目的は、論理ゲート回路の
外部節点における充放電による電力消費量を最小とす
る、レイアウト方法を提供することにある。本発明の第
２の目的は、複数の入力端子をもつ論理ゲート回路に対
して複数の入力信号を割当てる場合に、論理ゲート回路
の入力端子が回路構成上で対称でない場合、その割当て
を選ぶことによって、論理ゲート回路内部の中間回路節
点の充放電回数を最小とするレイアウト方法を提供する
ことにある。本発明の第３の目的は、論理ゲート回路内
部の中間回路節点の充放電回数という点において低消費
電力化を実現した半導体集積回路を提供することにあ
る。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】（１）半導体集積回路のための複数個の論
理ゲート回路を相互に複数のネットで接続するための、
ＣＡＤ（コンピュータ・エイデッド・デザインシステ
ム）やＥＷＳ（エンジニアリング・ワーク・ステーショ
ン）で行われるレイアウト設計において、夫々のネット
毎に、その長さと充放電の頻度を示す充放電平均確率
（Ｎａ，Ｐｎ）との積を取得し、当該積の合計を最小と
するように論理ゲート回路の配置を決定して（第１の処
理）、ネットを構成する論理ゲート間の配線上での充放
電に費やされる電力を低減する。論理ゲート回路内部の
中間回路節点の充放電に費やされる電力も最小化するた
めに、上記論理ゲート回路が、論理的に等価とされる複
数個の入力端子を持ち夫々の入力端子から見た物理的な
回路構成が相違されるものであるとき、当該論理ゲート
回路に対し、その論理ゲート回路における中間回路節点
の充放電平均確率（Ｎｂ，Ｐｎ）が最小とされるよう
に、上記複数入力端子に信号を供給すべき配線と入力端
子との割当てを決定する（第２の処理）。論理ゲート回
路の中間回路節点の充放電確率とネットの充放電確率は
全く無関係ではなく、それ故に、それらを取得するため
の計算機処理を効率化するために、上記第１の処理で用
いられる、ネットの充放電平均確率を、上記第２の処理
において論理ゲート回路の中間回路節点の充放電平均確
率を求めるときの当該論理ゲート回路の入力の遷移確率
（α，β）として利用する。その逆も可能であり、上記
第２の処理において論理ゲート回路の中間回路節点の充
放電平均確率を求めるときの当該論理ゲート回路の入力
の遷移確率を、上記第１の処理で用いられる、ネットの
充放電平均確率として利用する。

【０００９】上記レイアウト設計の手法から導かれる半
導体集積回路の構成に着目したとき、論理的に等価とさ
れる複数個の入力端子を持ち、夫々の入力端子から見た
物理的な回路構成が相違される論理ゲート回路を含む半
導体集積回路において、上記論理ゲート回路は、論理ゲ
ート回路の出力端子と一方の電源端子との間に直列接続
された複数個のＭＯＳトランジスタ（Ｑ１〜Ｑ４）を含
み、当該直列ＭＯＳトランジスタのゲートは相互に異な
る入力端子に結合され、上記直列ＭＯＳトランジスタの
うち、上記電源端子に近い位置のＭＯＳトランジスタ
（Ｑ２，Ｑ４）が結合される入力端子（ｂ）は、上記出
力端子に直結のＭＯＳトランジスタが結合される別の入
力端子（ａ）に比べて変化の頻度が高い信号の信号線に
結合されて成るものを採用することが、低消費電力化の
点で望ましい。また同様に、下位側から規則的に変化さ
れるバイナリデータ（Ｄｉｎ７〜Ｄｉｎ０）に対して所
定の演算を行って出力する演算回路を含み、上記演算回
路は、論理的に等価とされる複数個の入力端子を持ち、
夫々の入力端子から見た物理的な回路構成が相違される
論理ゲート回路（ＮＡＮＤ，ＮＯＲ，ＸＮＯＲ）を複数
個備えた半導体集積回路において、上記論理ゲート回路
は、論理ゲート回路の出力端子と一方の電源端子との間
に直列接続された複数個のＭＯＳトランジスタを含み、
当該直列ＭＯＳトランジスタのゲートは相互に異なる入
力端子に結合され、上記直列ＭＯＳトランジスタのう
ち、上記電源端子に近い位置のＭＯＳトランジスタが結
合される入力端子（ｂ）は、上記出力端子に直結された
ＭＯＳトランジスタが結合される入力端子（ａ）に比べ
て上位側のデータを伝播する信号線に結合されて成る構
成を採用することが望ましい。

【００１０】

【作用】上記した手段によれば、論理ゲート回路の出力
ノードの充放電平均確率Ｐｎは当該ゲート回路の論理的
な構造に関係する。節点ｎが論理ゲート回路内部の中間
回路節点である場合、その充放電平均確率Ｐｎは当該論
理ゲート回路の物理的な回路構成に依存し、例えば複数
の入力端子をもつ論理ゲート回路に対して複数の入力信
号を割当てる場合に、論理ゲート回路の入力端子が回路
構成上で対称でない場合、その割当てを選ぶことによっ
て、論理ゲート回路内部の中間回路節点の充放電回数を
低減できる。第１の処理はその作用によって低消費電力
を実現する。論理ゲート回路を接続する配線の長さの合
計を単に最小化するだけでは当該配線の充放電に費やさ
れる電力消費量を最小化できるとは限らない。そのよう
な消費電力を考える場合、配線の容量成分にはそれに対
する充放電平均確率という重みを考慮しなければならな
い。第２の処理はこの点を考慮することによって論理ゲ
ート回路外部での電力消費量を最小化する。

【００１１】

【実施例】

〔１〕論理ゲート回路の中間回路節点に関する低消費電
力化 低消費電力化の対象とされる論理ゲート回路（以下対象
論理回路とも記す）１０と、その周辺の回路（外界の論
理回路）１１との接続関係が、図１のように、対象論理
回路１０への入力ａiと、対象論等回路１０からの出力
ｂiで記述されるとする。このとき、対象論理回路１０
内の負荷容量の充放電の状態は、ａi，ｂiによって定め
ることができる。この項目の以下の説明においては、対
象論理回路１０は複数の入力端子への入力信号の割当て
を変えても論理的には等価とされる回路部分を備え、当
該回路部分の構成が各入力端子に対して相互に同一でな
い（回路特性的に対称ではない）ものとされ、そのよう
な対象論理回路１０の入力端子への入力信号割当てを適
切に選ぶことによって、その対象論理回路の中間回路節
点（対象論理回路の内部におけるトランジスタなどの回
路素子相互の結合ノードであって、外部端子に直結され
るノード以外のノード）の充放電回数を最小にするよう
にして、当該対象論理回路の低消費電力化を実現する手
法について説明する。充放電回数を最小にすべきノード
は中間回路節点であり、対象論理回路の出力端子に接続
するノードは対象にはならない。入力信号に割当てを変
えても対象論理回路は論理的に等価な動作を行うべきで
あるから、入力信号の割当てを変えてもそのような出力
端子に接続されるノードの充放電回数には変化を生じな
いからである。

【００１２】まず、そのような対象論理回路の入力信号
割当ての判断基準として用いることができる、入力信号
の確率遷移モデルについて説明する。例えば、図２に示
されるようにモデル化された２入力ナンドゲート回路を
一例とする。（ａ）はゲート回路モデル、（ｂ）はトラ
ンジスタモデルを示す。Ｑ１，Ｑ２はＰチャンネル型Ｍ
ＯＳ（以下単にＰＭＯＳとも記す）トランジスタ、Ｑ
３，Ｑ４はＮチャンネル型ＭＯＳ（以下単にＮＭＯＳと
も記す）トランジスタである。ＣｚはＭＯＳトランジス
タＱ１〜Ｑ３の共通ドレイン（ナンドゲート回路の出力
端子に接続するノード）換言すれば当該ナンドゲート回
路の出力端子に結合される容量、ＣｉはＭＯＳトランジ
スタＱ３，Ｑ４の結合ノード（中間回路ノード）におけ
る容量である。このモデルにおいて、入力ａ，ｂの計４
通りの組合せに対して、各容量Ｃｚ，Ｃｉは、充電され
た状態か、または放電された状態のいずれかになる。な
お、上記容量Ｃｚはナンドゲート回路の外部に接続され
た負荷容量も考慮されている。

【００１３】上記入力信号ａ，ｂが、基準時間（単位周
期）に論理値０と論理値１との間を確率的に遷移すると
考え、その入力信号ａ，ｂの特性は図３のようなα，β
という確率パラメータによって表すことができる。入力
が論理値０のときに、次の遷移でも再び論理値０になる
確率をαとすれば、論理値１に変化する確率は１−αと
なる。また、入力が論理値１のときには、次の遷移でも
再び論理値１になる確率をβとすれば、論理値０に変化
する確率は１−βとなる。この図の論理値０と論理値１
の状態は、入力信号の状態に対応するだけでなく、例え
ば、容量が充電された状態（１状態）と放電された状態
（０状態）に対応しているとみなすこともできる。

【００１４】２つの入力信号ａ，ｂのこのような遷移が
互いに独立であると仮定すると、２入力ナンドゲート回
路に与えられる２つの入力信号ａ，ｂの状態遷移は図４
のようになる。４通りの入力の組合せに対する状態遷移
図において、各状態間の遷移確率は、各々の入力の確率
パラメータの積として表され、例えば入力ａ，ｂが０，
１から１，１へ遷移するときの遷移確率は、（１−α
ａ）・βｂと与えられる。αａは入力信号ａの確率パラ
メータα、βｂは入力信号ｂの確率パラメータβであ
る。容量への充電は容量が放電状態の次の遷移で充電状
態へ移行する場合に起こり、容量への放電は容量が充電
状態の次の遷移で放電状態へ移行する場合に起こる。例
えば入力ａ，ｂが、０，０から０，１に遷移するとき容
量Ｃｉは充電状態から放電状態に遷移され、０，０から
１，１に遷移するとき容量Ｃｉ，Ｃｚの双方が充電状態
から放電状態に遷移され、０，１から１，０に遷移する
とき容量Ｃｉが放電状態から充電状態に遷移される。し
たがって、各状態間の遷移確率とその遷移が充放電を伴
うか否かということに基づいて、夫々の容量Ｃｚ，Ｃｉ
に充電が起こる確率（放電状態から充電状態への遷移確
率）Ｎａ，Ｎｂを求めることができる。当該確率は上記
説明から明らかなようにコンピュータを利用して算術的
に求めることが可能である。

【００１５】上記確率Ｎａ，Ｎｂが求められれば、上記
単位周期に対して動作周波数がｆとされる当該ナンドゲ
ート回路の消費電力の期待値Ｐは、Ｐ＝ｆ｛Ｎａ・Ｃｚ
・Ｖｄｄ²＋Ｎｂ・Ｃｉ・Ｖｄｄ（Ｖｄｄ−Ｖｔ）｝と
求めることができる。ここで、ＶｔはＮＭＯＳトランジ
スタＱ４のしきい電圧である。

【００１６】そして今度は、入力信号ａ，ｂを、ナンド
ゲート回路の入力端子へ今と逆に割当てる。換言すれ
ば、２つの入力端子に関する入力信号の確率パラメータ
を交換する。その状態で上記同様な計算によって消費電
力の期待値を計算する。両者の消費電力の期待値を比較
し、小さくなる方の割当てを選ぶことによって、ナンド
ゲート回路のような論理ゲート回路の内部ノードにおけ
る充放電回数を最小にするという点で、当該論理ゲート
回路の消費電力を最小にすることができる。以上のよう
なモデル化はナンドゲート回路だけでなくノアゲート回
路などの任意の論理ゲート回路に適用できる。

【００１７】上述の内容は、図２に示される中間回路節
点ｎの充放電平均確率Ｐｎを小さくすることができれば
消費電力が小さくなるということを意味する。図２にお
いて中間回路節点ｎはナンドゲート回路の中間回路節点
である。ここで言う充放電平均確率Ｐｎとは、上記遷移
確率Ｎｂに対応される。図２のトランジスタモデルから
も明らかなように、充放電平均確率Ｐｎはナンドゲート
回路の物理的な回路構成に関係するものである。つま
り、論理上等価である入力端子を入れ換えることによっ
て充放電平均確率がＰｎが変化される。例えば、図２の
２入力ナンドゲート回路の入力ａ，ｂとして図５の
（ａ）に示される入力ベクタ（入力データ）を与える
と、それに従った容量Ｃｚ及びＣｉの充放電状態はＨ，
Ｌによって示される。Ｈは充電状態、Ｌは放電状態を示
す。このとき、ａとｂを交換して入力ベクタを与える
と、同じ回路の容量Ｃｚ及びＣｉの充放電状態は図５の
（ｂ）に示されるように変化される。双方を比較して明
らかなように、入力端子に対する入力信号の再割当て処
理によって容量Ｃｉの充放電回数は５から２に低減され
る。即ち、図５のNo.１〜No.１１の入力ベクタに対して
中間回路節点ｎの充放電平均確率Ｐｎは５／１１から２
／１１に低減されることになる。このとき、外部接続ノ
ードの容量Ｃｚに対しては充放電回数に変化のないこと
は言うまでもない。入力端子に対する入力信号の割当て
を変化させてもナンドゲート回路の論理動作即ち出力論
理値には影響ないからである。

【００１８】図６の３入力ナンドゲート回路に代表され
るように、３入力以上の論理ゲート回路の場合、中間回
路節点の容量は“Ｈ（充電状態）”でもない、“Ｌ（放
電状態）”でもない状態がある。すなわち、同図におい
て、Ｃａｂ＝Ｈ（充電状態），Ｃｂｃ＝Ｌ（放電状態）
のとき、入力ａ，ｂ，ｃが０，１，０になると、容量Ｃ
ａｂとＣｂｃは“Ｈ”と“Ｌ”の間の中間状態になる。
このような中間状態に対しては当該容量ＣａｂとＣｂｃ
の充電レベルは電荷再配分を考慮して双方の平均値とす
ることが、処理の簡単化のために望ましい。

【００１９】上記中間回路節点ｎの充放電平均確率Ｐｎ
は前述の入力信号の確率遷移モデルを利用した確率的な
演算で求めることができる他に、実際にベクタを与えて
行う論理シミュレーションでも求めることができる。前
者を用いる場合、それぞれ異なるタイプの論理ゲート回
路についてモデル化する必要がある。本実施例の低消費
電力手法を採用できる論理ゲート回路のタイプを無制限
とするには、後者の論理シミュレーションを用いること
が望ましい。このとき、回路の設計者は設計対象回路の
入力ベクタ、例えば、テスト・パターン、命令コードな
どを熟知し或は保有しているので、論理シミュレーショ
ンによって充放電平均確率Ｐｎを求めることは比較的容
易である。入力ベクタが与えられていないときは、入力
ベクタはランダムに発生させることができる。論理ゲー
ト回路の物理的な構造を考慮し、論理的に等価である接
続を入れ換えることによる消費電力の削減手法では、与
えられた入力ベクタに従って論理シミュレーションを行
い、論理シミュレーションの結果から、論理ゲート回路
の入力端子の可能なすべての割当てについて調べ、論理
ゲート回路の内部節点の充放電回数が最小となる割当て
を求めることになる。

【００２０】実際の入力割当ては、複数の論理ゲート回
路の接続によって構成される論理ブロック内の各論理ゲ
ート回路に対して行われることになる。論理ゲート回路
の入力端子の割当てと論理シミュレーションとの２つの
処理を繰り返して処理を進めれば、論理ブロック内の所
要の論理ゲート回路に対して消費電力が最小となる入力
の割当てを得ることができる。換言すれば、所要の論理
ブロックを構成すべき複数の論理ゲート回路の入出力接
続状態を低消費電力に望ましい形態を以って合成するこ
とができる。

【００２１】このとき、シミュレーションの回数を所定
のベクタを用いて１回だけとすることもできる。１回の
論理シミュレーションだけで可能なすべての割当てか
ら、論理ゲート回路の中間回路節点の充放電回数が最小
となる割当てを求めることができる理由は、論理的に等
価な論理ゲート回路の入力端子を入れ換えても、出力レ
ベルには影響を与えないからである。そのための手法は
以下の通りである。 ステップ１；与えられた入力ベクタに対して、論理シミ
ュレーションを行なう。そして全ての信号線における電
位レベルをシミュレーションの各タイムスロット毎に保
存する。 ステップ２；全ての論理ゲート回路に対する入力割当て
の処理が終了したかを判定し、終了の場合には一連の処
理を完了とする。 ステップ３；未処理の論理ゲート回路の一つに対して可
能な全ての割当てについて、その内部ノードの充放電回
数を、シミュレーションのタイムスロット毎の電位レベ
ルに基づいて図５に示すように計算する。そして、中間
内部節点の充放電回数が最小となる割当てを解として得
た後に、上記ステップ２へ戻る。 この処理は論理ゲート回路の処理順序に依存しない。し
たがって、信号伝播の上流側の論理ゲート回路から処理
する必要はなく、同種の論理ゲート回路毎に行うことも
可能である。

【００２２】図７には中間回路節点の充放電回数が最小
となる入力割当てを求めるための別の処理手順が示され
る。同図に示される手順は、上記α，βのような入力信
号の確率パラメータが既知の場合である。先ず、処理対
象とされる論理ブロックを構成する論理ゲート回路の記
述が入力され（ステップＳ１）、且つ、入力信号の既知
の確率パラメータが設定される（ステップＳ２）。それ
に基づいて論理ブロックに含まれる各対象論理ゲート回
路の各入力ノードの確率パラメータの算出が行われる
（ステップＳ３）。このようにして得られた各対象論理
ゲート回路の入力の確率パラメータを基に、各対象論理
ゲート回路において、入力端子への入力の割当て毎に消
費電力期待値を計算し、それが最も小さくされる入力の
割当てを選択する（ステップＳ４）。実際には、ある論
理ゲート回路について、その入力の確率パラメータが確
定すれば出力の確率パラメータを確定できるため、入力
の確率パラメータが確定した順に、論理ゲート回路の入
力割当てを行うことができる。これによって論理ブロッ
クにおける論理ゲート回路の接続形態という点において
論理ゲート回路の合成が完了される。

【００２３】図８には入力信号の確率パラメータが未知
の場合における論理ゲート回路合成の更に別の処理手順
が示される。先ず、処理対象とされる論理ブロックを構
成する論理ゲート回路の記述が入力され（ステップＳ１
０）、各論理ゲート回路への入力の仮割当てが行われる
（ステップＳ１１）。入力の仮割当てと入力信号パター
ンに基づいて、各論理ゲート回路の容量の充放電回数を
シミュレーションによって得る（ステップＳ１２）。次
に、ある一つのゲート回路入力を仮に入れ換え（ステッ
プＳ１３）、その状態に対して各ゲート回路の容量の充
放電回数をシミュレーションによって得る。このステッ
プＳ１４で得られた充放電回数に基づいて得られる電力
消費量が前回のシミュレーションで得られた充放電回数
に基づく電力消費量よりも減少されていれば、ステップ
Ｓ１３の入力の仮入れ換え状態をそのままとし、増加し
ていれば仮入れ換え状態を元の状態に戻す（ステップＳ
１５）。そして上記ステップＳ１３〜Ｓ１５の処理を全
てのゲート回路について行うことにより（ステップＳ１
６）、結果として、内部ノードの充電回数が最小の入力
割当てを実現する論理ゲート回路の合成が完了される。
すなわち、入力信号の確率的性質を利用し、中間回路節
点の充放電回数を最小とした低消費電力論理ゲート回路
が合成される。

【００２４】図９の（ａ）には９つのナンドゲート回路
からなる１ビットの全加算器を論理ブロックの一例とし
て示す。図９の（ｂ）には（ａ）と等価な論理を備え上
述の何れかの手法によって合成された、低消費電力化の
ために入力割当てが最適化された１ビットの全加算器が
示される。同図に示されるナンドゲート回路は図２の構
成を有する。同図においてナンドゲート回路の記号中に
付された符合１，２は図２の記載に対応され、１はＮＭ
ＯＳトランジスタＱ３のゲートに対応される入力端子を
意味し、２はＮＭＯＳトランジスタＱ４のゲートに対応
される入力端子を意味する。

【００２５】図９の（ａ）に示される各ナンドゲート回
路の入力割当ては以下の具体的な手順を以って行うこと
ができる。まず、全加算器への入力信号であるａ０，ｂ
０，ｃ０の確率パラメータを与える。次に、図中のナ
ンドゲート回路の２つの入力の確率パラメータが確定し
ているため、上述の何れかの手法に従ってその入力の割
当ての最適化と、その出力確率パラメータの算出を行な
う。そして図中のナンドゲート回路の２つの入力の確
率パラメータが確定したため、これに対して、のナン
ドゲート回路と同様の操作を行なう。以下、、の順
に同様の操作を繰り返すことで、対象回路中のすべての
ナンドゲート回路に入力割当てを最適化することができ
る。図９の回路は、入力の確率パラメータが、ある特定
の値をとる場合の合成例であるが、任意、またはほとん
どの入力信号の確率パラメータの値に対して、同一の回
路が合成される場合がある。換言すれば、入力信号の確
率パラメータは、入力信号の規模が大きい程（データ量
が多い程）その具体的な内容によって大きく変化される
ことは少なく、入力信号の規模が大きくなる程、入力信
号の確率パラメータは特定の値（例えば０．５）に収束
しようとする。したがって、確率パラメータを求める場
合のベクタとして、ＬＳＩテストに用いるようなテスト
パターンなどを用いれば充分と理解されたい。

【００２６】各ナンドゲート回路の入力を、全体の消費
電力が最小になるように割当てた場合と、最大になるよ
うに割当てた場合の消費電力の期待値の比は、入力信号
の確率的性質によって異なるが、Ｃｚ：Ｃｉ＝２：１の
とき、最大で１：１.７４、最小で１：１.１０の差があ
ることが計算によって求められた。従来の方法では、無
作為な割当てを行なっていたと考えられるため、この両
者の中間程度であると考えられる。すなわち、従来の無
作為な割当てによって合成された回路に比べて、以上の
ような割当てを行なって合成された回路は、最大で１／
１.４２程度の低消費電力化が実現できることになる。
それぞれのナンドゲート回路について２通りの入力割当
て方法があるので、全体では２⁹＝５１２通りの割当て
態様がある。その中から、図９の（ｂ）のように、本発
明の手法によって消費電力が最小となる割当てを選ぶこ
とによって、前述のような低消費電力化の効果が得られ
る。なお、一般に、Ｎ個の２入力論理ゲート回路から構
成される論理回路の場合、各論理ゲート回路への入力の
割当て方法は、全体で２^N通り可能である。本発明の手
法によらず、全くランダムに入力の割当てを行なった場
合に、本発明と同一の回路が合成される確率は２^-Nであ
る。図９の回路の場合は、Ｎ＝９であるので、その確率
はおよそ２×１０^-3となり、本発明の手法を用いずに、
偶発的に本発明と同一の回路が合成される可能性はほと
んどないと考えられる。

【００２７】〔２〕論理ゲート回路の外部節点に関する
低消費電力化 上記項目における低消費電力化は対象論理ゲート回路の
中間回路ノードにおける充放電平均確率Ｐｎを小さくす
るように入力割当てを設定するようにしたことである。
上記消費電力の式からわかるように、消費電力の別の削
減手法はＣｎを減らすことである。Ｃｎの一つの重要な
成分は配線容量である。配線の幅が一定の場合、配線容
量は配線の長さに比例する。このとき、論理ゲート回路
を接続する配線の長さの合計が最小となるようにレイア
ウトしても消費電力が最小になるとは限らない。それは
Ｃｎに充放電平均確率Ｐｎという重みが付いているから
である。ここで言う充放電平均確率Ｐｎとは、論理ゲー
ト回路の外部接続ノードに関するもので、上記Ｎａに対
応される。充放電平均確率Ｐｎは、前述のように、論理
シミュレーションでも求めることができる。この項目で
は、対象とする論理ブロック内における論理ゲート回路
の外部ノードに関するＰｎ・Ｃｎの合計を最小にして低
消費電力を図るレイアウト手法について説明する。以下
の説明においてｎはネットとして把握される。

【００２８】消費電力を考慮したレイアウト手法では、
例えば信号遅延を考慮したレイアウト手法によって求め
たセルの配置結果を初期配置とする。ネットｎの配線長
は次の式で定義されるものとする。 Ｌｎ＝Ｗｎ＋Σ｜Ｙｎ−Ｙｉ｜ ただし、Ｗｎはネットｎの全端子を含む最小矩形であ
り、Ｙｎはネットｎの中心点のｘ座標であり、Ｙｉはネ
ットｎにある端子のｙ座標である。上式においては、ネ
ットｎの中心を通る横配線（トラック）が１本あり、ネ
ットｎにある全ての端子がそのトラックに縦配線でつな
がるという配線モデルを考えている。例えば、高さ一定
で横幅の異なるセルが横方向に配列されてセル列が構成
され、セル列間には配線チャネルが存在するようなレイ
アウトを想定されたい。

【００２９】消費電力を考慮したレイアウト手法の基本
的な考え方は、ネットｎにつながっているセルをそのネ
ットの中心点に移動することにより配線長を短くすると
いうものである。ここで言う移動とは、中心点へ向かっ
て隣にあるセルと位置を交換することである。処理の順
序はＰｎ・Ｃｎ、即ち、Ｐｎ・Ｌｎが最大となるネット
から行うものとする。それはＰｎ・Ｌｎの大きいものを
減らすことによる、消費電力の削減効果が大きいからで
ある。セルの移動は、Ｐｎ・Ｌｎの合計が最小となるま
で繰り返される。この処理の詳細を次に示す。 ステップ１；上式に基づいて配線長Ｌｎを計算する。 ステップ２；Ｐｎ・Ｌｎの値を計算し、例えばＰｎ・Ｌ
ｎの値の降順で（大きいものから順次）ネットの処理順
序Ｑｍを求める。最初に処理するネットをＱｍ（ｍ＝
１）とする。 ステップ３；ネットＱｍにつながっているセルの処理順
序を決める。ネットＱｍの中心点より距離の遠い端子を
持つセルが最初に処理されるものとする。この処理順序
の狙いは、同じネットにある端子のそのネットの中心点
までの距離を均等化することである。 ステップ４；決められたセル処理順序からセルを選び、
選んだセルをネットＱｍの中心へ移動させる。セルの移
動はｙ方向を優先とする。これは、セルがｙ方向（セル
列方向）への集中によって、横の配線数を減らすことが
できるからである。 ステップ５；セル移動によって、Ｐｎ・Ｌｎの値の合計
が増えたら、その移動を行なう前の配置に戻す。 ステップ６；ネットＱｍにつながっているどのセルを移
動しても、Ｐｎ・Ｌｎの値の合計が増えるときは、ネッ
トＱｍの処理が完了したとする。ネットＱｍの処理が完
了していなければ、ステップ４へ戻って処理を繰り返
す。ネットＱｍの処理が完了したとき、ネットＱｍの処
理によってＰｎ・Ｌｎの値の合計が減ったら、ステップ
１へ戻って処理を繰り返す。変らなければ、ｍ＝ｍ＋１
とし、ステップ３へ戻って処理を繰り返す。

【００３０】上記処理手順では、どのセルを移動しても
Ｐｎ・Ｌｎの値の合計が減少できないときだけが終了と
される。また、Ｐｎ・Ｌｎの値の合計が減少したら、配
線長Ｌｎが再計算され、ネットの処理順序は再ソートさ
れることになり、常にＰｎ・Ｌｎの値が最大となるネッ
トの処理を優先させるようになっている。尚、この消費
電力を考慮したレイアウト手法では、信号遅延を考慮し
たレイアウト手法によって求められた配置を初期配置と
するため、クリティカル・パスにあるセルは移動しない
という制約を加えることができる。

【００３１】〔３〕中間回路節点及び外部節点の双方に
関する適用例 この項目では、論理ゲート回路の物理的な回路構成に着
目してその中間回路節点の充放電回数を最小化する手法
と、論理ゲート回路を構成するセルのレイアウトに着目
してセルを結合するネットにおけるＰｎ・Ｌｎの値の合
計を最小化する手法の双方を適用した具体的な一例を説
明する。

【００３２】図１０には双方の手法が適用される論理回
路ブロックの一例としてキャリー・ルック・アヘッド形
式の８ビットインクリメンタの回路図が示される。同図
に示される８ビットインクリメンタは、２入力ナンドゲ
ート回路ＮＡＮＤ、２入力の負論理和を採るノアゲート
回路ＮＯＲ、２入力の排他的負論理和を採るイクスクル
ッシブノアゲート回路ＸＮＯＲ、及びインバータＩＮＶ
によって構成され、その論理構成それ自体は公知である
のでその詳細な説明は省略する。Ｄｉｎ７〜Ｄｉｎ０は
入力、Ｄｏｕｔ７〜Ｄｏｕｔ０は出力、ＣＡＲＲＹはキ
ャリーである。夫々のゲート回路内部に記載された数字
はゲート回路の番号と理解された。図１１にはナンドゲ
ート回路ＮＡＮＤ、ノアゲート回路ＮＯＲ、及びイクス
クルッシブノアゲート回路ＸＮＯＲのトランジスタ構成
が夫々示される。それぞれの２入力はａ，ｂで示され
る。

【００３３】図１０において、各種ゲート回路の入力及
び出力が接続されるノードに対応して記載された数字
は、所定の入力ベクタを与えたときの全期間における当
該ノードの充放電回数を示す。このときの入力ベクタ
は、下位側から規則的に変化されるバイナリデータ、特
に制限されないが、Ｄｉｎ７（ＭＳＢ）〜Ｄｉｎ０（Ｌ
ＳＢ）＝００００００００、０００００００１、０００
０００１０、→、１１１１１１１１、→、００００００
００とする。ナンドゲート回路ＮＡＮＤ、ノアゲート回
路ＮＯＲ、イクスクルッシブノアゲート回路ＸＮＯＲの
下に記載された数字は上記同様の入力ベクタを与えた全
期間における当該ゲート回路の中間回路ノードにおける
充放電回数を示す。この内、６→２のように示された数
字のうち、６のような前者の数字は項目〔１〕で説明し
た入力の再割当てを行う前の充放電回数、２のような後
者の数字は入力の再割当てを行った後の充放電回数を意
味する。ここで、着目すべきは、ゲート回路の入力ｂを
下位側（信号周波数が相対的に高い）、ａを上位側（信
号周波数が相対的に低い）のノードに結合することが低
消費電力化には望ましいと言うことである。例えばノー
ドｉ１とｊ１に結合されるナンドゲート回路ＮＡＮＤ
（＃２１）に着目すると（当該ナンドゲート回路のノー
ドｎ，ｚ及びノードｉ１，ｊ１の各波形は図１２に示さ
れている）、ナンドゲート回路ＮＡＮＤ（＃２１）の中
間回路ノードｎの充放電回数は１／７に低減される。イ
ンクリメンタ全体において内部ノードの充放電回数は１
６０４から６８６に低減された（４２.７％の減少）。
図１２において、入力再割当て処理前の中間回路節点ｎ
の充放電波形における放電は基板へのリークによるもの
と理解された。したがって一つの論理ゲート回路に着目
した場合、変化回数が相対的に多い信号（相対的に周波
数の高い信号）を内部ノード側の入力（ｂ）とするこ
と、換言すれば、回路構成上電源端子Ｖｄｄ，Ｇｎｄに
相対的に近い位置に接続されたトランジスタによって構
成される入力（ｂ）に供給することが望ましい。図１１
を参照すれば明らかなように、何れのゲート回路におい
ても入力ｂ側が、一対の電源端子Ｖｄｄ，Ｇｎｄに相対
的に近い位置に接続されたトランジスタによって構成さ
れる入力になっている。この適用結果より、一対の電源
端子Ｖｄｄ，Ｇｎｄに相対的に近い位置に接続されたト
ランジスタによって構成される入力に対して、周波数の
相対的に高い信号を割当てることが望ましいと言える。

【００３４】図１３には図１０の回路に対して項目
〔２〕で説明したＰｎ・Ｌｎの値の合計を最小化する処
理を施して得られた各種ゲート回路のレイアウトが示さ
れる。図１３に示される矩形は夫々図１０の論理ゲート
回路を構成するセルと理解されたい。夫々の矩形内部に
記載された数字が図１０のゲート回路固有の番号に対応
される。図１３の配線に付記された数字は図１０の対応
ノードの充放電回数を意味する。この結果によれば、ク
リティカルパスに配置された論理ゲート回路は同一セル
列に配置されている。例えば、＃７，＃１５，＃２３，
＃３１は第１番目のセル列に、＃６，＃１４，＃２２，
＃３０は第２番目のセル列に、＃５，＃１３，＃２１，
＃２９は第３番目のセル列に配置されている。また、充
放電の繰返し回数の最も多いノードを含む配線（Ｐｎが
大きい）はレイアウト領域の中心部に配置され、Ｌｎが
最小化されている。

【００３５】このようなレイアウト手法を採用しない場
合におけるＰｎＬｎ積の合計を１００％としたとき、図
１３のレイアウトにおけるＰｎＬｎ積の合計は７７．９
％となる。つまり、配線容量による消費電力は２２．１
％削減されたことになる。この時の配線長の合計は８．
９％削減される。比較のため、配線長の合計が最小とな
る配置も求めた。この時の配線長の合計は１４．２％削
減されたが、ＰｎＬｎ積の合計は１５．２％しか削減で
きない。したがって、単に配線長だけを考慮下場合より
も遥かに低消費電力を実現できる。また、常にＰｎＬｎ
積が最大となるネットから処理する。それ以外の処理順
序にすると、例えば入力ファイルに記述したネットの順
序で処理すると、ＰｎＬｎ積の合計は１３．５％しか削
減できなかった。

【００３６】論理ゲート回路の物理的な回路構成に着目
してその中間回路節点の充放電回数を最小化する手法
と、論理ゲート回路を構成するセルのレイアウトに着目
してセルを結合するネットにおけるＰｎ・Ｌｎの値の合
計を最小化する手法の双方を適用するとき、充放電平均
確率を双方の処理で共通利用して、シミュレーションの
ための計算機処理時間などを短縮することができる。す
なわち、ネットにおけるＰｎ・Ｌｎの値の合計を最小化
する処理（上記第１の処理）で用いられる、ネットの充
放電平均確率Ｐｎを、論理ゲート回路の中間回路節点の
充放電平均確率を最小化する処理（第２の処理）におい
て論理ゲート回路の中間回路節点の充放電平均確率を求
めるときの当該論理ゲート回路の入力の遷移確率（α，
β）として利用する。その逆も可能であり、上記第２の
処理において論理ゲート回路の中間回路節点の充放電平
均確率を求めるときの当該論理ゲート回路の入力の遷移
確率を、上記第１の処理で用いられる、ネットの充放電
平均確率として利用する。ここで言う遷移確率は、前段
の論理ゲート回路の出力ノードの充放電平均確率でもあ
る。

【００３７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３９】すなわち、論理ゲート回路の入力端子が回
路構成上で対称でない場合、その割当てを選ぶことによ
って、論理ゲート回路内部の中間回路節点の充放電回数
を低減でき、これによって、論理ゲート回路内部での低
消費電力を実現できる。配線の容量成分に対して充放電
平均確率という重みを考慮し、ネットの配線長とその充
放電平均確率との積の合計が論理ブロック全体で最小と
なるレイアウト手法により、論理ゲート回路外部での電
力消費量を最小化できる。これらによって半導体集積回
路の低消費電力を促進することができる。論理ゲート回
路の中間回路節点の充放電確率とネットの充放電確率を
第１及び第２の処理相互間で共通的に利用することによ
り、それらを取得するための計算機処理を効率化するこ
とができる。論理ゲート回路内部の中間回路節点の充放
電回数という点において低消費電力化を実現した半導体
集積回路を比較的簡単に実現することができる。

【図面の簡単な説明】

【図１】低消費電力化の対象とされる論理回路とその周
辺の回路との接続関係を模式的に示したブロック図であ
る。

【図２】モデル化された２入力ナンドゲート回路の説明
図である。

【図３】入力ａ，ｂ確率パラメータについての説明図で
ある。

【図４】入力ａ，ｂの状態遷移図である。

【図５】論理上等価である入力端子を入れ換えることに
よって充放電平均確率Ｐｎが変化される状態を（ａ），
（ｂ）によって示す説明図である。

【図６】３入力ナンドゲート回路の説明図である。

【図７】中間回路節点の充放電回数が最小となる入力割
当てを求めるための一例処理手順を示すフローチャート
である。

【図８】入力信号の確率パラメータが未知の場合におけ
る論理ゲート回路合成の更に別の処理手順を示すフロー
チャートである。

【図９】９つのナンドゲート回路からなる１ビット全加
算器の回路図である。

【図１０】中間回路節点の充放電回数を最小化する手法
と、セル結合ネットにおけるＰｎ・Ｌｎの値の合計を最
小化する手法の双方を適用して得らた論理回路ブロック
の一例であるインクリメンタの回路図である。

【図１１】図１０に含まれるナンドゲート回路、ノアゲ
ート回路、及びイクスクルッシブノアゲート回路のトラ
ンジスタ構成図である。

【図１２】図１０におけるノードｉ１，ｊ１とそれに結
合されるナンドゲート回路ＮＡＮＤ（＃２１）のノード
ｎ，ｚの波形図である。

【図１３】図１０の回路に対してＰｎ・Ｌｎの値の合計
を最小化する処理を施して得られた一例レイアウト図で
ある。

【符号の説明】

ａ，ｂ 入力 Ｐｎ，Ｎａ，Ｎｂ 充放電平均確率 α，β 確率パラメータ Ｑ１，Ｑ２ ＰＭＯＳトランジスタ Ｑ３，Ｑ４ ＮＭＯＳトランジスタ ｎ 中間回路ノード ｚ 出力ノード Ｃｉ，Ｃｚ 容量 ＮＡＮＤ ナンドゲート回路 ＮＯＲ ノアゲート回路 ＸＮＯＲ イクスクルッシブノアゲート回路 Ｄｉｎ１〜Ｄｉｎ７ バイナリ入力データ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路のための複数個の論理ゲ
   ート回路を相互に複数のネットで接続するための配置配
   線方法であって、 夫々のネット毎に、その長さと充放電の頻度を示す充放
   電平均確率との積を取得し、当該積の合計を最小とする
   ように論理ゲート回路の配置を決定する第１の処理と、 上記論理ゲート回路が、論理的に等価とされる複数個の
   入力端子を持ち夫々の入力端子から見た物理的な回路構
   成が相違されるものであるとき、当該論理ゲート回路に
   対し、その論理ゲート回路における中間回路節点の充放
   電平均確率が最小とされるように、上記複数入力端子に
   信号を供給すべき配線と入力端子との割当てを決定する
   第２の処理と、を含み、 上記第１の処理で用いられる、ネットの充放電平均確率
   を、上記第２の処理において論理ゲート回路の中間回路
   節点の充放電平均確率を求めるときの当該論理ゲート回
   路の入力の遷移確率として利用することを特徴とする配
   置配線方法。
2. 【請求項２】 半導体集積回路のための複数個の論理ゲ
   ート回路を相互に複数のネットで接続するための配置配
   線方法であって、 夫々のネット毎に、その長さと充放電の頻度を示す充放
   電平均確率との積を取得し、当該積の合計を最小とする
   ように論理ゲート回路の配置を決定する第１の処理と、 上記論理ゲート回路が、論理的に等価とされる複数個の
   入力端子を持ち夫々の入力端子から見た物理的な回路構
   成が相違されるものであるとき、当該論理ゲート回路に
   対し、その論理ゲート回路における中間回路節点の充放
   電平均確率が最小とされるように、上記複数入力端子に
   信号を供給すべき配線と入力端子との割当てを決定する
   第２の処理と、を含み、 上記第２の処理において論理ゲート回路の中間回路節点
   の充放電平均確率を求めるときの当該論理ゲート回路の
   入力の遷移確率を、上記第１の処理で用いられる、ネッ
   トの充放電平均確率として利用することを特徴とする配
   置配線方法。
3. 【請求項３】 論理的に等価とされる複数個の入力端子
   を持ち、夫々の入力端子から見た物理的な回路構成が相
   違される論理ゲート回路を含む半導体集積回路であっ
   て、上記論理ゲート回路は、 論理ゲート回路の出力端子と一方の電源端子との間に直
   列接続された複数個のＭＯＳトランジスタを含み、当該
   直列ＭＯＳトランジスタのゲートは相互に異なる入力端
   子に結合され、上記直列ＭＯＳトランジスタのうち、上
   記電源端子に近い位置のＭＯＳトランジスタが結合され
   る入力端子は、上記出力端子に直結のＭＯＳトランジス
   タが結合される入力端子に比べて変化の頻度が高い信号
   の信号線に結合されて成るものであることを特徴とする
   半導体集積回路。
4. 【請求項４】 下位側から規則的に変化されるバイナリ
   データに対して所定の演算を行って出力する演算回路を
   含み、上記演算回路は、論理的に等価とされる複数個の
   入力端子を持ち、夫々の入力端子から見た物理的な回路
   構成が相違される論理ゲート回路を複数個備え、上記論
   理ゲート回路は、 論理ゲート回路の出力端子と一方の電源端子との間に直
   列接続された複数個のＭＯＳトランジスタを含み、当該
   直列ＭＯＳトランジスタのゲートは相互に異なる入力端
   子に結合され、上記直列ＭＯＳトランジスタのうち、上
   記電源端子に近い位置のＭＯＳトランジスタが結合され
   る入力端子は、上記出力端子に直結されたＭＯＳトラン
   ジスタが結合される入力端子に比べて上位側のデータを
   伝播する信号線に結合されて成るものであることを特徴
   とする半導体集積回路。