KR20040093814A - 데이터 얼라인 마진이 향상된 동기식 메모리 장치 - Google Patents

Abstract

본 발명은 클럭에 동기되어 입력되는 데이터를 얼라인하여 내부회로로 전달하는데 있어서의 데이터 얼라인 마진을 증가시켜 고주파에서도 안정적으로 데이터를 입력받아 처리할 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 다수의 데이터를 입력받는 동기식 메모리 장치에 있어서, 이터가 입력되는 타이밍에 클럭킹되는 데이터스트로브 신호의 라이징에지와 폴링에지에 각각 제1 및 제2 데이터를 입력받아 얼라인시키는 래치수단; 상기 래치수단에 의해 얼라인된 제1 및 제2 데이터를 라이징데이터 또는 폴링데이터로 선택하여 출력하기 위한 멀티플렉서; 상기 멀티플렉서에서 출력되는 라이징데이터와 폴링데이터간의 스큐를 조정하여 전달하기 위한 신호분리부; 및 상기 동작클럭에 동기되어 상기 라이징데이터와 폴링데이터가 셀어레이로 전달될수 있도록 하기 위한 내부 스트로브 신호에 응답하여, 상기 신호분리부에서 출력되는 라이징데이터와 폴링데이터를 라이징데이터 또는 홀수 데이터로 출력하기 위해 글로벌 입출력 드라이버를 구비하는 동기식 메모리 장치를 제공한다.

Description

데이터 얼라인 마진이 향상된 동기식 메모리 장치{SYNCHRONOUS MEMORY DEVICE FOR ENHANCING DATA ALIGN MARGIN}

본 발명은 동기식 메모리 장치에 관한 것으로, 특히 데이터를 프리패치(pre-fetch)하여 내부 코어부분으로 전달하는 데이터 입력버퍼부의 데이터 얼라인 마진(align margin)에 관한 것이다.

반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.

처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.

그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.

디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.

그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.

만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이므로, 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리된다.

따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 억세스 방식이 필요하다.

이를 위하여 디디알 메모리 장치의 데이터 입력버퍼는 상승에지 및 하강에지에 동기된 데이터를 프리패치하고, 이를 메인클럭의 상승에지에 라이징데이터 또는 폴링데이터로 동기시켜 내부 코어영역으로 전달하고 있다.

한편, 데이터 입출력의 정확한 타이밍을 구현하기 위해 데이터를 입력받을 때 메모리장치 외부의 중앙처리장치(CUP)나 메모리 콘트롤러(controller)에서 데이터신호와 함께 데이터스트로브(data strobe) 신호(DQS)가 함께 입력된다.

도1은 종래기술에 의한 동기식 메모리 장치의 데이터 입력버퍼부를 나타내는 블럭구성도이다.

도1을 참조하여 살펴보면, 동기식 메모리 장치의 데이터 입력버퍼부는 라이트 명령에 의해 생성되는 인에이블신호(en_dinds)에 의해 인에이블되어 데이터스트로브 신호(DQS)의 라이징에지와 폴링에지에 각각 생성되는 라이징펄스(dsrp)와 폴링펄스(dsfp)를 출력하는 데이터스트로브 버퍼부(21)와, 데이터를 외부로부터 입력받는 데이터 버퍼부(10)와, 라이징펄스(dsrp)에 의해 데이터 버퍼부(10)에서 출력되는 데이터(data)를 래치하는 라이징래치부(11)와, 폴링펄스(dsfp)에 의해 데이터 버퍼부에서 출력되는 데이터(data)를 래치하는 폴링래치부(12)와, 폴링펄스(dsfp)에 의해 라이징래치부에서 출력되는 데이터신호(rising_data)를 래치하여 출력시킴으로서 폴링래치부(12)에서 출력되는 폴링데이터(falling_data)와 얼라인 출력데이터(align_dr)를 얼라인시키는 데이터얼라인부(13)와, 얼라인 출력데이터(align_dr)와 폴링래치부(12)의 출력 데이터(falling_data)를 각각 입력받아 소정시간 지연시켜 출력하는 제1 및 제2 얼라인딜레이(14,15)와, 제1 및 제2 얼라인딜레이(14,15)의 출력신호를 ×4, ×8, ×16, 테스트모드에 따라서 라이징데이터(rd) 또는 폴링데이터(fd)로 출력하는 멀티플렉서(16)와, 멀리플렉서(16)에서 출력되는 라이징데이터(rd)를 버퍼링한 제1 라이징데이터(rd')와 그 반전신호인 제2 라이징데이터(/rd)로 분리시켜 출력하는 제1 신호분리부(17)와, 멀리플렉서(16)에서 출력되는 폴링데이터(fd)를 버퍼링한 제1 폴링데이터(fd')와 그 반전신호인 제2 폴링데이터(/fd)로 분리시켜 출력하는 제2 신호분리부(18)와, 제1 및 제2 신호분리부(17,18)에서 출력되는 제1 및 제2 라이징데이터(rd',/rd)와 제1 및 제2 폴링데이터(fd',/fd)를 입력받아 내부 스트로브신호(data_strobe_rd, data_stobe_od)에 응답하여 짝수데이터(gio_ev)와 홀수데이터(gio_od)를 출력하는 제1 및 제2 글로벌 입출력드라이버(19,20)를 구비한다.

도1b는 도1의 제1 신호분리부(17)를 나타내는 것이다.

도2는 도1에 도시된 데이터 입력버퍼의 동작을 나타내는 타이밍도이다.

이하 도1a 및 도2를 참조하여 4개의 데이터를 프리패치하는 데이터 입력버퍼의 동작을 살펴본다.

먼저 클럭(CLK)의 라이징에지와 폴링에지에 동기되어 데이터(D0 ~ D3)가 입력되고, 데이터가 입력되는 타이밍에 맞추어 데이터스트로버 신호(DQS)가 입력된다.

데이터스트로브 신호(DQS)는 평상시에는 하이임피던스 상태를 유지하고 있다가, 데이터가 입력되기 한 클럭전에 미리 로우 레벨을 유지하는 프리앰블(preamble)상태에서 데이터가 입력되는 타이밍동안 클럭킹되다가, 데이터가 모두 입력되고 나면 다시 일정기간 로우레벨의 포스트앰블(postamble) 상태를 유지하다가 다시 하이 임피던스 상태를 유지하게 된다.

데이터스트로브 버퍼부(21)는 라이트명령어에 의해 생성되는 인에이블신호(endinds)에 의해 인에이블되어 데이터스트로브 신호(DQS)의 라이징에지에서 펄스형태로 출력되는 라이징펄스(dsrp)와, 데이터스트로브 신호(DQS)의 폴링에지 펄스형태로 출력되는 폴링펄스(dsfp)를 생성하여 출력한다.

이어서 라이징래치부(11)는 제1 데이터와 제3 데이터(D0,D2)를 라이징펄스(dsrp)에 의해 래치하여 라이징데이터(rising_data)로 출력한다. 이어서폴링래치부(12)는 제2 데이터와 제4 데이터(D1,D3)를 폴링펄스(dsfp)에 의해 래치하여 폴링데이터(falling_data)를 출력하고, 한편으로 데이터 얼라인부는 라이징데이터(rising_data)를 폴링펄스(dsfp)에 의해 다시 래치하여 얼라인데이터(align_data)로 출력한다. 여기서 데이터 얼라인부(13)는 제1 데이터(D0)와 제2 데이터(D1)간의 데이터 얼라인을 위한 것이다.

이어서 얼라인데이터(align_data)와 폴링데이터(falling_data)는 제1 얼라인딜레이(14,15)에 의해 소정시간 지연되어 멀티플렉서(16)로 출력된다.

이어서 멀티플렉서(16)는 얼라인데이터(align_data)와 폴링데이터(falling_data)를 라이징데이터(rd)와 폴링데이터(fd)로 선택하여 다음단으로 출력한다. 이어서 제1 신호분리부(17)는 라이징데이터(rd)를 버퍼링한 제1 라이징데이터(rd')와 그 반전신호인 제2 라이징데이터(/rd)를 생성하여 출력하고, 제2 신호분리부(18)는 폴링데이터(fd)를 버퍼링한 제1 폴링데이터(fd')와 그 반전신호인 제2 폴링데이터(/fd)를 생성하여 출력한다.

여기서 하나의 데이터를 버퍼링한 데이터와 반전 데이터로 형성시키는 것은 다음단의 글로벌 입출력드라이버(19,20)의 입력단이 차동증폭기 형태로 되어 있기 때문이다. 글로벌 입출력드라이버의 입력단을 차동증폭기로 하는 것을 보다 고속으로 글로벌 입출력라인을 드라이빙하기 위한 것이다. 글로벌 입출력라인은 셀어레이의 일측에 구비되며, 단위셀의 데이터를 감지 증폭하기 위한 비트라인 센스앰프에 연결된다.

도3은 도2에 도시된 메모리 장치의 동작상의 문제점을 나타내는 타이밍도이다. 이하에서 도1a, 도1b, 도3을 참조하여 종래기술에 의한 문제점을 살펴본다.

메모리 장치에서 라이트명령이 입력된 후에, 데이터가 입력되는 타이밍동안 입력되는 데이터스트로브 신호(DQS)는 (WL-0.25)×tCK ~ (WL+0.25)×tCK의 마진을 가지고 입력이 된다. 여기서 WL은 라이트 레이턴시(Write latency)를 뜻하는 것으로 라이트명령어가 입력된 후 데이터가 입력될 때까지의 타이밍을 나타내는 것이다.

따라서 데이터가 입력되는 타이밍에 입력되는 데이터스트로브 신호(DQS)는 약 0.5tCK의 마진을 가지고 입력되는 것이다. 즉, 만약 WL=1 이라면, 메모리 장치가 동작하는 어떤 순간에는 라이트명령어가 입력된 뒤에 0.75×tCK 이후에 데이터스트로브 신호(DQS)가 입력되고, 또한 다른 어떤 순간에는 라이트명령어가 입력된 뒤에 1.75×tCK 이후에 데이터스트로브 신호(DQS)가 입력될 수 있는 것이다. 따라서 DQS1에 의해 래치된 데이터(D0,D2,..)와 DQS2에 래치된 데이터(D0,D2,..)는 0.5×tCK의 간격을 가지고 있다.

도3에 도시된 DQS1은 라이트명령어가 입력된 뒤에 0.75×tCK 이후에 입력되는 데이터스트로브 신호를 나타내는 것이고, DQS2는 라이트명령어가 입력된 뒤에 1.75×tCK 이후에 입력되는 데이터스트로브 신호(DQS)를 나타낸다.

이 때 얼라인된 데이터가 글로벌 입출력라인으로 정확하게 전달될 수 있게 하기 위해서는 내부 스트로브신호(data_stobe)는 DQS1과 DSQ2에 의해 래치된 데이터가 함께 공유하는 구간에 반드시 생성되어 글로벌 입출력라인 드라이버로 입력이 되어야한다.

따라서 동기식 메모리 장치에서 데이터를 입력받아 얼라인시킬 수 있는 마진이 0.5×tCK인 것이다. 만약 500MHz로 동작하는 메모리 장치에서 동작클럭의 주기는 tCK=2n가 되는데, 이 때의 내부 데이터스트로브 신호(data_stobe)가 입력될 수 있는 마진은 1n이 되는 것이다.

이 경우 내부 스트로브 신호(data_strobe)의 전 후 마진을 생각했을 때, 내부 스트로브신호(data_strobe)의 마진은 0.5n 정도밖에 되지 않아서 얼라인된 데이터를 내부 글로벌 입출력라인에 제대로 전달할 수 없는 경우가 발생하게 된다.

여러 공정변수와 온도, 회로적인 오차에 의해 실제 이 값은 더욱 줄어든 값을 가지게 되므로, 메모리의 동작이 빨라질수록 오동작할 가능성은 더 커지게 된다.

따라서 이를 해결하기 위하여 내부 데이터스토로브 신호(data_stobe)의 마진을 위해 멀티플렉서(16) 앞에 제1 및 제2 얼라인딜레이(17,18)를 추가로 구비하여 입력되는 데이터를 소정시간 지연시키고 있다.

한편, 멀티플렉서를 통과한 라이징데이터(rd)와 폴링데이터(fd)간에는 서로 스큐(skew)를 가지게 되는데, 이는 데이터를 래치하고 얼라인하는 과정에서의 미스매칭(mismatching)과, 멀티플렉서 내부의 회로적인 정션 캐패시턴스(junction capacitance)차이와, 제1 및 제2 신호분리부(17,18)에서 데이터신호가 통과하게 되는 인버터의 수가 다른 것(도1b 참조)등으로 생기는 것이다.

도3에 도시된 바와 같이, 고속으로 동작하는 메모리 장치에서 라이징데이터와 폴링데이터간에 약간의 스큐만 발생하여 데이터를 얼라인시키는 마진은 크게 줄어드는 것이다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 클럭에 동기되어 입력되는 데이터를 얼라인하여 내부회로로 전달하는데 있어서의 데이터 얼라인 마진을 증가시켜 고주파에서도 안정적으로 데이터를 입력받아 처리할 수 있는 메모리 장치를 제공함을 목적으로 한다.

도1은 종래기술에 의한 동기식 메모리 장치의 데이터 입력버퍼를 나타내는 블럭구성도.

도2는 도1에 도시된 메모리 장치의 동작을 나타내는 타이밍도.

도3은 도2에 도시된 메모리 장치의 동작상의 문제점을 나타내는 타이밍도.

도4은 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치의 4비트 프리패치 데이터 입력버퍼를 나타내는 블럭구성도.

도5는 도4에 도시된 메모리 장치의 동작을 나타내는 타이밍도.

도6은 본 발명에 의한 메모리 장치의 입력버퍼부에서 테스트를 위해 서로 연결된 패스를 가지고 있는 다수의 멀티플렉스를 나타내는 블럭구성도.

도7은 본 발명의 메모리 장치에서의 데이터 스트로브 신호의 마진을 향상시키기 위한 멀티플렉서에 추가로 구비되는 더미 전송게이트

상기의 과제를 해결하기 위해, 본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 다수의 데이터를 입력받는 동기식 메모리 장치에 있어서, 이터가 입력되는 타이밍에 클럭킹되는 데이터스트로브 신호의 라이징에지와 폴링에지에 각각 제1 및 제2 데이터를 입력받아 얼라인시키는 래치수단; 상기 래치수단에 의해 얼라인된 제1 및 제2 데이터를 라이징데이터 또는 폴링데이터로 선택하여 출력하기 위한 멀티플렉서; 상기 멀티플렉서에서 출력되는 라이징데이터와 폴링데이터간의 스큐를 조정하여 전달하기 위한 신호분리부; 및 상기 동작클럭에 동기되어 상기 라이징데이터와 폴링데이터가 셀어레이로 전달될수 있도록 하기 위한 내부 스트로브 신호에 응답하여, 상기 신호분리부에서 출력되는 라이징데이터와 폴링데이터를 라이징데이터 또는 홀수 데이터로 출력하기 위해 글로벌 입출력 드라이버를 구비하는 동기식 메모리 장치를 제공한다.

또한 본 발명은 동작클럭의 라이징에지와 폴링에지에 동기되어 다수의 데이터를 입력받는 동기식 메모리 장치에 있어서, 제1 데이터입력핀을 통하여 데이터가 입력되는 타이밍에 클럭킹되는 제1 데이터스트로브 신호의 라이징에지와 폴링에지에 각각 제1 및 제2 데이터를 입력받아 얼라인시키는 제1 래치수단; 상기 제1 래치수단에 의해 얼라인된 제1 및 제2 데이터를 제1 라이징데이터 또는 제1 폴링데이터로 선택하여 출력하기 위한 제1 멀티플렉서; 제2 데이터입력핀을 통하여 데이터가 입력되는 타이밍에 클럭킹되는 제2 데이터스트로브 신호의 라이징에지와 폴링에지에 각각 제3 및 제4 데이터를 입력받아 얼라인시키는 제2 래치수단; 상기 제2 래치수단에 의해 얼라인된 제3 및 제4 데이터를 제2 라이징데이터 또는 제2 폴링데이터로 선택하여 출력하기 위한 제2 멀티플렉서; 테스트 모드시에 상기 제1 데이터입력핀을 통해 입력되는 테스트용 데이터를 상기 제2 멀티플렉서로 전달하기 위한 테스트용 데이터 경로; 및 기 제1 및 제2 라이징데이터와 제1 및 제2 폴링데이터간의 스큐를 조정하여 전달하기 위한 신호분리부를 구비하며, 상기 제2 멀티플렉서는 상기 제1 멀티플렉서의 입력 캐패시턴스와 같은 크기의 입력 캐패시턴스를 가지기 위해 더미 로드를 가지는 것을 특징으로 하는 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4은 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치의 데이터 입력버퍼를 나타내는 블럭구성도이다.

도4를 참조하여 살펴보면, 동작클럭의 라이징에지와 폴링에지에 동기되어 다수의 데이터를 입력받는 동기식 메모리 장치는 데이터가 입력되는 타이밍에 클럭킹되는 데이터스트로브 신호(DQS)의 라이징에지와 폴링에지에 각각 제1 및 제2 데이터를 입력받아 얼라인시키는 래치부(23)와, 래치부(23)에 의해 얼라인된 제1 및 제2 데이터를 라이징데이터(rd) 또는 폴링데이터(fd)로 선택하여 출력하기 위한 멀티플렉서(24)와, 멀티플렉서(24)에서 출력되는 라이징데이터(rd)와 폴링데이터(fd)간의 스큐(skew)를 조정하여 전달하기 위한 신호분리부(25)와, 동작클럭에 동기되어 라이징데이터(rd)와 폴링데이터(fd)가 셀어레이로 전달될수 있도록 하는 내부스트로브신호(data_strobe_ev, data_stobe_od)에 응답하여, 신호분리부(25)에서 출력되는 라이징데이터와 폴링데이터를 짝수데이터(gio_ev) 또는 홀수데이터(gio_od)로 출력하기 위한 글로벌 입출력 드라이버(26)를 구비한다.

또한, 신호분리부(25)는 라이징데이터(rd)를 입력받아 버퍼링한 제1 라이징데이터(rd')와 그 반전신호인 제2 라이징데이터(/rd)를 출력하는 제1 신호분리부(25a)와, 폴링데이터(fd)를 입력받아 버퍼링한 제1 폴링데이터(fd')와 그 반전신호인 제2 폴링데이터(/fd)를 출력하는 제2 신호분리부(25b)를 구비한다.

글로벌 입출력 드라이버(26)는 제1 라이징데이터(rd') 및 제2 라이징데이터(/rd)를 입력받는 제1 차동증폭기를 구비하는 제1 글로벌 입출력 드라이버(26a)와, 제1 폴링데이터(fd') 및 제2 폴링데이터(/fd)를 입력받는 제2 차동증폭기를 구비하는 제2 글로벌 입출력드라이버(26b)를 구비한다.

도5는 도4에 도시된 메모리 장치의 동작을 나타내는 타이밍도이다.

이하에서는 도5와 도6을 참조하여 본 실시에에 따른 메모리 장치의 동작을 살펴본다.

먼저 클럭(CLK)의 라이징에지와 폴링에지에 동기되어 데이터가 입력되고, 데이터가 입력되는 타이밍에 맞추어 데이터스트로버 신호(DQS)가 클로킹되면서 입력된다.

데이터스트로브 버퍼부(27)는 라이트명령어에 의해 생성되는 인에이블신호(endinds)에 의해 인에이블되어 데이터스트로브 신호(DQS)의 라이징에지에서 펄스형태로 출력되는 라이징펄스(dsrp)와, 데이터스트로브 신호(DQS)의 폴링에지 펄스형태로 출력되는 폴링펄스(dsfp)를 생성하여 출력한다.

이어서 라이징래치부(23a)는 제1 데이터와 제3 데이터를 라이징펄스(dsrp)에 의해 래치하여 라이징데이터(rising_data)로 출력한다. 이어서 폴링래치부(23b)는 제2 데이터와 제4 데이터를 폴링펄스(dsfp)에 의해 래치하여 폴링데이터(falling_data)를 출력하고, 한편으로 데이터 얼라인부는 라이징데이터(rising_data)를 폴링펄스(dsfp)에 의해 다시 래치하여 얼라인데이터(align_data)로 출력한다. 여기서 데이터 얼라인부(23c)는 제1 데이터(D0)와 제2 데이터(D1)간의 데이터 얼라인을 위한 것이다.

이어서 얼라인데이터(align_data)와 폴링데이터(falling_data)는 멀티플렉서(16)로 입력되고, 이어서 멀티플렉서(24)는 얼라인데이터(align_data)와 폴링데이터(falling_data)를 라이징데이터(rd)와 폴링데이터(fd)로 선택하여 다음단으로 출력한다.

이어서 제1 신호분리부(25a)는 라이징데이터를 버퍼링한 제1 라이징데이터(rd')와 그 반전신호인 제2 라이징데이터(/rd)를 생성하여 출력하고, 제2 신호분리부(25b)는 폴링데이터(fd)를 버퍼링한 제1 폴링데이터(fd')와 그 반전신호인 제2 폴링데이터(/fd)를 생성하여 출력한다.

여기서 신호분리부(25)에서 하나의 데이터를 버퍼링한 데이터와 반전데이터로 형성시키는 것은 다음단의 글로벌 입출력드라이버(26)의 입력단이 차동증폭기 형태로 되어 있기 때문이다.

글로벌 입출력드라이버(26)의 입력단을 차동증폭기로 하는 것을 보다 고속으로 글로벌 입출력라인을 드라이빙하기 위한 것이다. 글로벌 입출력라인은 셀어레이의 일측에 구비되는 비트라인 센스앰프에 연결된다. 글로벌 입출력드라이버(26)에서 출력되는 데이터는 비트라인 센스앰프를 거쳐서 해당되는 셀어레이의 단위셀에 저장된다.

여기서 본 발명의 메모리 장치는 라이징데이터(rd)와 폴링데이터(fd)의 스큐를 조정하기 위한 신호분리부(25)를 멀티플렉서(24)의 다음단에 구비함으로서, 스큐를 완전히 제거한 상태로 글로벌 입출력드라이버(26)로 출력할 수 있게 되었다.

글로벌 입출력드라이버(26)는 동작클럭에 동기되어 라이징데이터와 폴링데이터를 내부 셀어레이로 전달하게되는데, 글로벌 입출력드라이버(26)에 입력되는 데이터는 전술한 바와 같이 DQS신호가 (WL-0.25)×tCK ~ (WL+0.25)×tCK의 마진을 가지고 입력이 된다. 여기서 WL은 라이트 레이턴시(Write latency)를 뜻하는 것으로라이트명령어가 입력된 후 데이터가 입력될 때까지의 타이밍을 나타내는 것이다.

따라서 데이터가 입력되는 타이밍에 입력되는 데이터스트로브 신호(DQS)는 약 0.5tCK의 마진을 가지고 입력되는 것이다. 즉, 만약 WL=1 이라면, 메모리 장치가 동작하는 어떤 순간에는 라이트명령어가 입력된 뒤에 0.75×tCK 이후에 데이터스트로브 신호(DQS)가 입력되고, 또한 다른 어떤 순간에는 라이트명령어가 입력된 뒤에 1.75×tCK 이후에 데이터스트로브 신호(DQS)가 입력될 수 있는 것이다.

도5에 도시된 DQS1은 라이트명령어가 입력된 뒤에 0.75×tCK 이후에 입력되는 데이터스트로브 신호를 나타내는 것이고, DQS2는 라이트명령어가 입력된 뒤에 1.75×tCK 이후에 입력되는 데이터스트로브 신호(DQS)를 나타낸다. 따라서 DQS1에 의해 래치된 데이터(D0,D2,..)와 DQS2에 래치된 데이터(D0,D2,..)는 0.5×tCK의 간격을 가지고 있다.

얼라인된 데이터가 글로벌 입출력라인으로 정확하게 전달될 수 있게 하기 위해서는 내부 스트로브신호(data_stobe)는 DQS1과 DSQ2에 의해 래치된 데이터가 함께 공유하는 구간에 반드시 생성되어 글로벌 입출력라인 드라이버(250)로 입력이 되어야한다.

그런데 본 발명에 의해서 라이징데이터(rd)와 폴링데이터(fd)의 스큐를 조정하기 위한 신호분리부(25)를 멀티플렉서(24)의 다음단, 즉 글로벌 입출력드라이버(26)의 바로 앞단에 구비시킴으로서, 글로벌 입출력 드라이버(26)에 입력되는 데이터는 스큐를 가지고 있지 않게 된다.(도3과 도5 참조)

이는 종래기술에서 동기식 메모리 장치에 데이터가 입력되어 얼라인 시킬 수있는 마진이 증가되는 것을 나타내는 것이다. 데이터가 입력되어 얼라인 시킬 수 있는 마진이 증가함으로서 메모리 장치가 데이터를 안정적으로 내부코어로 전달할 수 있게 된다. 또한, 차후 더 고속으로 동작하는 동기식 메모리 장치를 개발할 때도 입력된 데이터를 얼라인시키는 마진이 충분하여 현재의 데이터 입력버퍼를 그대로 사용할 수 있다.

한편, ×4, ×8, ×16 모드로 동작하는 메모리 장치는 DQS신호 입력핀과 데이터 신호 입력핀은 각각 16개를 구비하고, 각각의 데이터 입력버퍼는 도4에 도시된 블럭구성도와 같이 형성된다. 그러나 테스트를 위해서는 테스트시간 절약등을 위해서 16개의 데이터 입력핀을 모두 사용하는 것이 아니고, 4개 또는 8개의 입력핀을 통하여 테스트용 데이터를 입력시킨다.

따라서 테스트를 위해서 멀티플렉서간의 데이터 전달경로를 구비하게 되는데 이에 관한 내용이 도6에 도시되어 있다. 이로 인하여 멀티플렉서의 입력단의 로드 캐패시턴스가 멀티플렉서간에 차이가 생기게 된다. 따라서 데이터가 입력되는 핀에 따라서 신호의 전달 속도가 차이가 생기게 되는데, 이로 인하여 글로벌 입출력드라이브에 입력되는 내부 스트로브신호의 마진이 줄어들게 된다.

본 발명에서는 전술한 바를 해결하기 위해 멀티플렉서간의 입력로드 캐패시턴스를 같게 하기위해서 더미회로를 추가하는 것을 제안한다.

도6는 메모리 장치의 입력버퍼부에서 테스트를 위해 서로 연결된 다수의 멀티플렉스를 나타내는 블럭구성도이고, 도7은 본 발명의 메모리 장치에서의 데이터 스트로브 신호의 마진을 향상시키기 위한 멀티플렉서에 추가로 구비되는 더미 전송게이트를 나타내는 회로도이다.

도6을 참조하여 살펴보면 본 실시예에 따라, 동작클럭의 라이징에지와 폴링에지에 동기되어 다수의 데이터를 입력받는 동기식 메모리 장치는 제1 데이터입력핀(DQ0)을 통하여 데이터가 입력되는 타이밍에 클럭킹되는 제1 데이터스트로브 신호(DQS0)의 라이징에지와 폴링에지에 각각 제1 및 제2 데이터를 입력받아 얼라인시키는 제1 래치부(23_1)와, 제1 래치부(23_1)에 의해 얼라인된 제1 및 제2 데이터를 제1 라이징데이터(rd0) 또는 제1 폴링데이터(fd0)로 선택하여 출력하기 위한 제1 멀티플렉서(24_1)와, 제2 데이터입력핀(DQ1)을 통하여 데이터가 입력되는 타이밍에 클럭킹되는 제2 데이터스트로브 신호(DQS1)의 라이징에지와 폴링에지에 각각 제3 및 제4 데이터를 입력받아 얼라인시키는 제2 래치부(23_2)와, 제2 래치부(23_2)에 의해 얼라인된 제3 및 제4 데이터를 제2 라이징데이터(rd1) 또는 제2 폴링데이터(fd1)로 선택하여 출력하기 위한 제2 멀티플렉서(24_2)와, 테스트 모드시에 제1 데이터입력핀(DQ0)을 통해 입력되는 테스트용 데이터를 제2 멀티플렉서(24_2)로 전달하기 위한 테스트용 데이터 경로(40)와, 제1 및 제2 라이징데이터(rd0,rd1)와 제1 및 제2 폴링데이터(fd0,fd1)간의 스큐를 조정하여 전달하기 위한 신호분리부(25_1,25_2)를 구비하며, 제2 멀티플렉서(24_2)는 상기 제1 멀티플렉서(24_1)의 입력 캐패시턴스와 같은 크기의 입력 캐패시턴스를 가지기 위해 더미 로드를 가지는 것을 특징으로 한다.

도7에는 전술한 바와 같이 제2 멀티플렉서에 추가로 구비되는 더미용 전송게이트(30,31)가 도시되어 있다.

도7에 도시된 바와 같이 제1 멀티플렉서(24_1)에 입력되는 두신호(align_dr0, falling_data0)는 경로 버퍼부(40)을 통하여 제2 멀티플렉스(24_2)로도 입력되는 것으로 되어 있는데, 이는 테스트를 위해 추가로 구비되는 경로이다.

이 경로 버퍼부(40)은 ×4, ×8 ×16등의 모드를 가지는 메모리 장치를 테스트 하는 경우에 테스트시간을 줄이기 위해 동시에 16개의 데이터입력핀으로 데이터를 입력시키기 위해 구비되는 것이다.

테스트시에 사용되는 데이터 입력핀의 멀티플렉서와 사용되지 않는 입력핀의 멀티플렉서는 각각 입력단에서의 로드 캐패시턴스가 다르게 된다.

이로 인하여 데이터가 입력되는 경로에서 멀티플렉서의 다음단에 신호분리부를 구비하게 되더라도 제1 라이징데이터(rd0)와 제2 라이징데이터(rd1)간의 스큐가 생기게 된다.

본 실시예에 의한 메모리 장치는 멀티플렉서에 적절하게 더미회로를 추가하여 제1 멀티플렉서와 제2 멀티플렉서의 입력 로드캐패시턴스를 같게하여, 전술한 제1 라이징데이터(rd0)와 제2 라이징데이터(rd1)간의 스큐를 생기지 않게 하였다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 입력되는 데이터의 얼라인 마진을 종래의 메모리 장치보다 더 확보할 수 있기 때문에, 고속으로 동작하는 메모리 장치에서도 안정적으로 데이터를 입력받아 억세스할 수 있다.

Claims (4)

1. 동작클럭의 라이징에지와 폴링에지에 동기되어 다수의 데이터를 입력받는 동기식 메모리 장치에 있어서,

   데이터가 입력되는 타이밍에 클럭킹되는 데이터스트로브 신호의 라이징에지와 폴링에지에 각각 제1 및 제2 데이터를 입력받아 얼라인시키는 래치수단;

   상기 래치수단에 의해 얼라인된 제1 및 제2 데이터를 라이징데이터 또는 폴링데이터로 선택하여 출력하기 위한 멀티플렉서;

   상기 멀티플렉서에서 출력되는 라이징데이터와 폴링데이터간의 스큐를 조정하여 전달하기 위한 신호분리부; 및

   상기 동작클럭에 동기되어 상기 라이징데이터와 폴링데이터가 셀어레이로 전달될수 있도록 하기 위한 내부 스트로브 신호에 응답하여, 상기 신호분리부에서 출력되는 라이징데이터와 폴링데이터를 라이징데이터 또는 홀수 데이터로 출력하기 위해 글로벌 입출력 드라이버

   를 구비하는 동기식 메모리 장치.
2. 제 1 항에 있어서,

   상기 신호분리부는

   상기 라이징데이터를 입력받아 버퍼링한 제1 라이징데이터와 그 반전신호인제2 라이징데이터를 출력하는 제1 신호분리부; 및

   상기 폴링데이터를 입력받아 버퍼링한 제1 폴링데이터와 그 반전신호인 제2 폴링데이터를 출력하는 제2 신호분리부를 구비하는 것을 특징으로 하는 메모리 장치.
3. 제 2 항에 있어서,

   상기 글로벌 입출력 드라이버는

   상기 제1 라이징데이터 및 제2 폴링데이터를 입력받는 제1 차동증폭기를 구비하는 제1 글로벌 입출력 드라이버; 및

   상기 제1 폴링데이터 및 제2 폴링데이터를 입력받는 제2 차동증폭기를 구비하는 제2 글로벌 입출력 드라이버를 구비하는 것을 특징으로 하는 메모리 장치.
4. 동작클럭의 라이징에지와 폴링에지에 동기되어 다수의 데이터를 입력받는 동기식 메모리 장치에 있어서,

   제1 데이터입력핀을 통하여 데이터가 입력되는 타이밍에 클럭킹되는 제1 데이터스트로브 신호의 라이징에지와 폴링에지에 각각 제1 및 제2 데이터를 입력받아 얼라인시키는 제1 래치수단;

   상기 제1 래치수단에 의해 얼라인된 제1 및 제2 데이터를 제1 라이징데이터또는 제1 폴링데이터로 선택하여 출력하기 위한 제1 멀티플렉서;

   제2 데이터입력핀을 통하여 데이터가 입력되는 타이밍에 클럭킹되는 제2 데이터스트로브 신호의 라이징에지와 폴링에지에 각각 제3 및 제4 데이터를 입력받아 얼라인시키는 제2 래치수단;

   상기 제2 래치수단에 의해 얼라인된 제3 및 제4 데이터를 제2 라이징데이터 또는 제2 폴링데이터로 선택하여 출력하기 위한 제2 멀티플렉서;

   테스트 모드시에 상기 제1 데이터입력핀을 통해 입력되는 테스트용 데이터를 상기 제2 멀티플렉서로 전달하기 위한 테스트용 데이터 경로; 및

   상기 제1 및 제2 라이징데이터와 제1 및 제2 폴링데이터간의 스큐를 조정하여 전달하기 위한 신호분리부를 구비하며, 상기 제2 멀티플렉서는 상기 제1 멀티플렉서의 입력 캐패시턴스와 같은 크기의 입력 캐패시턴스를 가지기 위해 더미 로드를 가지는 것을 특징으로 하는 메모리 장치.