CN103093805A - 地址译码方法及使用该方法的半导体存储器件 - Google Patents

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Abstract

本发明提供了地址译码方法及使用该方法的半导体存储器件。所述半导体存储器件，包括：选通时钟发生器，所述选通时钟发生器被配置为响应于读取信号或写入信号而产生选通时钟信号，所述选通时钟信号具有根据被选择性使能的多个测试模式信号而受控的延迟时间；内部地址发生器，所述内部地址发生器被配置为响应于所述选通时钟信号的第一电平来锁存地址，并通过响应于所述选通时钟信号的第二电平将所述地址译码米产生内部地址；以及输出使能信号发生器，所述输出使能信号发生器被配置为将所述内部地址译码并产生被选择性使能的输出使能信号。

Description

地址译码方法及使用该方法的半导体存储器件
相关申请的交叉引用
本申请要求2011年11月8日向韩国知识产权局提交的韩国专利申请No.10-2011-0116135的优先权，其全部内容通过引用合并于此。
背景技术
半导体存储器件根据操作模式来储存数据或输出储存的数据。例如，当诸如中央处理单元(CPU)的外部设备请求数据时，半导体存储器件执行读取操作或者执行写入操作，所述读取操作为输出与上述请求数据的外部设备所输入的地址相对应的数据，所述写入操作为将外部设备所提供的数据储存到对应于上述地址的位置。
利用地址路径来执行读取操作和写入操作。地址路径包括行地址路径和列地址路径，在通过行地址选中字线之后由感测放大器在所述行地址路径感测并放大储存在存储器单元中的数据，在所述列地址路径通过列地址来选中多个输出使能信号Yi<n>中的一个。与列地址路径有关的操作(下文中，称作“列操作”)由包括列译码器的列路径电路来控制。列路径电路用于将列地址译码、选择性地将输出使能信号Yi<n>中的一个使能、并将加载到被使能的输出使能信号Yi<n>所选中的位线上的数据传送到输入/输出线。
并且，列操作利用用于选通地址的选通时钟信号CSTR来产生输出使能信号Yi<n>。半导体存储器件包括多个控制电路、以及用于读取或写入数据的数据传输线，在列操作期间选通时钟信号CSTR的输入时间点可以根据由控制电路和数据传输线所导致的负载变化、以及PVT(工艺电压温度)变化而变化。
现在，将描述在已知的列操作期间将地址译码以将输出使能信号使能的操作。根据PVT变化，所述操作可以分为FAST情况和SLOW情况，在所述FAST情况中选通时钟信号CSTR的输入早，在SLOW情况中选通时钟信号CSTR的输入晚。
图1是在已知的列操作期间通过根据选通时钟信号将地址译码而产生的输出使能信号的时序图。
首先，当选通时钟信号CSTR的输入时间点处于FAST情况时，根据地址ADD<1:5>的第一组合所产生的内部地址IADD1<1:4>和IADD2<1:8>被译码，以在选通时钟信号CSTR被使能的时段A将输出使能信号Yi<n>使能。然而，由于选通时钟信号CSTR在比内部地址IADD1<1:4>和IADD2<1:8>的建立时间更早的时间点被输入，因此输出使能信号Yi<n>的脉冲宽度小。因此，在半导体存储器件的读取和写入操作中可能产生错误。
其次，当选通时钟信号CSTR的输入时间点处于SLOW情况时，根据地址ADD<1:5>的第一组合所产生的内部地址IADD1<1:4>和IADD2<1:8>被译码，以在选通时钟信号CSTR被使能的时段B将输出使能信号Yi<n>使能。然而，由于选通时钟信号CSTR的输入被延迟，根据地址ADD<1:5>的第二组合所产生的内部地址IADD1<1:4>和IADD2<1:8>的输入时间点与选通时钟信号CSTR的使能时段重叠。在此情况下，由于根据地址ADD<1:5>的第一组合而被使能的输出使能信号Yi<n>以及根据地址ADD<1:5>的第二组合而被使能的输出使能信号Yi<n+1>被使能，因此在半导体存储器件的读取和写入操作中可能产生错误。
发明内容
本发明的实施例涉及一种半导体存储器件，其能够将选通时钟信号的输入时间点延迟到地址的建立时间之后，并与选通时钟信号的上升沿同步地产生输出使能信号，由此基本上防止在半导体存储器件的读取和写入操作期间出现故障。
在一个实施例中，一种半导体存储器件包括：选通时钟发生器，所述选通时钟发生器被配置为响应于读取信号或写入信号而产生选通时钟信号，所述选通时钟信号具有根据被选择性使能的第一至第三测试模式信号而受控的延迟量；内部地址发生器，所述内部地址发生器被配置为响应于选通时钟信号的第一电平来锁存地址，并通过响应于选通时钟信号的第二电平将地址译码来产生内部地址；以及输出使能信号发生器，所述输出使能信号发生器被配置为将内部地址译码并产生被选择性使能的输出使能信号。
在另一个实施例中，一种地址译码方法包括以下步骤：响应于读取信号或写入信号而产生选通时钟信号，所述选通时钟信号具有根据选择性使能的第一至第三测试模式信号而受控的延迟量；响应于选通时钟信号的第一电平来锁存地址；响应于选通信号的第二电平而将地址译码，并产生被选择性使能的输出使能信号。
附图说明
从以下结合附图对本发明的详细描述可以更清楚地理解本发明以上及其它方面、特征和其它优点，在附图中：
图1是在已知的列操作期间通过根据选通时钟信号将地址译码所产生的输出使能信号的时序图；
图2是说明根据本发明的一个实施例的半导体存储器件的配置的框图；
图3是图2的半导体存储器件中所包括的选通时钟发生器的电路图；
图4是图2的半导体存储器件中所包括的第一内部地址发生单元的电路图；
图5是图2的半导体存储器件中所包括的第二内部地址发生单元的电路图；
图6是说明图2的半导体存储器件中所包括的第二内部地址发生单元的一个实例的电路图；以及
图7是根据本发明的一个实施例的在列操作期间通过根据选通时钟信号将地址译码所产生的输出使能信号的时序图。
具体实施方式
在下文，将参照附图描述本发明的实施例。然而，实施例仅出于说明的目的，并不意图限制本发明的范围。
图2是说明根据本发明的一个实施例的半导体存储器件的配置的框图。
参见图2，半导体存储器件包括选通时钟发生器10、内部地址发生器20和输出使能信号发生器30。选通时钟发生器10被配置为响应于读取信号RD或写入信号WT而产生选通时钟信号CSTRN，所述选通时钟信号CSTRN具有根据选择性使能的多个测试模式信号、例如第一至第三测试模式信号TM<1:3>而受控的延迟量。内部地址发生器20被配置为响应于选通时钟信号CSTRN的第一电平而锁存地址ADD<1:5>，并响应于选通时钟信号CSTRN的第二电平而对地址ADD<1:5>进行译码以产生第一内部地址IADD1<1:4>和第二内部地址IADD2<1:8>。输出使能信号发生器30被配置为将第一内部地址IADD1<1:4>和第二内部地址IADD2<1:8>译码并且产生被选择性使能的输出使能信号Yi<1:32>。
以下将参照图3更加详细地描述选通时钟发生器10的配置。
参见图3，选通时钟发生器10包括延迟信号发生单元11和选通时钟输出单元12。延迟信号发生单元11被配置为将读取信号RD或写入信号WT缓冲，并产生多个延迟信号例如第一至第三延迟信号Delay<1:3>。选通时钟输出单元12被配置为响应于多个测试模式信号例如第一至第三测试模式信号TM<1:3>来将多个延迟信号例如第一至第三延迟信号Delay<1:3>中的一个或更多个缓冲，并将缓冲的信号输出作为选通时钟信号CSTRN。
延迟信号发生单元11包括第一延迟信号发生部110、第二延迟信号发生部111和第三延迟信号发生部112。第一延迟信号发生部110被配置为将读取信号RD或写入信号WT延迟预定时段，并产生第一延迟信号Delay<1>。第二延迟信号发生部111被配置为将第一延迟信号Delay<1>延迟预定时段，并产生第二延迟信号Delay<2>。第三延迟信号发生部112被配置为将第二延迟信号Delay<2>延迟预定时段，并产生第三延迟信号Delay<3>。这里，第三延迟信号Delay<3>具有比第二延迟信号Delay<2>大的延迟时间，第二延迟信号Delay<2>具有比第一延迟信号Delay<1>大的延迟时间。而且，读取信号RD在半导体存储器件执行读取操作时被使能，写入信号WT在半导体存储器件执行写入操作时被使能。
选通时钟输出单元12包括与非门ND10至ND13。与非门ND10被配置为对第一延迟信号Delay<1>和第一测试模式信号TM<1>执行“与非”操作。与非门ND11被配置为对第二延迟信号Delay<2>和第二测试模式信号TM<2>执行“与非”操作。与非门ND12被配置为对第三延迟信号Delay<3>和第三测试模式信号TM<3>执行“与非”操作。与非门ND13被配置为对与非门ND10至ND12的输出信号执行“与非”操作，并产生选通时钟信号CSTRN。这里，选通时钟信号CSTRN在第一测试模式信号TM<1>被使能时具有与第一延迟信号Delay<1>相对应的延迟时间，在第二测试模式信号TM<2>被使能时具有与第二延迟信号Delay<2>相对应的延迟时间，并在第三测试模式信号TM<3>被使能时具有与第三延迟时间Delay<3>相对应的延迟时间。此外，第一至第三测试模式信号TM<1:3>在测试模式下被选择性地使能，或根据熔丝是否切断而被选择性地使能。
内部地址发生器20包括第一内部地址发生单元21和第二内部地址发生单元22。第一内部地址发生单元21被配置为将第一和第二地址ADD<1:2>译码并产生第一内部地址IADD1<1:4>。第二内部地址发生单元22被配置为将第三至第五地址ADD<3:5>译码并产生第二内部地址IADD2<1:8>。
以下将参照图4更加详细地说明第一内部地址发生单元21的配置。
参见图4，第一内部地址发生单元21包括第一输入译码器210、第一缓冲器部211、第一锁存器部212和逻辑部213。第一输入译码器210被配置为将第一和第二地址ADD<1:2>译码并产生第一译码信号DEC1<1:4>。第一缓冲器部211被配置为响应于选通时钟信号CSTRN来缓冲第一译码信号DEC1<1:4>，并将缓冲的信号输出至第一节点nd20。第一锁存器部212被配置为响应于选通时钟信号CSTRN来锁存第一节点nd20的信号。逻辑部213被配置为对第一锁存器部212的输出信号和选通时钟信号CSTRN执行“与非”操作，并产生第一内部地址IADD1<1:4>。第一缓冲器部211在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段将第一译码信号DEC1<1:4>反相并缓冲，并将缓冲的信号输出至第一节点nd20。第一锁存器部212将第一节点nd20的信号反相并缓冲，并在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段锁存第一节点nd20的信号。
以下将参照图5更加详细地描述第二内部地址发生单元22的配置。
参见图5，第二内部地址发生单元22包括第二缓冲器部220、第二锁存器部221和输出译码器222。第二缓冲器部220被配置为响应于选通时钟信号CSTRN来缓冲第三至第五地址ADD<3:5>，并将缓冲的信号输出至第二节点nd21。第二锁存器部221被配置为响应于选通时钟信号CSTRN而锁存第二节点nd21的信号，并将锁存的信号反相和缓冲以产生反相地址BADD<1:3>。输出译码器222被配置为将反相地址BADD<1:3>译码并产生第二内部地址IADD2<1:8>。第二缓冲器部220在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段将第三至第五地址ADD<3:5>反相并缓冲，并将缓冲的信号输出至第二节点nd21。第二锁存器部221将第二节点nd21的信号反相和缓冲并将缓冲的信号输出作为反相地址BADD<1:3>、并且在选通时钟信号CSTRN处于逻辑低电平的时段锁存第二节点nd21的信号。输出译码器222将反相地址BADD<1:3>译码并产生第二内部地址IADD2<1:8>。
参见图7，将描述以此方式配置的半导体存储器件的操作。以下的描述将着重于根据选通时钟信号CSTRN的逻辑电平将第一至第五地址ADD<1:5>译码以产生输出使能信号Yi<1:32>的操作，并且将以第二测试模式信号TM<2>被使能的情况为例。
首先，选通时钟发生器10根据在测试模式下被使能或通过熔丝切断而被使能的第二测试模式信号TM<2>，缓冲比第一延迟信号Delay<1>具有更大的延迟时间而比第三延迟时间Delay<3>具有更小的延迟时间的第二延迟信号Delay<2>，并且产生在时段X被使能的选通时钟信号CSTRN。
然后，第一内部地址发生单元21的第一输入译码器210将第一和第二地址ADD<1:2>译码并产生第一译码信号DEC1<1:4>，第一缓冲器部211在选通时钟信号CSTRN的电平处于逻辑低电平(第一电平)的时段X的前一时段将第一译码信号DEC1<1:4>反相和缓冲并且将缓冲的信号输出至第一节点nd20。第一锁存器部212在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段锁存第一节点nd20的信号，并将第一节点nd20的信号反相和缓冲。逻辑部213对第一锁存器部212的输出信号和选通时钟信号CSTRN执行“与非”操作，并产生第一内部地址IADD1<1:4>。也就是说，第一内部地址发生单元21在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段接收并锁存通过将第一和第二地址ADD<1:2>译码所产生的第一译码信号DEC1<1:4>，并在选通时钟信号CSTRN处于逻辑高电平(第二电平)的时段X将第一译码信号DEC1<1:4>译码以产生第一内部地址IADD1<1:4>。
第二内部地址发生单元22的第二缓冲器部220在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段反相和缓冲第三至第五地址ADD<3:5>并将缓冲的信号输出至第二节点nd21。第二锁存器部221在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段锁存第二节点nd21的信号，将第二节点nd21的信号反相和缓冲，并将缓冲的信号输出作为反相地址BADD<1:3>。输出译码器222将反相地址BADD<1:3>译码并产生第二内部地址IADD2<1:8>。也就是说，第二内部地址发生单元22在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段接收并锁存第三至第五地址ADD<3:5>。此外，第二内部地址发生单元22在选通时钟信号CSTRN处于逻辑高电平(第二电平)的时段X将通过缓冲第三至第五地址ADD<3:5>所产生的反相地址BADD<1:3>译码并产生第二内部地址IADD2<1:8>。
输出使能信号发生器30将第一内部地址IADD1<1:4>和第二内部地址IADD2<1:8>译码并产生被选择性使能的输出使能信号Yi<1:32>。
以此方式配置的半导体存储器件通过将选通时钟信号CSTRN的输入时间点延迟比内部地址的建立时间更大的延迟时间来产生选通时钟信号CSTRN。此外，半导体存储器件在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段锁存地址，并在选通信号CSTRN处于逻辑高电平(第二电平)的时段通过将锁存的地址译码来产生输出使能信号Yi<1:32>。因此，可以减少在半导体存储器件的读取和写入操作期间发生故障。
图6是说明图2的半导体存储器件中所包括的第二内部地址发生单元的一个实例的电路图。
参见图6，第二内部地址发生单元22包括第二输入译码器223、第三缓冲器部224、第三锁存器部225和延迟部226。第二输入译码器223被配置为将第三至第五地址ADD<3:5>译码并产生第二译码信号DEC2<1:8>。第三缓冲器部224被配置为响应于选通时钟信号CSTRN而将第二译码信号DEC2<1:8>反相并缓冲，并且将缓冲的信号输出至第三节点nd23。第三锁存器部225被配置为响应于选通时钟信号CSTRN来锁存第三节点nd23的信号。延迟部226被配置为缓冲第三锁存器部225的输出信号，并将缓冲的信号输出作为第二内部地址IADD2<1:8>。第三缓冲器部224在选通时钟信号处于逻辑低电平(第一电平)的时段将第二译码信号DEC2<1:8>反相并缓冲并将缓冲的信号输出至第三节点nd23。第三锁存器部225将第三节点nd23的信号反相并缓冲，并且在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段锁存第三节点nd23的信号。
参见图7，以下将描述根据本发明的实施例的半导体存储器件。以下的描述将着重于根据选通时钟信号CSTRN的逻辑电平将第一至第五地址ADD<1:5>译码以产生输出使能信号Yi<1:32>的操作，并且将以第二测试模式信号TM<2>被使能的情况为例。
首先，选通时钟发生器10根据在测试模式下被使能或通过熔丝切断而被使能的第二测试模式信号TM<2>，缓冲比第一延迟信号Delay<1>具有更大的延迟时间而比第三延迟时间Delay<3>具有更小的延迟时间的第二延迟信号Delay<2>，并且产生在时段X被使能的选通时钟信号CSTRN。
然后，第一内部地址发生器单元21的第一输入译码器210将第一和第二地址ADD<1:2>译码并产生第一译码信号DEC1<1:4>，第一缓冲器部211在选通时钟信号CSTRN的电平处于逻辑电平(第一电平)的时段X的前一时段将第一译码信号DEC1<1:4>反相并缓冲并将缓冲的信号输出至第一节点nd20。第一锁存器部212在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段锁存第一节点nd20的信号。逻辑部213对第一锁存器部212的输出信号和选通时钟信号CSTRN执行“与非”操作，并产生第一内部地址IADD1<1:4>。也就是说，第一内部地址发生单元21在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段接收并锁存通过将第一和第二地址ADD<1:2>译码所产生的第一译码信号DEC1<1:4>，并在选通时钟信号CSTRN处于逻辑高电平(第二电平)的时段X通过将第一译码信号DEC1<1:4>译码来产生第一内部地址IADD1<1:4>。
第二内部地址发生单元22的第二输入译码器223将第三至第五地址ADD<3:5>译码并产生第二译码信号DEC2<1:8>，第三缓冲器部224在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段内将第二译码信号DEC2<1:8>反相和缓冲，并将缓冲的信号输出至第三节点nd23。第三锁存器部225在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段内锁存第三节点nd23的信号并将锁存的信号反相和缓冲。延迟部226缓冲第三锁存器部225的输出信号并产生第二内部地址IADD2<1:8>。也就是说，第二内部地址发生单元22通过将第三至第五地址ADD<3:5>译码来产生译码信号DEC2<1:8>。而且，第二内部地址发生单元22在选通时钟信号CSTRN处于逻辑低电平(第一电平)的时段X的前一时段接收并锁存第二译码信号DEC2<1:8>，并通过将锁存的信号缓冲而产生第二内部地址IADD2<1:8>。
然后，输出使能信号发生单元30将第一内部地址IADD1<1:4>和第二内部地址IADD2<1:8>译码并产生被选择性使能的输出使能信号Yi<1:32>。
根据本发明的实施例的上述半导体存储器件通过将选通时钟信号CSTRN的输入时间点延迟比内部地址的建立时间更大的量来产生选通时钟信号CSTRN。此外，根据选通时钟信号CSTRN的逻辑电平来锁存从外部输入的第一至第五地址ADD<1:5>的第一组合，并通过在选通时钟信号CSTRN被使能的时间点将锁存的第一至第五地址ADD<1:5>译码来产生与选通时钟信号CSTRN的上升沿同步的第一至第三十二输出使能信号Yi<1:32>。因此，由于正常地产生输出使能信号，因此可以减少在半导体存储器件的读取和写入操作期间发生故障。
以上出于说明的目的，公开了本发明的实施例。本领域技术人员应当理解，在不脱离所附权利要求所公开的本发明的范围和主旨的情况下可以进行各种修改、增加和替换。

Claims (15)

1.一种半导体存储器件，包括：
选通时钟发生器，所述选通时钟发生器被配置为响应于读取信号或写入信号而产生选通时钟信号，所述选通时钟信号具有根据被选择性使能的多个测试模式信号而受控的延迟时间；
内部地址发生器，所述内部地址发生器被配置为响应于所述选通时钟信号的第一电平来锁存地址，并通过响应于所述选通时钟信号的第二电平将所述地址译码来产生内部地址；以及
输出使能信号发生器，所述输出使能信号发生器被配置为将所述内部地址译码并产生被选择性使能的输出使能信号。
2.如权利要求1所述的半导体存储器件，其中，所述读取信号在所述半导体存储器件执行读取操作时被使能，所述写入信号在所述半导体存储器件执行写入操作时被使能。
3.如权利要求1所述的半导体存储器件，其中，所述多个测试模式信号在测试模式下被选择性使能，或根据熔丝是否切断被选择性使能。
4.如权利要求1所述的半导体存储器件，其中，所述选通时钟发生器包括：
延迟信号发生单元，所述延迟信号发生单元被配置为将所述读取信号或写入信号缓冲，并产生多个延迟信号；以及
选通时钟输出单元，所述选通时钟输出单元被配置为响应于所述多个测试模式信号而缓冲所述多个延迟信号中的一个或多个并将缓冲的信号输出作为所述选通时钟信号。
5.如权利要求4所述的半导体存储器件，其中，如果所述多个延迟信号包括第一延迟信号、第二延迟信号和第三延迟信号，则所述第三延迟信号比所述第二延迟信号具有更大的延迟时间，所述第二延迟信号比所述第一延迟信号具有更大的延迟时间。
6.如权利要求4所述的半导体存储器件，其中，所述延迟信号发生单元包括：
第一延迟信号发生部，所述第一延迟信号发生部被配置为将所述读取信号或所述写入信号延迟预定时段并产生第一延迟信号
第二延迟信号发生部，所述第二延迟信号发生部被配置为将所述第一延迟信号延迟预定时段并产生第二延迟信号；以及
第三延迟信号发生部，所述第三延迟信号发生部被配置为将所述第二延迟信号延迟预定时段并产生第三延迟时间。
7.如权利要求1所述的半导体存储器件，其中，所述内部地址发生器包括：
第一内部地址发生单元，所述第一内部地址发生单元被配置为将第一地址和第二地址译码并产生第一内部地址；以及
第二内部地址发生单元，所述第二内部地址发生单元被配置为将第三地址至第五地址译码并产生第二内部地址。
8.如权利要求7所述的半导体存储器件，其中，所述第一内部地址发生单元包括：
第一输入译码器，所述第一输入译码器被配置为将所述第一地址和所述第二地址译码，并产生第一译码信号；
第一缓冲器部，所述第一缓冲器部被配置为响应于所述选通时钟信号来缓冲所述第一译码信号，并且将缓冲的所述信号输出至第一节点；
第一锁存器部，所述第一锁存器部被配置为响应于所述选通时钟信号来锁存所述第一节点的信号；以及
逻辑部，所述逻辑部被配置为对所述第一锁存器部的输出信号和所述选通时钟信号执行逻辑操作，并输出所述第一内部地址。
9.如权利要求7所述的半导体存储器件，其中，所述第二内部地址发生单元包括：
第二缓冲器部，所述第二缓冲器部被配置为响应于所述选通时钟信号来缓冲所述第三地址至所述第五地址，并将被缓冲的所述信号输出至第二节点；
第二锁存器部，所述第二锁存器部被配置为响应于所述选通时钟信号来锁存所述第二节点的信号，并产生反相的地址；
输出译码器，所述输出译码器被配置为将所述反相的地址译码并产生所述第二内部地址。
10.如权利要求7所述的半导体存储器件，其中，所述第二内部地址发生单元包括：
第二输入译码器，所述第二输入译码器被配置为将所述第三地址至所述第五地址译码，并产生第二译码信号；
第三缓冲器部，所述第三缓冲器部被配置为响应于所述选通时钟信号来缓冲所述第二译码信号，并将缓冲的所述信号输出至第三节点；
第三锁存器部，所述第三锁存器部被配置为响应于所述选通时钟信号来锁存所述第三节点的信号；以及
延迟部，所述延迟部被配置为缓冲所述第三锁存器部的输出信号，并将缓冲的所述信号输出作为所述第二内部地址。
11.一种地址译码方法，包括以下步骤：
响应于读取信号或写入信号而产生选通时钟信号，所述选通时钟信号具有根据被选择性使能的多个测试模式信号而受控的延迟时间；
响应于所述选通时钟信号的第一电平而锁存地址；以及
响应于所述选通时钟信号的第二电平而将所述地址译码，并产生被选择性使能的输出使能信号。
12.如权利要求11所述的地址译码方法，其中，产生所述选通时钟信号的步骤包括以下步骤：
将所述读取信号或所述写入信号延迟预定时段，并产生多个延迟信号；以及
通过响应于所述多个测试模式信号将所述多个延迟信号中的一个或更多个缓冲来产生所述选通时钟信号。
13.如权利要求12所述的地址译码方法，其中，通过响应于所述多个测试模式信号将所述多个延迟信号中的一个或更多个缓冲来产生所述选通时钟信号。
14.如权利要求12所述的地址译码方法，其中，如果所述多个延迟信号包括第一延迟信号、第二延迟信号和第三延迟信号，则所述第三延迟信号比所述第二延迟信号具有更大的延迟时间，所述第二延迟信号比所述第一延迟信号具有更大的延迟时间。
15.如权利要求11所述的地址译码方法，其中，将所述地址译码的步骤包括以下步骤：
通过响应于所述选通时钟信号的第二电平将所述地址译码来产生内部地址；以及
将所述内部地址译码并产生被选择性使能的输出使能信号。
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