CN115133911A - 信号生成电路及存储器 - Google Patents

Abstract

本发明实施例提供一种信号生成电路及存储器，信号生成电路包括：时钟延迟模块，用于延迟初始脉冲信号，输出中间信号，中间信号相较于初始脉冲信号延迟第一延迟时长，第一延迟时长等于一个或多个时钟周期；物理延迟模块，用于延迟中间信号，以输出目标信号，若物理延迟模块的实际延迟时长等于第二延迟时长，则目标信号相较于初始脉冲信号延迟目标时长，实际延迟时长与第二延迟时长的差值在第一预设范围内波动，第二延迟时长越短，第一预设范围越窄；生成模块，用于输出功能脉冲信号，功能脉冲信号的脉冲宽度等于初始脉冲信号和目标信号的上升沿时刻的时间间隔。本发明实施例有利于准确控制功能脉冲信号的脉冲宽度。

Description

信号生成电路及存储器

技术领域

本发明实施例涉及半导体领域，特别涉及一种信号生成电路及存储器。

背景技术

在DDR4芯片的列地址选通信号(Column Select Signal，CSL)译码器的电路设计中，CSL信号的脉冲宽度具有一定的限制，通常情况下采用物理延迟形成一个与时钟频率无关的脉冲宽度，以传输到存储结构中进行工作。

传统的CSL信号生成电路中，CSL的脉冲宽度不受时钟频率的影响，只受芯片工艺角类型、工作电压和工作温度的影响。在芯片的流片工艺不稳定的情况下，芯片工艺角类型具有不稳定性，以及在CSL信号生成电路的实际使用过程中，工作电压和工作温度具有不稳定性，因此，CSL信号的脉冲宽度波动范围较大。

参考图1，当芯片工艺角处于偏快工艺角(FF corner)时，对初始脉冲信号进行物理延迟得到的目标信号的实际延迟时长可能不足，从而导致CSL信号的实际脉冲宽度相对于预设脉冲宽度(虚线标识)不够；参考图2，当芯片工艺角处于偏慢工艺角(SS corner)时，对初始脉冲信号进行物理延迟得到的目标信号的实际延迟时长可能过长，从而导致CSL信号的脉冲宽度相对于预设脉冲宽度(虚线标识)过长。以上两种情况都可能造成数据读写失败，即CSL信号的有效率较低。

发明内容

本发明实施例提供一种信号生成电路及存储器，有利于准确控制功能脉冲信号的脉冲宽度，提高功能脉冲信号的有效率。

为解决上述问题，本发明实施例提供一种信号生成电路，包括：时钟延迟模块，用于接收时钟信号和初始脉冲信号，以及用于延迟所述初始脉冲信号，以输出中间信号，所述中间信号相较于所述初始脉冲信号延迟第一延迟时长，所述第一延迟时长等于所述时钟信号的一个或多个时钟周期；物理延迟模块，用于接收并延迟所述中间信号，以输出目标信号，所述物理延迟模块的预设延迟时长为第二延迟时长，若所述物理延迟模块的实际延迟时长等于所述第二延迟时长，则所述目标信号相较于所述初始脉冲信号延迟目标时长，所述实际延迟时长与所述第二延迟时长的差值在第一预设范围内波动，所述第二延迟时长越短，所述第一预设范围越窄；生成模块，用于接收所述初始脉冲信号和所述目标信号，输出功能脉冲信号，所述功能脉冲信号的脉冲宽度等于所述初始脉冲信号的上升沿时刻和所述目标信号的上升沿时刻的时间间隔。

另外，所述第一延迟时长等于n个所述时钟周期，所述时钟延迟模块还用于输出多个所述中间信号，不同所述中间信号对应的n值不同，n为正整数；所述物理延迟模块还用于接收第一标志信号，所述第一标志信号表征所述时钟周期的数值，并根据所述第一标志信号接收多个所述中间信号之一以及调整所述第二延迟时长，以使接收到的所述中间信号对应的所述第一延迟时长与所述第二延迟时长之和等于所述目标时长。

另外，所述时钟周期为多个不同数值中的一者，所述第一延迟时长根据所述时钟周期的数值变化而变化；所述物理延迟模块还用于根据所述第一延迟时长调整所述第二延迟时长，以使所述第一延迟时长与所述第二延迟时长的和等于所述目标时长。

另外，所述时钟周期包括第一时钟周期或第二时钟周期；所述时钟延迟模块至少用于输出第一中间信号和第二中间信号，所述第一中间信号对应的所述第一延迟时长等于x个所述时钟周期，所述第二中间信号对应的所述第一延迟时长等于y个所述时钟周期，x和y为正整数；所述物理延迟模块包括：第一延迟单元，用于接收所述第一中间信号，所述第一延迟单元的所述预设延迟时长与x个所述第一时钟周期之和等于所述目标时长；第二延迟单元，用于接收所述第二中间信号，所述第二延迟单元的所述预设延迟时长与y个所述第二时钟周期之和等于所述目标时长；第一信号选择器，所述第一信号选择器的第一输入端连接所述第一延迟单元的输出端，所述第一信号选择器的第二输入端连接所述第二延迟单元的输出端，所述第一信号选择器的输出端连接所述生成模块的输入端，用于接收第一标志信号，若所述第一标志信号表征所述时钟周期为所述第一时钟周期，则控制所述第一信号选择器的输出端与所述第一输入端连通；若所述第一标志信号表征所述时钟周期为所述第二时钟周期，则控制所述第一信号选择器的输出端与所述第二输入端连通。

另外，所述第一标志信号表征相邻列地址选通信号之间的延迟。

另外，y>x；所述时钟延迟模块包括：第一时钟单元，所述第一时钟单元的输出端与所述第一延迟单元的输入端连接，用于接收所述初始脉冲信号，并输出所述第一中间信号；第二时钟单元，连接于所述第一时钟单元和所述第二延迟单元之间，用于接收并延迟所述第一中间信号，输出所述第二中间信号。

另外，所述第一时钟单元由串联的x个延迟器组成，所述延迟器用于接收并延迟信号，所述延迟器的延迟时长等于一个所述时钟周期；所述第二时钟单元由y-x个所述延迟器依次串联构成。

另外，所述初始脉冲信号的脉冲宽度等于所述时钟周期，所述初始脉冲信号的上升沿时刻与所述时钟信号的一上升沿时刻相同，所述延迟器为D触发器，所述D触发器的触发方式为边沿触发，所述D触发器的触发输入端用于接收所述时钟信号。

另外，所述时钟周期还包括第三时钟周期、第四时钟周期或第五时钟周期；所述时钟延迟模块至少用于输出第三中间信号、第四中间信号和第五中间信号，所述第三中间信号对应的所述第一延迟时长等于a个所述时钟周期，所述第四中间信号对应的所述第一延迟时长等于b个所述时钟周期，所述第五中间信号对应的所述第一延迟时长等于c个所述时钟周期，a、b和c为正整数；所述物理延迟模块还包括：第三延迟单元，用于接收所述第三中间信号，所述第三延迟单元的所述预设延迟时长与a个所述第三时钟周期之和等于所述目标时长；第四延迟单元，用于接收所述第四中间信号，所述第四延迟单元的所述预设延迟时长与b个所述第四时钟周期之和等于所述目标时长；第五延迟单元，用于接收所述第五中间信号，所述第五延迟单元的所述预设延迟时长与c个所述第五时钟周期之和等于所述目标时长；所述第一信号选择器的第三输入端连接所述第三延迟单元的输出端，所述第一信号选择器的第四输入端连接所述第四延迟单元的输出端，所述第一信号选择器的第五输入端连接所述第五延迟单元的输出端；所述第一标志信号还用于表征所述三时钟周期、所述第四时钟周期或所述第五时钟周期，所述第一信号选择器还用于根据所述第一标志信号控制所述第一信号选择器的输出端与所述第三延迟单元的输出端、所述第四延迟单元的输出端或所述第五延迟单元的输出端连接。

另外，信号生成电路还包括：原生延迟模块，用于接收并延迟所述初始脉冲信号，以输出原生信号，所述原生延迟模块的预设延迟时长为所述目标时长，所述原生延迟模块的实际延迟时长与所述目标时长的差值在第二预设范围内波动，所述目标时长越短，所述第二预设范围越窄；所述生成模块包括：第二信号选择器，用于接收所述原生信号和所述目标信号，以及接收第二标志信号，并根据所述第二标志信号输出所述原生信号或所述目标信号；锁存器，用于接收所述初始脉冲信号，以及接收所述原生信号或所述目标信号，若接收到所述原生信号，所述功能脉冲信号的脉冲宽度等于所述初始脉冲信号上升沿时刻与所述原生信号上升沿时刻的时间间隔。

另外，所述锁存器具有第一输入端和第二输入端，所述第一输入端用于接收所述初始脉冲信号，所述第二输入端用于接收所述目标信号或所述原生信号，若检测到所述第一输入端的电平变为高电平，则所述锁存器持续输出高电平信号，直至检测到所述第二输入端的电平变为高电平，所述锁存器的输出高电平变回低电平。

另外，所述物理延迟模块由m个反相器依次串联而成，m为偶数，所述反相器具有预设输出迟滞，m个所述预设输出迟滞之和等于所述第二延迟时长；m越小，所述第一预设范围越窄。

另外，所述功能脉冲信号为列地址选通信号。

相应地，本发明实施例还提供一种存储器，包括上述任一项所述的信号生成电路。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

上述技术方案中，利用时钟延迟模块和物理延迟模块共同延迟初始脉冲信号，缩短需要利用物理延迟模块实现的第二延迟时长，从而压缩物理延迟模块带来的延迟波动，使得目标信号相对于初始脉冲信号的延迟靠近目标时长，从而准确控制功能脉冲信号的脉冲宽度，提高功能脉冲信号的有效率。

另外，物理延迟模块可以根据第一标志信号表征的时钟周期的数值选择对应的中间信号，使得时钟延迟模块的第一延迟时长小于目标时长，以及使得中间信号对应的第一延迟时长占目标时长的比例较大，从而尽可能缩短需要利用物理延迟模块实现的第二延迟时长，进一步减小物理延迟带来的延迟波动。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。

图1和图2为信号生成示意图；

图3为本发明实施例提供的信号生成电路的功能结构示意图；

图4为本发明实施例提供的信号生成电路的结构示意图；

图5为本发明实施例提供的信号生成电路的信号示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

参考图3，信号生成电路包括：时钟延迟模块10，用于接收时钟信号2和初始脉冲信号1，以及用于延迟初始脉冲信号1，以输出中间信号10a，中间信号10a相较于初始脉冲信号1延迟第一延迟时长，第一延迟时长等于时钟信号2的一个或多个时钟周期；物理延迟模块20，用于接收并延迟中间信号10a，以输出目标信号20a，物理延迟模块20的预设延迟时长为第二延迟时长，若物理延迟模块20的实际延迟时长等于第二延迟时长，则目标信号20a相较于初始脉冲信号1延迟目标时长，实际延迟时长与第二延迟时长的差值在第一预设范围内波动，第二延迟时长越短，第一预设范围越窄；生成模块30，用于接收初始脉冲信号1和目标信号20a，输出功能脉冲信号30a，功能脉冲信号30a的脉冲宽度等于初始脉冲信号1的上升沿时刻和目标信号20a的上升沿时刻的时间间隔。

本实施例中，第一延迟时长等于n个时钟周期，时钟延迟模块10还用于输出多个中间信号10a，不同中间信号10a对应的n值不同，n为正整数；物理延迟模块20还用于接收第一标志信号20b，第一标志信号20b表征时钟周期的数值，并根据第一标志信号20b接收多个中间信号10a之一以及调整第二延迟时长，以使接收到的中间信号10a对应的第一延迟时长与第二延迟时长之和等于目标时长。

当n值较大或者钟周期的数值较大时，n个时钟周期的总时长可能大于目标时长，即中间信号10a对应的第一延迟时长大于目标时长，此时，物理延迟模块20仅能接收部分中间信号10a，该部分中间信号10a对应的第一延迟时长小于目标时长，从而使得第一延迟时长和第二延迟时长之和等于目标时长。

进一步地，当多个中间信号10a对应的第一延迟时长小于目标时长时，物理延迟模块20可接收对应的第一延迟时长最接近目标时长的中间信号10a，从而最大程度缩短需要利用物理延迟模块20实现的第二延迟时长，缩小第一预设范围，使得目标信号20a相对于初始脉冲信号1的延迟尽可能接近目标时长，从而将功能脉冲信号30a的脉冲宽度准确控制在目标时长附近。

本实施例中，时钟周期为多个不同数值中的一者，第一延迟时长根据时钟周期的数值变化而变化；物理延迟模块20还用于根据第一延迟时长调整第二延迟时长，以使第一延迟时长与第二延迟时长之和等于目标时长。随着时钟周期的数值变化，物理延迟模块20接收的中间信号10a对应的第一延迟时长也会发生变化，此时，需要及时调整物理延迟模块20的第二延迟时长，以保证第一延迟时长与第二延迟时长之和等于目标时长，从而准确控制功能脉冲信号30a的脉冲宽度趋近于目标时长。

以下以时钟周期包括第一时钟周期和第二时钟周期作为示例，对信号生成电路进行详细说明。

参考图4，时钟延迟模块10至少用于输出第一中间信号11a和第二中间信号12a，第一中间信号11a对应的第一延迟时长等于x个时钟周期，第二中间信号12a对应的第一延迟时长等于y个时钟周期，x和y为正整数；物理延迟模块20包括：第一延迟单元21，用于接收第一中间信号11a，第一延迟单元21的预设延迟时长与x个第一时钟周期之和等于目标时长；第二延迟单元22，用于接收第二中间信号12a，第二延迟单元22的预设延迟时长与y个第二时钟周期之和等于目标时长；第一信号选择器26，第一信号选择器26的第一输入端连接第一延迟单元21的输出端，第一信号选择器26的第二输入端连接第二延迟单元22的输出端，第一信号选择器26的输出端连接生成模块30的输入端，用于接收第一标志信号20b，若第一标志信号20b表征时钟周期为第一时钟周期，则控制第一信号选择器26的输出端与第一输入端连通，将第一延迟单元21输出的信号作为目标信号20a；若第一标志信号20b表征时钟周期为第二时钟周期，则控制第一信号选择器26的输出端与第二输入端连通，将第二延迟单元22输出的信号作为目标信号20a。

也就是说，当时钟信号2的时钟周期发生变化时，物理延迟模块20可接收另一中间信号10a，并调整自身的预设延迟时长，以使接收到的中间信号10a对应的第一延迟时长与调整后的预设延迟时长之和等于目标时长。需要说明的是，如果x个第一时钟周期等于y个第二时钟周期，即第一中间信号11a在第一时钟周期条件下的第一延迟时长等于第二中间信号12a在第二时钟周期条件下的第二延迟时长，则物理延迟模块20也可以仅接收另一中间信号10a，而不调整自身的预设延迟时长。

本实施例中，当y值大于x值时，可通过对第一中间信号11a进行延迟y-x个时钟周期，得到第二中间信号12a。具体地，时钟延迟模块10包括：第一时钟单元11，第一时钟单元11的输出端与第一延迟单元21的输入端连接，用于接收初始脉冲信号1，并输出第一中间信号11a；第二时钟单元12，连接于第一时钟单元11和第二延迟单元22之间，用于接收并延迟第一中间信号11a，输出第二中间信号12a。如此，有利于降低第二时钟单元12的复杂度，缩小第二时钟单元12的尺寸以及缩小整体信号生成电路的尺寸。

在其他实施例中，采用独立的两个时钟单元分别接收初始脉冲信号，以及分别形成第一中间信号和第二中间信号，如此，有利于避免第一时钟单元的损坏造成第二时钟单元无法工作，保证信号生成电路至少可以部分工作。

本实施例中，第一时钟单元11由串联的x个延迟器(未图示)组成，延迟器用于接收并延迟信号，延迟器的延迟时长等于一个时钟周期；第二时钟单元12由y-x个延迟器依次串联构成。需要说明的是，延迟器的延迟仅与时钟信号2的时钟周期有关，而与芯片工艺角、实际工作温度以及实际工作电压无关。

具体地，初始脉冲信号1的脉冲宽度等于时钟信号2的时钟周期，初始脉冲信号1的上升沿时刻与时钟信号2的一上升沿时刻相同，延迟器为D触发器，D触发器的触发方式为边沿触发，D触发器的触发输入端用于接收时钟信号2。

以下以第一时钟单元11包含第一D触发器，第二时钟单元12包含第二D触发器作为示例，说明第一时钟单元11和第二时钟单元12的信号接收与信号输出过程：第一D触发器的数据输入端用于接收初始脉冲信号1，触发输入端用于接收时钟信号2，数据输出端用于输出第一中间信号11a，数据输出端分别与第一延迟单元21的输入端和第二D触发器的数据输入端连接；第二D触发器的数据输入端用于接收第一中间信号11a，触发输入端用于接收时钟信号2，数据输出端用于输出第二中间信号12a，数据输出端与第二延迟单元22的输入端连接。

关于第一D触发器在本申请中的延迟原理，具体如下：当时钟信号2进入第一个上升沿时段时，检测初始脉冲信号1的电平，此时初始脉冲信号1处于低电平或开始进入上升沿时段，尚未上升至高电平，接收初始脉冲信号1的第一D触发器输出低电平，持续一个时钟周期；在一个时钟周期之后，当时钟信号2进入第二个上升沿时段时，再次检测初始脉冲信号1的电平，此时初始脉冲信号1处于高电平或开始进入下降沿时段，尚未回落到低电平，接收初始脉冲信号1的第一D触发器输出高电平，持续一个时钟周期；在又一个时钟周期之后，当时钟信号2进入第三个上升沿时段时，再次检测初始脉冲信号1的电平，此时初始脉冲信号1处于低电平，接收初始脉冲信号1的第一D触发器输出低电平，以此类推…如此，第一D触发器可以实现一个时钟周期的延迟。

可以理解的是，以上仅以第一D触发器作为示例介绍D触发器的延迟原理，其他用于接收中间信号10a或其他类型信号的D触发器的延迟原理与第一D触发器的延迟原理类似，都是以时钟信号2的上升沿起始时刻(即进入上升沿时段的时刻)作为检测时刻，对数据输入端接收到的信号的电平进行检测、输出以及维持阻塞，在此不再进行赘述。

此外，在一些实施例中，初始脉冲信号1基于时钟信号2生成，但是由于生成过程具有一定的延迟性，因此，尽管初始脉冲信号1的脉冲宽度为一个时钟周期，但初始脉冲信号1的上升沿时刻晚于时钟信号2对应的上升沿时刻。具体地，参考图5，当时钟信号2进入第一上升沿时段时，初始脉冲信号1依旧处于低电平，此时第一中间信号11a相应为低电平，当时钟信号2进入第二上升沿时段时，初始脉冲信号1处于高电平，此时第一中间信号11a相应为高电平，然而，由于D触发器自身具有一定的输出时滞，因此，第一中间信号11a的上升沿起始时刻晚于时钟信号2的第二上升沿起始时刻。

需要说明的是，由于D触发器或其他物理器件自身的输出时滞属于不可避免的缺陷，甚至导线都具有极短输出迟滞，只是一般忽略不计，因此，在半导体领域，表述不同信号的上升沿时刻相同，并非指代不同信号的上升沿时刻完全一致，而是指不同信号的上升沿时刻的时间间隔处于一定范围内，只要处于这一范围内，都认为属于“相同”的范畴。其中，“一定范围”并非是一固定的阈值范围，而是受工艺角类型、工作电压以及工作温度等因素影响的一个动态的阈值范围。

本实施例中，时钟周期还包括第三时钟周期、第四时钟周期或第五时钟周期；时钟延迟模块10至少用于输出第三中间信号13a、第四中间信号14a和第五中间信号15a，第三中间信号13a对应的第一延迟时长等于a个时钟周期，第四中间信号14a对应的第一延迟时长等于b个时钟周期，第五中间信号15a对应的第一延迟时长等于c个时钟周期，a、b和c为正整数；物理延迟模块20包括：第三延迟单元23，用于接收第三中间信号13a，第三延迟单元23的预设延迟时长与a个第三时钟周期之和等于目标时长；第四延迟单元24，用于接收第四中间信号14a，第四延迟单元24的预设延迟时长与b个第四时钟周期之和等于目标时长；第五延迟单元25，用于接收第五中间信号15a，第五延迟单元25的预设延迟时长与c个第五时钟周期之和等于目标时长；第一信号选择器26的第三输入端连接第三延迟单元23的输出端，第一信号选择器26的第四输入端连接第四延迟单元24的输出端，第一信号选择器26的第五输入端连接第五延迟单元25的输出端；第一标志信号20b还用于表征第三时钟周期、第四时钟周期或第五时钟周期，第一信号选择器26还用于根据第一标志信号20b控制第一信号选择器26的输出端与第三延迟单元23的输出端、第四延迟单元24的输出端或第五延迟单元25的输出端连接。

本实施例中，根据时钟周期的数值数量设置对应数量的时钟单元，每一时钟单元产生一个中间信号10a，中间信号10a的数量与时钟周期的数值数量相同；此外，延迟单元的数量小于等于中间信号10a的数量相同，当x个第一时钟周期、y个第二时钟周期、a个第三时钟周期、b个第四时钟周期以及c个第五时钟周期的时长中存在k个相同的值时，可设置5-k+1个延迟单元，其中一个延迟单元根据第一标志信号20b接收不同的中间信号10a；或者，设置5个延迟单元，其中k个延迟单元的第二延迟时长相等。

需要说明的是，时钟周期的数值区间的数量与存储芯片类型以及第一标志信号20b表征的信号有关，本文中，第一标志信号20b表征的是相邻列地址选通信号之间的延迟(CAS to CAS command delay)，简称tccd，在常见存储芯片中，tccd的参数为4、5、6、7、8，即tccd的参数类型为5种，对应的，时钟周期的数值区间为5个；在其他实施例中，存储芯片的时钟周期数量可以根据实际需要进行调整。

本实施例中，时钟延迟模块10还包括：第三时钟单元13，连接于第二时钟单元12与第三延迟单元23之间，用于接收并延迟第二中间信号12a，输出第三中间信号13a；第四时钟单元14，连接于第三时钟单元13与第四延迟单元24之间，用于接收并延迟第三中间信号13a，输出第四中间信号14a；第五时钟单元15，连接于第四时钟单元14与第五延迟单元25之间，用于接收并延迟第四中间信号14a，输出第五中间信号15a。

本实施例中，信号生成电路还包括：原生延迟模块40，用于接收并延迟初始脉冲信号1，以输出原生信号40a，原生延迟模块40的预设延迟时长为目标时长，原生延迟模块40的实际延迟时长与目标时长的差值在第二预设范围内波动，目标时长越短，第二预设范围越窄；生成模块30包括：第二信号选择器31，用于接收原生信号40a和目标信号20a，以及接收第二标志信号31b，并根据第二标志信号31b输出原生信号40a或目标信号20a；锁存器32，用于接收初始脉冲信号1，以及接收原生信号40a或目标信号20a，若接收到原生信号40a，功能脉冲信号30a的脉冲宽度等于初始脉冲信号1的上升沿时刻与原生信号40a上升沿时刻的时间间隔。

其中，第二标志信号31b为选择控制信号，用于表征用户对于信号生成电路的运行模式的需求和选择。当用户选择功能脉冲信号30a的脉冲宽度波动较小的模式，或者说，选择受工艺角、工作电压以及工作温度影响较小的模式时，第二信号选择器31输出目标信号；当用户选择功能脉冲信号30a的脉冲宽度波动较大的模式，或者说，选择受工艺角、工作电压以及工作温度影响较大的模式，即真实环境模式时，第二信号选择器31输出原生信号。

本实施例中，锁存器32具有第一输入端和第二输入端，第一输入端用于接收初始脉冲信号1，第二输入端用于接收目标信号20a或原生信号40a，若检测到第一输入端的电平变为高电平，则锁存器32持续输出高电平信号，直至检测到第二输入端的电平变为高电平，锁存器32的输出高电平变回低电平。锁存器32可设置为SR锁存器。

本实施例中，物理延迟模块20都由反相器依次串联而成，具体来说，物理延迟模块20由m个反相器依次串联而成，m为偶数，反相器具有预设输出迟滞，m个预设输出迟滞之和等于第二延迟时长，m越小，预设延迟时长越小，第一预设范围越小。反相器的预设输出迟滞受工艺角、工作温度以及工作电压的影响，物理延迟模块20的延迟波动为m个反相器的预设输出迟滞波动之和，反相器的数量越少，物理延迟模块20的延迟波动越小。

可以理解的是，物理延迟模块20中的每一延迟单元都由偶数个反相器串联组成，不同延迟单元包含的反相器的数量可以相同或不同；此外，本文中，功能脉冲信号30a为列地址选通信号。

以下以第一时钟单元11、第二时钟单元12、第三时钟单元13、第四时钟单元14以及第五时钟单元15都仅包括一个D触发器作为实施例，对功能脉冲信号30a的生成进行详细说明。

参考图4和图5，初始脉冲信号1是基于时钟信号2产生的，初始脉冲信号1的脉冲宽度等于时钟信号2的一个时钟周期，然而，由于生成装置本身具有一定的输出迟滞，因此，初始脉冲信号1的上升沿起始时刻相对于时钟信号2的第一个上升沿起始时刻略有延迟。

第一时钟单元11接收到初始脉冲信号1之后，对初始脉冲信号1进行一个时钟周期的延迟，得到第一中间信号11a。需要说明的是，由于D触发器自身也具有输出迟滞，因此，第一中间信号11a的上升沿时刻相较于时钟信号2的第二个上升沿时刻略有延迟。

同理，第二时钟单元12根据时钟信号2的上升沿时刻对第一中间信号11a进行一个时钟周期的延迟，得到第二中间信号12a，第二中间信号12a的上升沿时刻相较于时钟信号2的第三个上升沿时刻略有延迟；第三时钟单元13对第二中间信号12a进行一个时钟周期的延迟，得到第三中间信号13a；第四时钟单元14对第三中间信号13a进行一个时钟周期的延迟，得到第四中间信号14a；第五时钟单元15对第四中间信号14a进行一个时钟周期的延迟，得到第五中间信号15a。

原生延迟模块40接收到初始脉冲信号1之后，对初始脉冲信号1进行预设延迟时长的延迟，得到原生信号40a，预设延迟时长为目标时长。由于原生延迟模块40的预设延迟时长较大，因此，原生信号40a相较于初始脉冲信号1的延迟相对于目标时长波动较大；此外，原生延迟模块40一般完全由反相器串联而成，原生信号40a的波动范围由反相器的数量决定。

图5所示信号图中，第一信号选择器26根据第一标志信号20b控制第一信号选择器26的输出端与第五延迟单元25的输出端连通，物理延迟模块20在接收到对应的第五时钟单元15输出的第五中间信号15a之后，对第五中间信号15a进行进一步延迟，得到目标信号20a；第二信号选择器31根据第二标志信号31b输出目标信号20a；锁存器32根据初始脉冲信号1和目标信号20a输出功能脉冲信号30a。

需要说明的是，在实际连接D触发器以及连接反相器的过程中，如果无法恰好得到目标时长的延迟，则按照实际目标时长宜大不宜小的规则进行连接，即第一延迟时长与第二延迟时长之和不宜小于目标时长，从而保证CSL信号的脉冲宽度能够满足预设要求，即在CSL信号的脉冲宽度内完成数据读写。基于上述规则，当时钟周期区间内包含多个典型值时，选取最小典型值表征该时钟周期区间，从而在实际时钟周期较短的情况下，控制CSL信号的脉冲宽度满足读写时间要求。具体地，若在实际时钟周期较短的情况下，CSL信号的脉冲宽度能够满足预设要求，则在实际时钟周期较长的情况下，CSL信号的脉冲宽度必然能够满足预设要求。

在一实施例中，第一时钟单元11包含串联的多个D触发器，第一时钟周期为1.5ns，第二时钟周期为1.07/1.25ns，第三时钟周期为0.83ns/0.93ns，第四时钟周期为0.75ns，第五时钟周期为0.625/0.68ns，目标时长为3.5ns，单一反相器的预设输出迟滞为0.05ns；相应地，基于上述规则，选取1.07ns表征第二时钟周期、选取0.83ns表征第三时钟周期以及选取0.625ns表征第五时钟周期。

其中，目标时长的具体数值根据CSL信号的脉冲宽度需求确定，多个时钟周期的数值区间根据tccd的参数确定。以动态随机存储器(Dynamic Random Access Memory,DRAM)DDR4芯片为例，tccd的参数与数据传输速率、时钟频率以及时钟周期的对应关系如下：

基于上述示例和规则，可以设置第一时钟单元11包含2个D触发器，第一延迟单元21包含10个反相器，在时钟周期为第一时钟周期的条件下，第一延迟时长与第二延迟时长之和为1.5×2+0.05×10＝3.5ns；可设置第二时钟单元12包含一个D触发器，第二延迟单元22包含6个反相器，在时钟周期为第二时钟周期条件下，第一延迟时长与第二延迟时长之和为1.07×3+0.05×6＝3.51ns；可设置第三时钟单元13包含一个D触发器，第三延迟单元23包含4个反相器，在时钟周期为第三时钟周期条件下，第一延迟时长与第二延迟时长之和为0.83×4+0.05×4＝3.52ns。

由于在时钟周期为第四时钟周期的情况下，即便第四时钟单元14仅包含一个D触发器，也会造成第一延长时长超时，即0.75×5＝3.75>3.5ns，因此，可去除第四时钟单元14，或者将第四时钟单元14设置为无延迟导线，使得第三时钟单元13的输出端实质上分别连接第三延迟单元23输入端和第四延迟单元24输入端，同时，设置第四延迟单元24包含10个反相器，使得在时钟周期为第四时钟周期的情况下，第一延迟时长与第二延迟时长之和为0.75×4+0.05×10＝3.5ns。

在其他实施例中，还可以设置每一时钟单元都仅包含1个D触发器；或者，第一时钟单元包含第一D触发器和第二D触发器，第一D触发器的数据输出端与第二D触发器的数据输入端连接，第一D触发器用于接收初始脉冲信号和时钟信号，第二D触发器用于接收时钟信号和输出第一中间信号，第二时钟单元串接于第一D触发器与第二延迟单元之间，此时，第二时钟单元和第三时钟单元都仅包含一个D触发器。

此外，由于第四中间信号14a对应的第一延迟时长等于4个时钟周期，且时钟周期为第四时钟周期时，第四延迟单元24包含的反相器数量与第一延迟单元21包含的反相器数量相同，因此，可舍弃第四延迟单元24，并设置第一延迟单元21还用于接收第四中间信号14和第一标志信号20b，以根据第一标志信号20b接收第一中间信号11a或第四中间信号14a。

另外，在第四时钟单元14实质上没有延迟，第四中间信号14a对应的第一延迟时长等于4个时钟周期的情况下，可设置第五时钟单元15包含一个D触发器，第五延迟单元25包含8个反相器，在时钟周期为第五时钟周期条件下，第一延迟时长与第二延迟时长之和为0.625×5+0.05×8＝3.525ns。

若单一反相器在常规条件下的预设输出迟滞为0.05ns，则为实现3.5ns的延迟时长，需要70个依次串联的反相器，以构成原生延迟模块40。以下假设组成原生延迟模块40和物理延迟模块20中每一延迟单元的反相器的预设输出迟滞在0.04ns～0.06ns之间波动，0.06ns为反相器在SS工艺角、高温以及低压条件为预设输出迟滞，0.04ns为反相器在FF工艺角、低温以及高压条件下的预设输出迟滞，详细说明采用目标信号20a生成功能脉冲信号30a与采用原生信号40a生成功能脉冲信号30a的区别。

在第一时钟周期的情况下，目标信号20a相较于初始脉冲信号1的延迟处于3.4ns～3.6ns之间，在第二时钟周期的情况下，目标信号20a相较于初始脉冲信号1的延迟处于3.45ns～3.57ns之间，在第三时钟周期的情况下，目标信号20a相较于初始脉冲信号1的延迟处于3.48ns～3.56ns之间，在第四时钟周期的情况下，目标信号20a相较于初始脉冲信号1的延迟处于3.4ns～3.6ns之间，在第五时钟周期的情况下，目标信号20a相较于初始脉冲信号1的延迟处于3.445ns～3.605ns之间。也就是说，在不同时钟周期的情况下，根据目标信号20a和初始脉冲信号1生成的功能脉冲信号30a的脉冲宽度处于3.4ns～3.605ns之间。

相应地，原生信号40a相较于初始脉冲信号1的延迟处于2.8ns～4.2ns之间。显然，根据目标信号20a和初始脉冲信号1得到的功能脉冲信号30a的脉冲宽度具有更高的稳定性，可有效适用于不同工艺角条件，保证数据读写的有效进行。

本实施例中，利用时钟延迟模块和物理延迟模块共同延迟初始脉冲信号，缩短需要利用物理延迟模块实现的第二延迟时长，从而压缩物理延迟模块带来的延迟波动，使得目标信号相对于初始脉冲信号的延迟靠近目标时长，从而准确控制功能脉冲信号的脉冲宽度，提高功能脉冲信号的有效率。

相应地，本发明实施例还提供一种存储器，包含上述任一项的信号生成电路，如此，存储器具有较高的读写成功率，存储器具有较高的可靠性。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (14)

1.一种信号生成电路，其特征在于，包括：

时钟延迟模块，用于接收时钟信号和初始脉冲信号，以及用于延迟所述初始脉冲信号，以输出中间信号，所述中间信号相较于所述初始脉冲信号延迟第一延迟时长，所述第一延迟时长等于所述时钟信号的一个或多个时钟周期；

物理延迟模块，用于接收并延迟所述中间信号，以输出目标信号，所述物理延迟模块的预设延迟时长为第二延迟时长，若所述物理延迟模块的实际延迟时长等于所述第二延迟时长，则所述目标信号相较于所述初始脉冲信号延迟目标时长，所述实际延迟时长与所述第二延迟时长的差值在第一预设范围内波动，所述第二延迟时长越短，所述第一预设范围越窄；

生成模块，用于接收所述初始脉冲信号和所述目标信号，输出功能脉冲信号，所述功能脉冲信号的脉冲宽度等于所述初始脉冲信号的上升沿时刻和所述目标信号的上升沿时刻的时间间隔。

2.根据权利要求1所述的信号生成电路，其特征在于，所述第一延迟时长等于n个所述时钟周期，所述时钟延迟模块还用于输出多个所述中间信号，不同所述中间信号对应的n值不同，n为正整数；

所述物理延迟模块还用于接收第一标志信号，所述第一标志信号表征所述时钟周期的数值，并根据所述第一标志信号接收多个所述中间信号之一以及调整所述第二延迟时长，以使接收到的所述中间信号对应的所述第一延迟时长与所述第二延迟时长之和等于所述目标时长。

3.根据权利要求1所述的信号生成电路，其特征在于，所述时钟周期为多个不同数值中的一者，所述第一延迟时长根据所述时钟周期的数值变化而变化；所述物理延迟模块还用于根据所述第一延迟时长调整所述第二延迟时长，以使所述第一延迟时长与所述第二延迟时长的和等于所述目标时长。

4.根据权利要求2所述的信号生成电路，其特征在于，所述时钟周期包括第一时钟周期或第二时钟周期；所述时钟延迟模块至少用于输出第一中间信号和第二中间信号，所述第一中间信号对应的所述第一延迟时长等于x个所述时钟周期，所述第二中间信号对应的所述第一延迟时长等于y个所述时钟周期，x和y为正整数；所述物理延迟模块包括：

第一延迟单元，用于接收所述第一中间信号，所述第一延迟单元的所述预设延迟时长与x个所述第一时钟周期之和等于所述目标时长；

第二延迟单元，用于接收所述第二中间信号，所述第二延迟单元的所述预设延迟时长与y个所述第二时钟周期之和等于所述目标时长；

第一信号选择器，所述第一信号选择器的第一输入端连接所述第一延迟单元的输出端，所述第一信号选择器的第二输入端连接所述第二延迟单元的输出端，所述第一信号选择器的输出端连接所述生成模块的输入端，用于接收第一标志信号，若所述第一标志信号表征所述时钟周期为所述第一时钟周期，则控制所述第一信号选择器的输出端与所述第一输入端连通；若所述第一标志信号表征所述时钟周期为所述第二时钟周期，则控制所述第一信号选择器的输出端与所述第二输入端连通。

5.根据权利要求4所述的信号生成电路，其特征在于，所述第一标志信号表征相邻列地址选通信号之间的延迟。

6.根据权利要求4所述的信号生成电路，其特征在于，y>x；所述时钟延迟模块包括：第一时钟单元，所述第一时钟单元的输出端与所述第一延迟单元的输入端连接，用于接收所述初始脉冲信号，并输出所述第一中间信号；

第二时钟单元，连接于所述第一时钟单元和所述第二延迟单元之间，用于接收并延迟所述第一中间信号，输出所述第二中间信号。

7.根据权利要求6所述的信号生成电路，其特征在于，所述第一时钟单元由串联的x个延迟器组成，所述延迟器用于接收并延迟信号，所述延迟器的延迟时长等于一个所述时钟周期；所述第二时钟单元由y-x个所述延迟器依次串联构成。

8.根据权利要求7所述的信号生成电路，其特征在于，所述初始脉冲信号的脉冲宽度等于所述时钟周期，所述初始脉冲信号的上升沿时刻与所述时钟信号的一上升沿时刻相同，所述延迟器为D触发器，所述D触发器的触发方式为边沿触发，所述D触发器的触发输入端用于接收所述时钟信号。

9.根据权利要求4所述的信号生成电路，其特征在于，所述时钟周期还包括第三时钟周期、第四时钟周期或第五时钟周期；所述时钟延迟模块至少用于输出第三中间信号、第四中间信号和第五中间信号，所述第三中间信号对应的所述第一延迟时长等于a个所述时钟周期，所述第四中间信号对应的所述第一延迟时长等于b个所述时钟周期，所述第五中间信号对应的所述第一延迟时长等于c个所述时钟周期，a、b和c为正整数；所述物理延迟模块还包括：

第三延迟单元，用于接收所述第三中间信号，所述第三延迟单元的所述预设延迟时长与a个所述第三时钟周期之和等于所述目标时长；

第四延迟单元，用于接收所述第四中间信号，所述第四延迟单元的所述预设延迟时长与b个所述第四时钟周期之和等于所述目标时长；

第五延迟单元，用于接收所述第五中间信号，所述第五延迟单元的所述预设延迟时长与c个所述第五时钟周期之和等于所述目标时长；

所述第一信号选择器的第三输入端连接所述第三延迟单元的输出端，所述第一信号选择器的第四输入端连接所述第四延迟单元的输出端，所述第一信号选择器的第五输入端连接所述第五延迟单元的输出端；

所述第一标志信号还用于表征所述三时钟周期、所述第四时钟周期或所述第五时钟周期，所述第一信号选择器还用于根据所述第一标志信号控制所述第一信号选择器的输出端与所述第三延迟单元的输出端、所述第四延迟单元的输出端或所述第五延迟单元的输出端连接。

10.根据权利要求1所述的信号生成电路，其特征在于，还包括：

原生延迟模块，用于接收并延迟所述初始脉冲信号，以输出原生信号，所述原生延迟模块的预设延迟时长为所述目标时长，所述原生延迟模块的实际延迟时长与所述目标时长的差值在第二预设范围内波动，所述目标时长越短，所述第二预设范围越窄；所述生成模块包括：

第二信号选择器，用于接收所述原生信号和所述目标信号，以及接收第二标志信号，并根据所述第二标志信号输出所述原生信号或所述目标信号；

锁存器，用于接收所述初始脉冲信号，以及接收所述原生信号或所述目标信号，若接收到所述原生信号，所述功能脉冲信号的脉冲宽度等于所述初始脉冲信号上升沿时刻与所述原生信号上升沿时刻的时间间隔。

11.根据权利要求10所述的信号生成电路，其特征在于，所述锁存器具有第一输入端和第二输入端，所述第一输入端用于接收所述初始脉冲信号，所述第二输入端用于接收所述目标信号或所述原生信号，若检测到所述第一输入端的电平变为高电平，则所述锁存器持续输出高电平信号，直至检测到所述第二输入端的电平变为高电平，所述锁存器的输出高电平变回低电平。

12.根据权利要求1所述的信号生成电路，其特征在于，所述物理延迟模块由m个反相器依次串联而成，m为偶数，所述反相器具有预设输出迟滞，m个所述预设输出迟滞之和等于所述第二延迟时长；m越小，所述第一预设范围越窄。

13.根据权利要求1所述的信号生成电路，其特征在于，所述功能脉冲信号为列地址选通信号。

14.一种存储器，其特征在于，包括权利要求1～13中任一项所述的信号生成电路。

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