CN112447209A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置具备多个存储单元及连接于这些存储单元的多条位线、分别连接于这些多条位线的多个感测放大器单元、及连接于这些多个感测放大器单元的高速缓冲存储器。感测放大器单元具备：第1晶体管，连接于位线；第2晶体管，经由第1布线连接于第1晶体管；及感测晶体管，具备经由第2布线连接于第2晶体管的栅电极。而且，该半导体存储装置具备连接于第1感测放大器单元的第1布线及高速缓冲存储器的第3晶体管。而且，该半导体存储装置具备连接于第2感测放大器单元的第1布线及第1感测放大器单元的第2布线的第4晶体管。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-161032号(申请日期：2019年9月4日)作为基础申请案的优先权。本申请案因参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备：存储单元阵列，具备多个存储单元及连接于多个存储单元的多条位线；及多个感测放大器单元，分别连接于多条位线。
发明内容
实施方式提供一种能够高速地动作的半导体存储装置。
一实施方式的半导体存储装置具备存储单元阵列。存储单元阵列具备多个存储单元及连接于多个存储单元的多条位线。而且，半导体存储装置具备分别连接于多条位线的多个感测放大器单元。感测放大器单元具备：第1晶体管，连接于位线；第2晶体管，经由第1布线连接于第1晶体管；感测晶体管，具备经由第2布线连接于第2晶体管的栅电极；第3布线，连接于感测晶体管；第1锁存电路，连接于第3布线；及电压传输电路，根据锁存在第1锁存电路中的值，使第1布线与第1电压供给线或第2电压供给线导通。而且，半导体存储装置具备：第4布线，共通地连接于多个感测放大器单元的第3布线；及高速缓冲存储器，具备连接于第4布线的第5布线、及连接于第5布线的多条第2锁存电路。而且，半导体存储装置具备：第3晶体管，连接于多个感测放大器单元中的第1感测放大器单元的第1布线及高速缓冲存储器的第5布线；及第4晶体管，连接于多个感测放大器单元中的第2感测放大器单元的第1布线及第1感测放大器单元的第2布线。
附图说明
图1是表示第1实施方式的存储系统10的构成的示意性框图。
图2是表示内存颗粒MD的构成的示意性框图。
图3是表示存储单元阵列MCA的构成的示意性电路图。
图4是表示感测放大器模块SAM的构成的示意性电路图。
图5是表示感测放大器SA的构成的示意性电路图。
图6是表示内存颗粒MD的构成的示意性俯视图。
图7是表示存储单元阵列MCA的构成的示意性俯视图。
图8是表示存储单元阵列MCA的构成的示意性剖视图。
图9是表示存储单元MC的构成的示意性剖视图。
图10是表示感测放大器模块SAM的构成的示意性俯视图。
图11是用来对读取动作进行说明的示意性剖视图。
图12是用来对读取动作进行说明的示意性时序图。
图13(a)～(d)是用来对读取动作进行说明的示意表。
图14是表示比较例的感测放大器模块SAM'的构成的示意性框图。
图15是表示比较例的感测放大器SA'的构成的示意性电路图。
图16是表示比较例的半导体存储装置的一部分构成的示意性俯视图。
图17是表示第2实施方式的感测放大器模块SAM＿O、SAM＿E的构成的示意性俯视图。
图18是表示感测放大器模块SAM＿O、SAM＿E的构成的示意性电路图。
图19(a)～(d)是用来对读取动作进行说明的示意表。
图20是表示第3实施方式的感测放大器模块SAM”的构成的示意性俯视图。
图21(a)～(d)是用来对读取动作进行说明的示意表。
图22是表示变化例的半导体存储装置的一部分构成的示意性电路图。
具体实施方式
接着，参照附图，详细地说明实施方式的半导体存储装置。另外，以下实施方式仅为一例，并非以限定本发明的意图表示。
而且，在本说明书中，在提及“半导体存储装置”时，有时意指内存颗粒，有时也意指内存芯片、存储卡、SSD(Solid State Disk，固态硬盘)等包含控制器芯片的存储系统。进而，有时也意指智能手机、平板电脑终端、个人电脑等包含主机的构成。
而且，在本说明书中，在提及第1构成“电性连接”于第2构成的情况下，第1构成可直接连接于第2构成，第1构成也可经由布线、半导体构件或晶体管等连接于第2构成。例如，在串联连接了3个晶体管的情况下，即便第2个晶体管处于断开(OFF)状态，第1个晶体管也“电性连接”于第3个晶体管。
而且，在本说明书中，在提及第1构成“连接于”第2构成及第3构成“之间”的情况下，存在意指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径的情况。
而且，在本说明书中，在提及电路等使2条布线等“导通”的情况下，存在意指例如该电路等包含晶体管等，该晶体管等设置在2条布线之间的电流路径，从而该晶体管等成为导通(ON)状态的情况。
[第1实施方式]
[存储系统10]
图1是表示第1实施方式的存储系统10的构成的示意性框图。
存储系统10根据自主机20发送的信号，进行用户数据的读取、写入、擦除等。存储系统10是例如内存芯片、存储卡、SSD或其它能够存储用户数据的系统。存储系统10具备存储用户数据的多个内存颗粒MD、及连接于这些多个内存颗粒MD及主机20的控制器芯片CD。控制器芯片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read-Only Memory，只读存储器)、ECC(Error Correcting Code，纠错码)电路等，进行逻辑地址与物理地址的转换、误码检测/校正、损耗均衡等处理。
图2是表示第1实施方式的内存颗粒MD的构成的示意性框图。图3～图5是表示内存颗粒MD的一部分构成的示意性电路图。
如图2所示，内存颗粒MD具备存储数据的存储单元阵列MCA、及连接于存储单元阵列MCA的外围电路PC。
[存储单元阵列MCA]
存储单元阵列MCA具备多个存储块MB。这些多个存储块MB如图3所示，分别具备多个字符串单元SU。这些多个字符串单元SU分别具备多个内存字符串MS。这些多个内存字符串MS的一端分别经由位线BL连接于外围电路PC。而且，这些多个内存字符串MS的另一端分别经由共通的源极线SL连接于外围电路PC。
内存字符串MS具备串联连接于位线BL及源极线SL之间的漏极选择晶体管STD、多个存储单元MC、及源极选择晶体管STS。以下，存在将漏极选择晶体管STD及源极选择晶体管STS简单称为选择晶体管(STD、STS)的情况。
本实施方式的存储单元MC是具备作为沟道区域发挥作用的半导体层、包含电荷存储膜的栅极绝缘膜、及栅电极的场效应型晶体管(存储晶体管)。存储单元MC的阈值电压根据电荷存储膜中的电荷量而变化。存储单元MC存储1位或多位的数据。另外，于与1个内存字符串MS对应的多个存储单元MC的栅电极分别连接字线WL。这些字线WL分别共通地连接于1个存储块MB中的所有内存字符串MS。
选择晶体管(STD、STS)是具备作为沟道区域发挥作用的半导体层、栅极绝缘膜及栅电极的场效应型晶体管。于选择晶体管(STD、STS)的栅电极分别连接选择栅极线(SGD、SGS)。漏极选择线SGD对应于字符串单元SU进行设置，并共通地连接于1个字符串单元SU中的所有内存字符串MS。源极选择线SGS共通地连接于1个存储块MB中的所有内存字符串MS。
[外围电路PC]
外围电路PC如图2所示，具备行解码器RD、感测放大器模块SAM、高速缓冲存储器CM、电压产生电路VG、及定序器SQC。而且，外围电路PC具备地址寄存器ADR、指令寄存器CMR、及状态寄存器STR。而且，外围电路PC具备输入输出控制电路I/O及逻辑电路CTR。
行解码器RD例如具备解码电路及开关电路。解码电路将地址寄存器ADR中锁存的行地址RA解码。开关电路根据解码电路的输出信号，使与行地址RA对应的字线WL及选择栅极线(SGD、SGS)与对应的电压供给线导通。
感测放大器模块SAM如图4所示，具备与多条位线BL对应的多个感测放大器单元SAU0～SAU15。感测放大器单元SAU0～SAU15分别具备：感测放大器SA，连接于位线BL；布线LBUS，连接于感测放大器SA；锁存电路SDL、ADL、BDL、CDL，连接于布线LBUS；及预充电用充电晶体管45(图5)，连接于布线LBUS。感测放大器单元SAU0～SAU15内的布线LBUS经由开关晶体管DSW连接于布线DBUS。另外，布线DBUS中连接有预充电用充电晶体管51。
感测放大器SA如图5所示，具备根据流入位线BL的电流释放布线LBUS的电荷的感测晶体管31。感测晶体管31的源极电极连接于接地电压供给端子。栅电极经由开关晶体管32连接于布线LBUS。栅电极经由感测节点SEN、放电晶体管33、节点COM、箝位晶体管34及耐压晶体管35连接于位线BL。另外，感测节点SEN经由电容器38连接于内部控制信号CLK。
而且，感测放大器SA具备电压传输电路，该电压传输电路根据锁存在锁存电路SDL的值，使节点COM及感测节点SEN选择性地与电压供给线VDD或电压供给线VSRC导通。该电压传输电路具备：节点N1；充电晶体管36，连接于节点N1及感测节点SEN之间；充电晶体管39，连接于节点N1及节点COM之间；充电晶体管37，连接于节点N1及电压供给线VDD之间；及放电晶体管40，连接于节点N1及电压供给线VSRC之间。另外，充电晶体管37及放电晶体管40的栅电极共通地连接于锁存电路SDL的节点INV＿S。
而且，如图5所示，感测放大器单元SAU13中包含的感测节点SEN经由布线L2及开关晶体管46连接于感测放大器单元SAU14中包含的节点COM。同样，感测放大器单元SAUk(k为0以上14以下的整数)中包含的感测节点SEN经由布线L2及开关晶体管46，连接于感测放大器单元SAUk+1中包含的节点COM。
另外，感测晶体管31、开关晶体管32、放电晶体管33、箝位晶体管34、充电晶体管36、充电晶体管39、放电晶体管40及开关晶体管46例如为增强型NMOS(N-channel metaloxide semiconductor，N型金氧半导体)晶体管。耐压晶体管35例如为降压型NMOS晶体管。充电晶体管37例如为PMOS(P-channel metal oxide semiconductor，P型金氧半导体)晶体管。
而且，开关晶体管32的栅电极连接于信号线STB。放电晶体管33的栅电极连接于信号线XXL。箝位晶体管34的栅电极连接于信号线BLC。耐压晶体管35的栅电极连接于信号线BLS。充电晶体管36的栅电极连接于信号线HLL。充电晶体管39的栅电极连接于信号线BLX。开关晶体管46的栅电极连接于信号线SW1。这些信号线STB、XXL、BLC、BLS、HLL、BLX、SW1连接于定序器SQC。
锁存电路SDL具备：节点LAT＿S及INV＿S；反相器41及42，并联连接于这些节点LAT＿S及INV＿S；开关晶体管43，连接于节点LAT＿S及布线LBUS；及开关晶体管44，连接于节点INV＿S及布线LBUS。开关晶体管43及44例如为NMOS晶体管。开关晶体管43的栅电极经由信号线STI连接于定序器SQC。开关晶体管44的栅电极经由信号线STL连接于定序器SQC。
锁存电路ADL、BDL、CDL与锁存电路SDL大致相同地构成。但是，如上所述，锁存电路SDL的节点INV＿S与感测放大器SA中的充电晶体管37及放电晶体管40的栅电极导通。锁存电路ADL、BDL、CDL在这一点上与锁存电路SDL不同。
开关晶体管DSW例如为NMOS晶体管。开关晶体管DSW连接于布线LBUS及布线DBUS之间。开关晶体管DSW的栅电极经由信号线DBS(图4)连接于定序器SQC。
另外，如图4所示，所述信号线STB、HLL、XXL、BLX、BLC、BLS、SW1分别在感测放大器模块SAM中包含的所有感测放大器单元SAU之间共通地连接。而且，所述电压供给线VDD及电压供给线VSRC分别在感测放大器模块SAM中包含的所有感测放大器单元SAU之间共通地连接。而且，锁存电路SDL的信号线STI及信号线STL分别在感测放大器模块SAM中包含的所有感测放大器单元SAU之间共通地连接。同样，锁存电路ADL、BDL、CDL中的对应于信号线STI及信号线STL的信号线ATI、ATL、BTI、BTL、CTI、CTL分别在感测放大器模块SAM中包含的所有感测放大器单元SAU之间共通地连接。另一方面，所述信号线DBS分别与感测放大器模块SAM中包含的所有感测放大器单元SAU对应地设置有多条。
高速缓冲存储器CM例如图4所示，具备连接于布线DBUS的布线L1、及连接于布线L1的锁存电路XDL0～XDL15。锁存电路XDL0～XDL15中包含的数据经由布线L1依次传送至感测放大器模块SAM或输入输出控制电路I/O。
布线L1经由开关晶体管52连接于布线DBUS。开关晶体管52的栅电极经由信号线SW2连接于定序器SQC。
锁存电路XDL0～XDL15具备：节点LAT＿X及INV＿X；反相器61及62，并联连接于这些节点LAT＿X及INV＿X；开关晶体管63，连接于节点LAT＿X及布线L1；及开关晶体管64，连接于节点INV＿X及布线L1。开关晶体管63及64例如为NMOS晶体管。开关晶体管63的栅电极经由信号线XTI0～XTI15连接于定序器SQC。开关晶体管64的栅电极经由信号线XTL0～XTL15连接于定序器SQC。
而且，如图4所示，布线L1经由感测放大器单元SAU0中包含的开关晶体管46(图5)，连接于感测放大器单元SAU0中包含的节点COM。
电压产生电路VG(图2)例如具备电荷泵电路等升压电路、稳压器等降压电路、及未图示的多条电压供给线。而且，所述升压电路及降压电路分别连接于电源电压供给端子VCC、VSS。电压产生电路VG根据来自定序器SQC的内部控制信号，将电源电压供给端子VCC-VSS间的电压升压或降压，且在进行对于存储单元阵列MCA的读取动作、写入顺序及擦除顺序时，产生向位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)供给的多种动作电压，且同时自多条电压供给线输出。
定序器SQC依次将锁存在指令寄存器CMR中的指令数据CMD解码，并将内部控制信号输出至行解码器RD、感测放大器模块SAM、及电压产生电路VG。而且，定序器SQR适当地将表示自身状态的状态数据输出至状态寄存器STR。例如，在执行写入顺序或擦除顺序时，将表示写入顺序或擦除顺序是否已正常结束的信息作为状态数据输出。
输入输出控制电路I/O具备：数据输入输出端子I/O0～I/O7；移位寄存器，连接于这些数据输入输出端子I/O0～I/O7；及FIFO(First Input First Output，先进先出)缓冲器，连接于该移位寄存器。输入输出控制电路I/O根据来自逻辑电路CTR的内部控制信号，将自数据输入输出端子I/O0～I/O7输入的数据输出至高速缓冲存储器CM内的锁存电路XDL、地址寄存器ADR或指令寄存器CMR。而且，将自锁存电路XDL或状态寄存器STR输入的数据输出至数据输入输出端子I/O0～I/O7。
逻辑电路CTR经由外部控制端子/CEn、CLE、ALE、/WE、/RE自控制器芯片CD接收外部控制信号，与之相应地向输入输出控制电路I/O输出内部控制信号。
[构成例]
接着，参照图6～图10，对本实施方式的半导体存储装置的构成例进行说明。图6是本实施方式的半导体存储装置的示意性俯视图。图7是图6的A中表示的部分的示意性放大图。图8是以B-B'线切断图7所示的构造，且以箭头方向观察所得的示意性剖视图。图9是图8的示意性放大图。图10是图6的C中表示的部分的示意性放大图。另外，图6～图10表示示意性的构成，具体构成可适当变更。而且，在图6～图10中，省略了一部分构成。
如图6所示，本实施方式的半导体存储装置具备半导体衬底100。在图示的例中，半导体衬底100中设置有X方向上排列的2个存储单元阵列MCA。而且，在沿着存储单元阵列MCA的X方向的两端部在Y方向上延伸的区域，设置有行解码器RD的一部分。而且，在沿着存储单元阵列MCA的Y方向的端部在X方向上延伸的区域，设置有感测放大器模块SAM及高速缓冲存储器CM。在设置有感测放大器模块SAM及高速缓冲存储器CM的区域的X方向的两端部附近的区域，设置有构成行解码器RD的一部分的驱动电路DRV。而且，在这些区域的外侧区域，设置有电压产生电路VG、定序器SQC、输入输出控制电路I/O及逻辑电路CTR。
存储单元阵列MCA具备Y方向上排列的多个存储块MB。存储块MB如图7所示，具备Y方向上排列的2个子块构造SB。而且，在Y方向上相邻的2个子块构造SB之间，设置有X方向上延伸的块间构造ST。2个存储块MB中包含的字线WL隔着块间构造ST在Y方向上隔开。
子块构造SB具备Y方向上排列的2个字符串单元SU、及设置在这些2个字符串单元SU之间的子块间绝缘层SHE。
字符串单元SU如图8所示具备：多个导电层110，设置在半导体衬底100的上方；多个半导体层120；及多个栅极绝缘膜130，分别设置在多个导电层110及多个半导体层120之间。
半导体衬底100是例如包含P型杂质的单晶硅(Si)等半导体衬底。在半导体衬底100的表面的一部分设置有包含磷(P)等N型杂质的N型井。而且，在N型井的表面的一部分上设置有包含硼(B)等P型杂质的P型井。
导电层110是X方向上延伸的大致板状的导电层，且在Z方向上排列有多个。导电层110例如可包含氮化钛(TiN)及钨(W)的积层膜等，也可包含含有磷或硼等杂质的多晶硅等。而且，在导电层110之间设置有氧化硅(SiO2)等绝缘层111。
多个导电层110中位于最下层的一个或多个导电层110作为源极选择线SGS(图3)及连接于该源极选择线SGS的多个源极选择晶体管STS的栅电极发挥作用。而且，位于更上方的多个导电层110作为字线WL(图3)及连接于该字线WL的多个存储单元MC(图3)的栅电极发挥作用。而且，位于更上方的一个或多个导电层110作为漏极选择线SGD及连接于该漏极选择线SGD的多个漏极选择晶体管STD(图3)的栅电极发挥作用。另外，作为漏极选择线SGD等发挥作用的多个导电层110隔着子块间绝缘层SHE在Y方向上断开。
半导体层120如图7所示地在X方向及Y方向上配设多个。半导体层120例如为非掺杂多晶硅(Si)等半导体膜。半导体层120例如图8所示具有大致圆筒状的形状，且在中心部分设置有氧化硅等的绝缘膜121。而且，半导体层120的外周面分别被导电层110包围。半导体层120的下端部经由非掺杂单晶硅等半导体层122连接于半导体衬底100的P型井。半导体层122隔着氧化硅等绝缘层123而与导电层110对向。半导体层120的上端部经由包含磷(P)等N型杂质的半导体层124、触点Ch及Cb连接于位线BL。半导体层120分别作为1个内存字符串MS(图3)中包含的多个存储单元MC及漏极选择晶体管STD的沟道区域发挥作用。半导体层122作为源极选择晶体管STS的一部分沟道区域发挥作用。
栅极绝缘膜130例如图9所示具备积层于半导体层120及导电层110之间的隧道绝缘膜131、电荷存储膜132、及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅等绝缘膜。电荷存储膜132例如为氮化硅(SiN)等能够储存电荷的膜。隧道绝缘膜131、电荷存储膜132、及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体层120的外周面在Z方向上延伸。
另外，图9中示出了栅极绝缘膜130具备氮化硅等的电荷存储膜132之例，但栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等的浮栅。
块间构造ST例如图8所示包含Z方向上延伸的导电层LI、及设置在该导电层LI及多个导电层110之间的绝缘层SW。
导电层LI是Z方向及X方向上延伸的大致板状的导电层，且作为源极线SL的一部分发挥作用。导电层LI例如可包含氮化钛(TiN)及钨(W)的积层膜等，也可包含含有磷或硼等杂质的多晶硅等，也可包含硅化物等。绝缘层SW例如为氧化硅(SiO2)等绝缘层。
如图10所示，在半导体衬底100表面的一部分区域(图6的C所表示的区域)，设置有X方向上排列的多个感测放大器模块SAM、及与这些对应且在X方向上排列的多个高速缓冲存储器CM。感测放大器模块SAM具备Y方向上排列的多个感测放大器单元SAU0～SAU15、及Y方向上延伸且连接于这些多个感测放大器单元SAU0～SAU15的布线DBUS。高速缓冲存储器CM具备Y方向上排列的多条锁存电路XDL0～XDL15、及Y方向上延伸且连接于这些多条锁存电路XDL0～XDL15的布线L1。
另外，如参照图4及图5所说明，感测放大器模块SAM包含感测放大器单元SAU0～15，且各感测放大器单元SAU0～SAU15分别包含感测放大器SA及锁存电路SDL、ADL、BDL、CDL。另一方面，高速缓冲存储器CM包含锁存电路XDL0～XDL15。此处，所述锁存电路SDL、ADL、BDL、CDL、XDL0～XDL15可全部以相同程度的电路面积实现。因此，感测放大器模块SAM的电路面积大于高速缓冲存储器CM的电路面积。而且，布线DBUS的布线长度大于布线L1的布线长度。
[读取动作]
接着，参照图11～图13，对本实施方式的半导体存储装置的读取动作进行说明。图11是用来对读取动作进行说明的示意性剖视图。图12是用来对读取动作进行说明的示意性时序图。图13是用来对读取动作进行说明的示意表。
在进行读取动作时，例如图11所示，使选择页面P中包含的多个选择存储单元MC选择性地与位线BL及源极线SL导通。例如，在字符串单元SUa中包含选择页面P的情况下，对与字符串单元SUa对应的漏极选择线SGD及源极选择线SGS供给导通电压VON，使选择晶体管(STD、STS)成为导通状态。而且，对除此以外的漏极选择线SGD及源极选择线SGS供给断开电压VOFF，使选择晶体管(STD、STS)成为断开状态。而且，对与非选择页面对应的非选择字线WL供给读取通过电压VREAD，使连接于非选择字线WL的所有存储单元MC成为导通状态。
而且，如图11所示，对与选择页面P对应的选择字线WL供给读取电压VCGR。由此，根据存储单元MC的阈值电压，一部分存储单元MC成为导通状态，其它存储单元MC成为断开状态。
而且，通过感测放大器SA检测选择存储单元MC的导通状态/断开状态。例如，经由图5的充电晶体管45，将布线LBUS充电，使信号线STL成为“H”状态，使锁存电路SDL锁存“H”。而且，使信号线HLL、BLX及BLC成为“H”状态，开始进行位线BL及感测节点SEN的充电。而且，将信号线HLL自“H”状态切换为“L”状态，并将信号线XXL自“L”状态切换为“H”状态，对位线BL释放感测节点SEN的电荷。此处，连接于与导通状态的存储单元MC对应的位线BL的感测节点SEN的电压相对较大地减少。另一方面，连接于与断开状态的存储单元MC对应的位线BL的感测节点SEN的电压未较大地减少。因此，以特定的时序使信号线STB成为“H”状态，释放或维持布线LBUS的电荷，使信号线STL成为“H”状态，由此将表示选择存储单元MC的状态的数据锁存在锁存电路SDL。
另外，在存储单元MC包含4值、8值、16值等多值数据的情况下，视需要执行多个读取电压VCGR的读取动作，将这种数据依次锁存在锁存电路ADL、BDL、CDL。而且，在这些锁存期间进行逻辑运算，计算分配给存储单元MC的数据，并锁存在锁存电路SDL。
接着，例如利用如图12及图13中例示的方法，将锁存在感测放大器单元SAU0～SAU15内的锁存电路SDL的数据传送至高速缓冲存储器CM内的锁存电路XDL0～XDL15。
在时序t100中，例如图12所示，信号线BLC、XXL、SW1、BLX、STL、STB、XTI0～XTI15全部为“L”状态。而且，例如图13(a)所示，在感测放大器单元SAU0～SAU15的感测节点SEN及对应的锁存电路SDL的节点LAT＿S中，锁存有通过所述动作读取的数据DAT0～DAT15。
在时序t101中，例如图12所示，信号线SW1、BLX、XTI0成为“H”状态。随之，例如图5中例示的感测放大器单元SAU14内的节点N1与感测放大器单元SAU13内的感测节点SEN导通。此处，感测放大器单元SAU14内的节点N1的状态与感测放大器单元SAU14内的节点LAT＿S的状态(锁存在锁存电路SDL的值)一致。因此，将所述数据DAT14传送至感测放大器单元SAU13内的感测节点SEN。而且，例如图13(b)所示，将所述数据DAT1～DAT15传送至感测放大器单元SAU0～SAU14内的感测节点SEN。而且，将所述数据DAT0传送至高速缓冲存储器CM内的锁存电路XDL0。
在时序t102中，例如图12所示，信号线SW1、BLX、XTI0成为“L”状态。
在时序t103中，例如图12所示，信号线STL、STB成为“H”状态。随之，例如图13(c)所示，将所述数据DAT1～DAT15传送至感测放大器单元SAU0～SAU14内的节点LAT＿S(锁存电路SDL)。
在时序t104中，例如图12所示，信号线STL、STB成为“L”状态。
在时序t105中，例如图12所示，信号线SW1、BLX、XTI1成为“H”状态。随之，例如图13(d)所示，将所述数据DAT2～DAT15传送至感测放大器单元SAU0～SAU13内的感测节点SEN。而且，将所述数据DAT1传送至高速缓冲存储器CM内的锁存电路XDL1。
在时序t106中，例如图12所示，信号线SW1、BLX、XTI1成为“L”状态。
在时序t107中，例如图12所示，信号线STL、STB成为“H”状态。随之，将所述数据DAT2～DAT15传送至感测放大器单元SAU0～SAU13内的节点LAT＿S(锁存电路SDL)。
在时序t108中，例如图12所示，信号线STL、STB成为“L”状态。
以下同样，将与时序t101～t104对应的动作执行16次，将所述数据DAT0～DAT15传送至高速缓冲存储器CM内的锁存电路XDL0～XDL15。
[比较例]
[构成]
接着，参照图14～图16，对比较例的半导体存储装置进行说明。图14是表示比较例的感测放大器模块SAM'的构成的示意性框图。图15是表示比较例的感测放大器SA'的构成的示意性电路图。图16是表示比较例的半导体存储装置的一部分构成的示意性俯视图。另外，在以下说明中，对与第1实施方式的半导体存储装置相同的构成标注相同的符号，并省略说明。
如图14所示，比较例的感测放大器模块SAM'以与第1实施方式的感测放大器模块SAM(图4)大致相同的方式构成。然而，比较例的感测放大器模块SAM'不具有开关晶体管52，布线DBUS直接连接于布线L1。而且，比较例的布线L1不连接于感测放大器单元SAU0'中包含的节点COM。
如图15所示，比较例的感测放大器SA'以与第1实施方式的感测放大器SA(图5)大致相同的方式构成。然而，比较例的感测放大器SA'不具有布线L2及开关晶体管46。而且，任一个感测放大器单元SAU中包含的感测节点SEN也均未连接于其它感测放大器单元SAU中包含的节点COM。
如图16所示，比较例的感测放大器单元SAU0'～SAU15'以与第1实施方式的感测放大器单元SAU0～SAU15(图10)相同的方式配置。而且，比较例的锁存电路XDL0～XDL15以与第1实施方式的锁存电路XDL0～XDL15相同的方式配置。而且，比较例的布线DBUS及布线L1以与第1实施方式的布线DBUS及布线L1相同的方式配置。
[读取动作]
接着，对比较例的半导体存储装置的读取动作进行说明。比较例的半导体存储装置的读取动作以与第1实施方式的读取动作大致相同的方式执行。然而，将感测放大器模块SAM内的数据传送至高速缓冲存储器CM的方法不同。
比较例中，例如，首先经由充电晶体管45(图15)，将布线LBUS进行充电。而且，经由充电晶体管51(图14)，将布线DBUS进行充电。接着，经由开关晶体管DSW使感测放大器单元SAU0'内的布线LBUS与布线DBUS导通，使信号线STI(图15)及信号线XTI0(图14)成为“H”状态。此处，在感测放大器单元SAU0'内的节点LAT＿S为“L”状态的情况下，将布线LBUS、DBUS中的电荷进行放电，将“L”传送至锁存电路XDL0。另一方面，在感测放大器单元SAU0'内的节点LAT＿S为“H”状态的情况下，维持布线LBUS、DBUS中的电荷，将“H”传送至锁存电路XDL0。
接着，例如经由充电晶体管45(图15)，将布线LBUS进行充电。而且，经由充电晶体管51(图14)，将布线DBUS进行充电。接着，经由开关晶体管DSW使感测放大器单元SAU1'内的布线LBUS与布线DBUS导通，使信号线STI(图15)及信号线XTI1(图14)成为“H”状态。由此，将“L”或“H”传送至锁存电路XDL1。
以下同样地，将锁存在感测放大器单元SAU0'～SAU15'内的锁存电路SDL的数据传送至高速缓冲存储器CM内的锁存电路XDL0～XDL15。
[第1实施方式的半导体存储装置的效果]
如上所述，在比较例的半导体存储装置中，将锁存在感测放大器单元SAU0'～SAU15'内的锁存电路SDL的数据传送至高速缓冲存储器CM内的锁存电路XDL0～XDL15的期间，必须执行16次布线DBUS的充放电。此处，如图16所示，布线DBUS以连接于感测放大器单元SAU0'～SAU15'的方式在Y方向上延伸，且其布线长度大于其它布线。因此，布线DBUS的静电电容较大，从而存在当进行数据传送时，布线DBUS的充放电需要相对较多时间的情况。
此处，在本实施方式的半导体存储装置中，以参照图5所说明之方式，将感测放大器单元SAUk+1中包含的节点COM经由感测放大器单元SAUk+1中包含的开关晶体管46，连接于感测放大器单元SAUk中包含的感测节点SEN。而且，将布线L1经由感测放大器单元SAU0中包含的开关晶体管46，连接于感测放大器单元SAU0中包含的节点COM。
根据这种构成，在各感测放大器单元SAU中，节点COM通过包含含有PMOS的充电晶体管37及含有NMOS的放电晶体管40的CMOS(complementary metal oxide semiconductor，互补金氧半导体)驱动电路，基于对应的数据锁存电路SDL的节点INV＿S中保持的数据，直接地(未进行预充电的动作)进行充电或放电。因此，如上所述，将感测放大器单元SAUk+1的数据依次传送至感测放大器单元SAUk，并将感测放大器单元SAU0的数据传送至锁存电路XDL0～XDL15。根据这种方法，能够省去所述布线DBUS的充放电。
根据这种构成，如上所述，经由感测放大器单元SAUk+1内的充电晶体管37或放电晶体管40，使感测放大器单元SAUk内的感测节点SEN与电压供给线VDD或电源电压供给端子VSS导通，由此进行数据传送。这种方法是如上所述CMOS驱动电路进行的直接充电或放电的动作，因此与进行布线的充放电的方法相比，能够高速地执行。
以上，根据本实施方式的半导体存储装置，能够提供一种与比较例相比能够大幅地削减数据传送所需的时间而高速地动作的半导体存储装置。
[第2实施方式]
接着，参照图17～图19，对第2实施方式的半导体存储装置进行说明。图17是表示第2实施方式的半导体存储装置的一部分构成的示意性俯视图。图18是用来对第2实施方式的读取动作进行说明的示意性电路图。图19是用来对第2实施方式的读取动作进行说明的示意表。另外，在以下说明中，对与第1实施方式的半导体存储装置相同的构成标注相同的符号，省略说明。
如上所述，根据第1实施方式的半导体存储装置，能够提供一种高速地动作的半导体存储装置。然而，在第1实施方式中，例如图13所示，随着数据传送的进行，感测放大器单元SAU0～SAU15中包含的锁存电路SDL的数据全部置换为感测放大器单元SAU15内的数据DAT15。此处，于进行读取动作等时，存在期望预先将锁存电路SDL的数据留存在感测放大器模块SAM内的情况。
为了将锁存电路SDL的数据留存在感测放大器模块SAM内，而例如考虑在第1实施方式中，将感测放大器单元SAU15中包含的感测节点SEN连接于感测放大器单元SAU0中包含的节点COM。
根据这种构成，以将数据DAT1～15传送至感测放大器单元SAU0～SAU14的时序，将数据DAT0传送至感测放大器单元SAU15。而且，以将数据DAT2～15传送至感测放大器单元SAU0～SAU13的时序，将数据DAT0、DAT1传送至感测放大器单元SAU14、SAU15。以下同样，使数据DAT0～DAT15在感测放大器单元SAU0～SAU15内循环，从而能够防止随着传送导致数据损坏。
然而，在这种构成中，导致连接于感测放大器单元SAU15中包含的感测节点SEN及感测放大器单元SAU0中包含的节点COM的布线L2成为与布线DBUS相同程度的长度，从而具有较大的静电电容。由此，存在数据传送需要较多时间的情况。
因此，在本实施方式中，例如图17所示，连接X方向上排列的多个感测放大器模块SAM中的X方向上排列的2个感测放大器模块SAM。而且，例如图19所示，将一感测放大器模块SAM＿O中包含的数据DAT0(O)～DAT15(O)依次传送至高速缓冲存储器CM及另一感测放大器模块SAM＿E。而且，依次取得另一感测放大器模块SAM＿E中包含的数据DAT15(E)～DAT0(E)。由此，使数据在这些2个感测放大器模块SAM＿O、SAM＿E间循环。由此，能够一面抑制所有布线L2的布线长度，一面防止随着传送导致数据损坏。
以下，存在将X方向上排列的多个感测放大器模块SAM中的第奇数个感测放大器模块SAM称为感测放大器模块SAM＿O，将第偶数个感测放大器模块SAM称为感测放大器模块SAM＿E的情况。而且，存在将X方向上排列的多个高速缓冲存储器CM中的第奇数个高速缓冲存储器CM称为高速缓冲存储器CM＿O，将第偶数个高速缓冲存储器CM称为高速缓冲存储器CM＿E的情况。
如图17所示，在本实施方式中，在感测放大器模块SAM＿O中，将感测放大器单元SAUk中包含的感测节点SEN连接于感测放大器单元SAUk+1中包含的节点COM。而且，将感测放大器模块SAM＿O的感测放大器单元SAU15中包含的感测节点SEN连接于感测放大器模块SAM＿E的感测放大器单元SAU15中包含的节点COM。而且，在感测放大器模块SAM＿E中，将感测放大器单元SAUk+1中包含的感测节点SEN连接于感测放大器单元SAUk中包含的节点COM。而且，将感测放大器模块SAM＿E的感测放大器单元SAU0中包含的感测节点SEN连接于感测放大器模块SAM＿O的感测放大器单元SAU0中包含的节点COM。
而且，如图18所示，在本实施方式中，将感测放大器模块SAM＿O的感测放大器单元SAU0的节点COM经由开关晶体管46A连接于高速缓冲存储器CM＿O中包含的布线L1＿O，经由开关晶体管46B连接于高速缓冲存储器CM＿E中包含的布线L1＿E，经由开关晶体管46C连接于感测放大器模块SAM＿E的感测放大器单元SAU0的感测节点SEN。开关晶体管46A、46B、46C以能够相互独立控制的方式构成。
而且，本实施方式的半导体存储装置的读取动作基本上与第1实施方式的半导体存储装置的读取动作相同地执行。但是，在本实施方式中，将与图12的时序t101至t104对应的动作执行32次。而且，在其中的前16次中，在信号线SW1、BLX上升的时序(与图12的时序t101对应的时序)中，使连接于开关晶体管46A(图18)的栅电极的信号线成为“H”状态，使开关晶体管46A成为导通状态。而且，使连接于开关晶体管46B的栅电极的信号线成为“L”状态，使开关晶体管46B成为断开状态。而且，使信号线XTI0～XTI15依序自XTI0至XTI15成为“H”状态。另一方面，在后16次中，在信号线SW1、BLX上升的时序中，使连接于开关晶体管46A的栅电极的信号线成为“L”状态，使开关晶体管46A成为断开状态。而且，使连接于开关晶体管46B的栅电极的信号线成为“H”状态，使开关晶体管46B成为导通状态。而且，使信号线XTI0～XTI15依序自XTI5至XTI0成为“H”状态。
另外，图17所示的构成仅为例示，具体构成可适当调整。例如，在图17中，也可更换感测节点SEN与节点COM的关系。而且，也可更换感测放大器模块SAM＿O、SAM＿E的关系。而且，也可更换高速缓冲存储器CM＿O、CM＿E的关系。
[第3实施方式]
接着，参照图20及图21，对第3实施方式的半导体存储装置进行说明。图20是表示第3实施方式的半导体存储装置的一部分构成的示意性俯视图。图21是用来对第3实施方式的读取动作进行说明的示意表。另外，在以下说明中，对与第1实施方式的半导体存储装置相同的构成标注相同的符号，省略说明。
如上所述，根据第2实施方式的半导体存储装置，能够防止随着传送导致数据损坏。然而，第1实施方式是将感测放大器模块SAM的数据分16次传送至高速缓冲存储器CM。另一方面，第2实施方式是将感测放大器模块SAM＿O、SAM＿E的数据分32次传送至高速缓冲存储器CM＿O、CM＿E。因此，存在与第1实施方式相比，数据传送耗费时间的情况。
因此，在本实施方式中，例如图20所示，将Y方向上排列的多个感测放大器单元SAU0～SAU15中从Y方向的一侧计数为第k个感测放大器单元SAUk不与Y方向上相邻的感测放大器单元SAUk+1连接，而与和它进而相邻的感测放大器单元SAUk+2连接。而且，例如图21所示，使数据在一个感测放大器模块SAM中包含的16个感测放大器单元SAU0～SAU15之间循环。由此，能够一面抑制所有布线L2的布线长度，一面防止随着传送导致数据损坏。而且，能够以与第1实施方式大致相同的时间进行数据传送。
如图20所示，在本实施方式的感测放大器模块SAM”中，与第1实施方式相同，将感测放大器单元SAUk中包含的感测节点SEN连接于感测放大器单元SAUk+1中包含的节点COM。但是，本实施方式是将感测放大器单元SAU15中包含的感测节点SEN连接于感测放大器单元SAU0中包含的节点COM。而且，于感测放大器单元SAUn(n为0以上6以下的整数)与感测放大器单元SAUn+1之间，配置有感测放大器单元SAU15－n。另外，感测放大器单元SAU7配置在感测放大器单元SAU8、SAU9之间。
本实施方式的半导体存储装置的读取动作与第1实施方式的半导体存储装置的读取动作相同地执行。
另外，图20所示的构成仅为例示，具体构成可适当调整。例如，在图20中，也可更换感测节点SEN与节点COM的关系。
[其它实施方式]
以上，对实施方式的半导体存储装置进行了说明。然而，以上说明仅为例示，所述构成或方法等可适当调整。
例如，在所述实施方式中，对使用NMOS晶体管作为开关晶体管46(图5)及开关晶体管52(图4)的例进行了说明。然而，所述开关晶体管46、52也可置换为例如图22所示地并联连接的NMOS晶体管46D及PMOS晶体管46E。NMOS晶体管46D的栅电极经由信号线SW1连接于定序器SQC。PMOS晶体管46E的栅电极经由信号线/SW1连接于定序器SQC。对信号线/SW1输入信号线SW1的反相信号。根据这种构成，能够适宜地通过NMOS晶体管46D传送电压供给线VSRC的电压。而且，能够适宜地通过PMOS晶体管46E传送电压供给线VDD的电压。
而且，在第2及第3实施方式中，对将数据自感测放大器模块SAM＿O、SAM＿E、SAM”传送至高速缓冲存储器CM＿O、CM＿E、CM之例进行了说明。然而，认为在第2及第3实施方式中，也可将数据自高速缓冲存储器CM＿O、CM＿E、CM传送至感测放大器模块SAM＿O、SAM＿E、SAM”。为此，认为例如并非在与图12的时序t101～t102对应的期间，使XTI0～XTI15成为“H”状态，而是在与时序t103～t104对应的期间，使XTI0～XTI15成为“H”状态。
[其它]
虽然对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提示，且无意限定发明的范围。这些新颖的实施方式可通过其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明范围及主旨中，并且包含在权利要求中记载的发明及其均等的范围内。
[符号说明]
MCA 存储单元阵列
MC 存储单元(存储晶体管)
BL 位线
SAU0～SAU15 感测放大器单元
COM 节点
SEN 感测节点
LBUS、DBUS、L1 布线
SDL、XDL 锁存电路
46、52 开关晶体管

Claims (6)

1.一种半导体存储装置，具备：
存储单元阵列，具备多个存储单元及连接于所述多个存储单元的多条位线；
多个感测放大器单元，分别连接于所述多条位线，且具备：第1晶体管，连接于所述位线；第2晶体管，经由第1布线连接于所述第1晶体管；感测晶体管，具备经由第2布线连接于所述第2晶体管的栅电极；第3布线，连接于所述感测晶体管；第1锁存电路，连接于所述第3布线；及电压传输电路，根据锁存在所述第1锁存电路中的值，使所述第1布线与第1电压供给线或第2电压供给线导通；
第4布线，共通地连接于所述多个感测放大器单元的第3布线；
高速缓冲存储器，具备连接于所述第4布线的第5布线、及连接于所述第5布线的多条第2锁存电路；
第3晶体管，连接于所述多个感测放大器单元中的第1感测放大器单元的所述第1布线及所述高速缓冲存储器的第5布线；及
第4晶体管，连接于所述多个感测放大器单元中的第2感测放大器单元的所述第1布线及所述第1感测放大器单元的所述第2布线。
2.根据权利要求1所述的半导体存储装置，其具备：
第5晶体管，连接于所述第1感测放大器单元的第1布线及所述高速缓冲存储器的第5布线；及
第6晶体管，连接于所述第2感测放大器单元的第1布线及所述第1感测放大器单元的第2布线；
所述第3晶体管及所述第5晶体管的其中一个为NMOS晶体管，另一个为PMOS晶体管，
所述第4晶体管及所述第6晶体管的其中一个为NMOS晶体管，另一个为PMOS晶体管。
3.根据权利要求1或2所述的半导体存储装置，其具备：
M个所述感测放大器单元，在第1方向上排列，其中M为2以上的整数；及
M－1个所述第4晶体管，分别连接于自所述第1方向计数为第K个感测放大器单元的所述第1布线、及自所述第1方向计数为第K+1个感测放大器单元的所述第2布线，其中K为1以上M－1以下的整数。
4.根据权利要求1或2所述的半导体存储装置，其具备
包含在第1方向上排列的所述多个感测放大器单元且在与所述第1方向交叉的第2方向上排列的多个感测放大器模块，
且具备：
第7晶体管，连接于所述多个感测放大器模块中的第1感测放大器模块中包含的任一个感测放大器单元的所述第1布线及所述多个感测放大器模块中的第2感测放大器模块中包含的任一个感测放大器单元的所述第2布线；及
第8晶体管，连接于所述第2感测放大器模块中包含的任一个感测放大器单元的所述第1布线及所述第1感测放大器模块中包含的任一个感测放大器单元的所述第2布线。
5.根据权利要求1或2所述的半导体存储装置，其具备：
第9晶体管，连接于所述多个感测放大器单元中的第3感测放大器单元的所述第1布线及所述第2感测放大器单元的所述第2布线；
第10晶体管，连接于所述第1感测放大器单元的所述第1布线及所述多个感测放大器单元中的第4感测放大器单元的所述第2布线；及
第11晶体管，连接于所述第4感测放大器单元的所述第1布线及所述多个感测放大器单元中的第5感测放大器单元的所述第2布线。
6.根据权利要求5所述的半导体存储装置，其中
所述多个感测放大器单元在第1方向上排列，
所述第2感测放大器单元比所述第1感测放大器单元更远离所述高速缓冲存储器，
所述第3感测放大器单元比所述第2感测放大器单元更远离所述高速缓冲存储器，
所述第4感测放大器单元设置在所述第1感测放大器单元与所述第2感测放大器单元之间，
所述第5感测放大器单元设置在所述第2感测放大器单元与所述第3感测放大器单元之间。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009134840A (ja) * 2007-11-01 2009-06-18 Panasonic Corp 半導体記憶装置
CN105931664A (zh) * 2015-01-22 2016-09-07 南泰若股份有限公司 用于读取和编程1-r阻变元件阵列的方法
US20160267971A1 (en) * 2015-03-10 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device
CN105989880A (zh) * 2014-09-12 2016-10-05 株式会社东芝 半导体存储装置
US20190050169A1 (en) * 2017-08-14 2019-02-14 Toshiba Memory Corporation Semiconductor storage device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6751141B1 (en) * 2002-11-26 2004-06-15 Intel Corporation Differential charge transfer sense amplifier
US7450454B1 (en) * 2007-05-09 2008-11-11 Freescale Semiconductor, Inc. Low voltage data path in memory array
JP5095802B2 (ja) * 2010-11-04 2012-12-12 株式会社東芝 半導体メモリ
KR102162804B1 (ko) * 2014-01-15 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP2015176309A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US9922707B2 (en) * 2015-12-28 2018-03-20 Toshiba Memory Corporation Semiconductor storage apparatus and memory system comprising memory cell holding data value of multiple bits
JP2017224370A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10269421B2 (en) * 2016-11-30 2019-04-23 Sandisk Technologies Llc Latch caching of sequential data
JP2019057352A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 メモリシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009134840A (ja) * 2007-11-01 2009-06-18 Panasonic Corp 半導体記憶装置
CN105989880A (zh) * 2014-09-12 2016-10-05 株式会社东芝 半导体存储装置
CN105931664A (zh) * 2015-01-22 2016-09-07 南泰若股份有限公司 用于读取和编程1-r阻变元件阵列的方法
US20160267971A1 (en) * 2015-03-10 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device
US20190050169A1 (en) * 2017-08-14 2019-02-14 Toshiba Memory Corporation Semiconductor storage device

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