JP2015072968A - 半導体装置 - Google Patents

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Abstract

【課題】メインアンプを２つのメモリセルアレイ間の中心に配置することができない場合であっても、制御信号用の信号配線の負荷を均一とする。
【解決手段】第１及び第２の制御信号の活性化に応答してそれぞれ第１及び第２のメモリマットＭＡＴから読み出されたデータを増幅するメインアンプブロックＢＬＫ０と、第１及び第２の制御信号の活性化に応答してそれぞれ第３及び第４のメモリマットＭＡＴから読み出されたデータを増幅するメインアンプブロックＢＬＫ１とを備え、第１のメインアンプブロックＢＬＫ０はＹ方向における下側にオフセットして配置され、第２のメインアンプブロックＢＬＫ１はＹ方向における上側にオフセットして配置されている。本発明によれば、メインアンプブロックＢＬＫを２つのメモリセルアレイＡＲＹ間の中心に配置することができない場合であっても、信号配線の負荷が均一になる。
【選択図】図１３

Description

本発明は半導体装置に関し、特に、２つのメモリセルアレイ間にメインアンプが配置されてなる半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）など多くのメモリ系半導体デバイスにおいては、メモリセルアレイから読み出されたリードデータがメインアンプによって増幅された後、リードライトバスに転送される。一方、ライト動作時においては、リードライトバスを介して供給されたライトデータがメインアンプを介してメモリセルアレイに書き込まれる（特許文献１参照）。
メインアンプはメモリセルアレイの一端に沿って配置されることが一般的であり、場合によっては、隣接して配置された２つのメモリセルアレイ間に挟まれるように配置されることがある。
特開２０１０−１４０５７９号公報
メインアンプが２つのメモリセルアレイ間に挟まれるように配置される場合、一方のメモリセルアレイに対してリードライト動作を行う場合に用いる制御信号と、他方のメモリセルアレイに対してリードライト動作を行う場合に用いる制御信号が１つのメインアンプに供給される。この場合、これら２つの制御信号を伝送する信号配線の負荷に差があると、一方のメモリセルアレイに対してリードライト動作を行う場合と、他方のメモリセルアレイに対してリードライト動作を行う場合とで特性に差が生じてしまい、動作マージンが低下するという問題があった。
このような問題を解決するためには、メインアンプを２つのメモリセルアレイ間の中心に配置すればよいが、レイアウト上の制約によってこのような配置が困難である場合があった。
本発明による半導体装置は、第１の方向に配列された第１及び第２のメモリマットと、前記第１の方向に配列された第３及び第４のメモリマットであって、前記第１のメモリマットから見て前記第１の方向と交差する第２方向に配置された第３のメモリマット及び前記第２のメモリマットから見て前記第２方向に配置された第４のメモリマットと、前記第１のメモリマットと前記第２のメモリマットとの間に配置され、第１の制御信号の活性化に応答して前記第１のメモリマットから読み出されたデータを増幅し、第２の制御信号の活性化に応答して前記第２のメモリマットから読み出されたデータを増幅する第１のメインアンプと、前記第３のメモリマットと前記第４のメモリマットとの間に配置され、前記第１の制御信号の活性化に応答して前記第３のメモリマットから読み出されたデータを増幅し、前記第２の制御信号の活性化に応答して前記第４のメモリマットから読み出されたデータを増幅する第２のメインアンプと、前記第２の方向に延在し、前記第１の制御信号を前記第１及び第２のメインアンプに共通に供給する第１の信号配線と、前記第２の方向に延在し、前記第２の制御信号を前記第１及び第２のメインアンプに共通に供給する第２の信号配線と、を備え、前記第１のメインアンプは、前記第１のメモリマット側にオフセットして配置され、前記第２のメインアンプは、前記第４のメモリマット側にオフセットして配置されていることを特徴とする。
本発明によれば、メインアンプを２つのメモリセルアレイ間の中心に配置することができない場合であっても、第１及び第２の信号配線の負荷をほぼ均一とすることが可能となる。
本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 半導体装置１０のレイアウトを示す略平面図である。 図２に示す領域Ａを拡大して示すレイアウト図であり、本発明者が発明に至る過程で考えたプロトタイプである。 メインアンプブロックＢＬＫの構成を示すブロック図である。 メインアンプＭＡの回路図である。 メインアンプ領域ＡＭＰ上に設けられる配線を説明するための図である。 メインアンプＭＡ用の信号配線ＳＬＭＡを説明するための図である。 シュリンク前におけるメインアンプ領域ＡＭＰのレイアウトを示す図である。 シュリンク後におけるメインアンプ領域ＡＭＰのレイアウトを示す図である。 プロトタイプによるメインアンプ領域ＡＭＰのレイアウト図である。 図１０に示した領域Ｂの拡大図である。 第１の実施形態によるメインアンプ領域ＡＭＰのレイアウト図である。 図１２に示した領域Ｃの拡大図である。 第２の実施形態によるメインアンプ領域ＡＭＰのレイアウト図である。 第３の実施形態によるメインアンプ領域ＡＭＰのレイアウト図である。 第４の実施形態によるメインアンプブロックＢＬＫのレイアウト図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイＡＲＹを備えている。メモリセルアレイＡＲＹには、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダＸＤＥＣによって行われ、ビット線ＢＬの選択はカラムデコーダＹＤＥＣによって行われる。ビット線ＢＬは、対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダＹＤＥＣにより選択されたビット線ＢＬは、センスアンプＳＡを介してメインアンプＭＡに接続される。
ロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、センスアンプＳＡ及びメインアンプＭＡの動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、外部端子２１，２２を介してアドレス信号ＡＤＤやコマンド信号ＣＭＤなどが供給される。アクセス制御回路２０は、これらの信号に基づいてロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、センスアンプＳＡ、メインアンプＭＡ及びデータ入出力回路３０を制御する。
具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダＸＤＥＣに供給される。これに応答して、ロウデコーダＸＤＥＣはアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンスアンプＳＡを活性化させる。
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダＹＤＥＣに供給される。これに応答して、カラムデコーダＹＤＥＣはアドレス信号ＡＤＤが示すビット線ＢＬをメインアンプＭＡに接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイＡＲＹから読み出されたリードデータＤＱがメインアンプＭＡ及びデータ入出力回路３０を介してデータ入出力端子３１から外部に出力される。また、ライト動作時においては、データ入出力端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、メインアンプＭＡ及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電圧は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹ，ＶＩＯ，ＶＹＳ，ＶＯＤＳ，ＶＯＤＥ，ＶＩＯＮ１などを生成する。内部電圧ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電圧ＶＰＥＲＩ，ＶＡＲＹ，ＶＩＯ，ＶＹＳ，ＶＯＤＳ，ＶＯＤＥ，ＶＩＯＮ１は外部電圧ＶＤＤを降圧することによって生成される。
内部電圧ＶＰＰは、主にロウデコーダＸＤＥＣにおいて用いられる電圧である。ロウデコーダＸＤＥＣは、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンスアンプＳＡにおいて用いられる電圧である。センスアンプＳＡが活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
内部電圧ＶＩＯは、後述するライトアンプＷＡＭＰＵ，ＷＡＭＰＬにて用いられる電圧である。内部電圧ＶＹＳは、カラムスイッチを制御するための用いられる電圧である。内部電圧ＶＯＤＳ，ＶＯＤＥは、センスアンプＳＡのオーバードライブ電圧である。したがって、内部電圧ＶＡＲＹよりもやや高電圧である。このうち、内部電圧ＶＯＤＳはスタンバイ時にオーバードライブ電圧を保持するために用いられる。したがって、内部電圧ＶＯＤＳ，ＶＯＤＥは互いに同電圧である。
図２は、半導体装置１０のレイアウトを示す略平面図である。
図２に示すように、本実施形態による半導体装置１０は、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７からなるアレイ領域１１と、アレイ領域１１のＹ方向両側に位置する周辺回路領域とを含む半導体チップによって構成されている。
周辺回路領域には、半導体チップの周縁部に沿って配置されたパッドエリアＤＱＰＡＤを含む第１周辺回路領域ＰＳＩＤＥと、第１周辺回路領域ＰＳＩＤＥとは反対側の半導体チップの周縁部に沿って配置され、パッドエリアＣＡＰＡＤを含む第２周辺回路領域ＦＳＩＤＥとが含まれている。多くのＤＲＡＭにおいては、半導体チップの中央にパッドエリアが設けられているが、データ入出力端子３１（図１参照）の数が多い場合（例えば３２個）には、半導体チップの中央にパッドエリアを設けることが困難となる。このような場合、図示のように、半導体チップの周縁部に複数のパッドエリアが設けられる。また、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３とメモリバンクＢＡＮＫ４〜ＢＡＮＫ７との間に設けられた配線領域ＣＬＡＹには、周辺回路領域ＦＳＩＤＥと周辺回路領域ＰＳＩＤＥとを接続する配線が設けられる。
第１周辺回路領域ＰＳＩＤＥには、パッドエリアＤＱＰＡＤに設けられたデータ入出力端子３１にリードデータを出力するための出力バッファや、データ入出力端子３１を介して供給されたライトデータを受け付ける入力レシーバなどが形成されている。第２周辺回路領域ＦＳＩＤＥには、パッドエリアＣＡＰＡＤに設けられた外部端子２１，２２（図１参照）を介して入力されたアドレスを受け付ける入力レシーバや、該アドレスをラッチするアドレスラッチ回路などが形成されている。
メモリバンクＢＡＮＫ０〜ＢＡＮＫ７の各々は、Ｙ方向に配列された２つのメモリセルアレイＡＲＹＵ，ＡＲＹＬと、メモリセルアレイＡＲＹＵ，ＡＲＹＬのＸ方向における一方側に配置されたロウデコーダＸＤＥＣと、２つのメモリセルアレイＡＲＹＵ，ＡＲＹＬ間に配置されたカラムデコーダＹＤＥＣ及びメインアンプ領域ＡＭＰとを備えている。ロウデコーダＸＤＥＣ及びカラムデコーダＹＤＥＣについてはメモリセルアレイＡＲＹＵ，ＡＲＹＬごとに設けられる一方、メインアンプ領域ＡＭＰについては当該メモリバンクを構成する２つのメモリセルアレイＡＲＹＵ，ＡＲＹＬに対して共通に設けられる。メインアンプ領域ＡＭＰは、図１に示したメインアンプＭＡが配置される領域である。
図３は、図２に示す領域Ａを拡大して示すレイアウト図であり、本発明者が発明に至る過程で考えたプロトタイプである。
図３に示すように、メモリセルアレイＡＲＹＵ，ＡＲＹＬには、複数のメモリマットＭＡＴと、メモリマットＭＡＴのＸ方向における両側に配置されたサブワードドライバＳＷＤが含まれている。メモリマットＭＡＴは、ワード線ＷＬ、ビット線ＢＬ及びメモリセルＭＣが設けられた領域である。ワード線ＷＬの選択は、ロウデコーダＸＤＥＣによる制御のもとサブワードドライバＳＷＤによって行われ、ビット線ＢＬの選択は、カラムデコーダＹＤＥＣによる制御のもと図示しないカラムスイッチによって行われる。
カラムデコーダＹＤＥＣは、バッファ回路ＢＦを介してプリデコーダＹＰＤの出力信号を受け、これに基づいて所定のビット線ＢＬを選択する。プリデコーダＹＰＤはカラムアドレスをプリデコードする回路であり、図３に示すようにメインアンプ領域ＡＭＰに配置される。バッファ回路ＢＦは、カラムデコーダＹＤＥＣに隣接して配置される他、メインアンプブロックＢＬＫ間にもいくつか配置される。その他、メインアンプブロックＢＬＫ間には、プリデコーダＹＰＤや制御回路ＭＡＣＴＬなども配置される。
図３に示すように、メインアンプ領域ＡＭＰには８つのメインアンプブロックＢＬＫ０〜ＢＬＫ７が配置される。また、上述の通り、Ｘ方向に隣接するメインアンプブロックＢＬＫ間には、プリデコーダＹＰＤ、制御回路ＭＡＣＴＬ、バッファ回路ＢＦなどの各種回路ブロックが配置される。以下、特に区別する必要が無いときは、メインアンプブロックＢＬＫ０〜ＢＬＫ７を単に「メインアンプブロックＢＬＫ」と表記することがある。
メインアンプブロックＢＬＫは、Ｙ方向における一方側（上側）のメモリセルアレイＡＲＹＵに含まれる２列分のメモリマットＭＡＴと、Ｙ方向における他方側（下側）のメモリセルアレイＡＲＹＬに含まれる２列分のメモリマットＭＡＴに対して割り当てられている。本実施形態においては、１つのメモリマット列に４ビット分のメインデータ配線が割り当てられる。メインデータ配線とは、メモリセルアレイＡＲＹＵ，ＡＲＹＬとメインアンプブロックＢＬＫとを接続するＹ方向の配線である。メインデータ配線は、リードデータ及びライトデータを相補信号の形式で伝送するため、１ビット当たり２本の配線が使用される。
図４は、メインアンプブロックＢＬＫの構成を示すブロック図である。
図４に示すように、メインアンプブロックＢＬＫはＸ方向に配列された８つのメインアンプＭＡからなる。１つのメインアンプＭＡは、メモリセルアレイＡＲＹＵに割り当てられた一対のメインデータ配線ＭＩＯＵ（ＭＩＯＵＴ／ＭＩＯＵＢ）と、メモリセルアレイＡＲＹＬに割り当てられた一対のメインデータ配線ＭＩＯＬ（ＭＩＯＬＴ／ＭＩＯＬＢ）に接続される。
図５は、メインアンプＭＡの回路図である。
図５に示すように、メインアンプＭＡは、リードアンプＲＡＭＰＵ，ＲＡＭＰＬとライトアンプＷＡＭＰＵ，ＷＡＭＰＬを備えている。
リードアンプＲＡＭＰＵは、クロスカップルされたＰチャンネル型ＭＯＳトランジスタＰ１Ｕ，Ｐ２Ｕと、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＮ１Ｕ，Ｎ２Ｕを備えており、制御信号ＣＲＢＵＦＳＵに応答して活性化される。リードアンプＲＡＭＰＵの入出力ノードは、接続回路ＴＧＵを介し、メモリセルアレイＡＲＹＵに割り当てられた一対のメインデータ配線ＭＩＯＵに接続されている。接続回路ＴＧＵはＰチャンネル型ＭＯＳトランジスタからなり、そのゲート電極には制御信号ＣＳＷＵが供給される。かかる構成により、制御信号ＣＲＢＵＦＳＵ，ＣＳＷＵが活性化すると、メインデータ配線ＭＩＯＵを介して転送されたリードデータがリードアンプＲＡＭＰＵによって増幅される。リードアンプＲＡＭＰＵの出力信号は、制御信号ＣＧＢＵＳＥＵによって活性化されるＮＯＲゲート回路Ｇ１Ｕ，Ｇ２Ｕ及びドライバトランジスタＮ３Ｕ，Ｐ３Ｕを介して、リードライトバスＧＢＵＳに出力される。
ここで、リードアンプＲＡＭＰＵを制御する各種制御信号のうち、制御信号ＣＳＷＵ，ＣＲＢＵＦＳＵ，ＣＧＢＵＳＥＵは、それぞれゲート回路Ｇ３Ｕ〜Ｇ５Ｕによって生成される。
リードアンプＲＡＭＰＬは、クロスカップルされたＰチャンネル型ＭＯＳトランジスタＰ１Ｌ，Ｐ２Ｌと、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＮ１Ｌ，Ｎ２Ｌを備えており、制御信号ＣＲＢＵＦＳＬに応答して活性化される。リードアンプＲＡＭＰＬの入出力ノードは、接続回路ＴＧＬを介し、メモリセルアレイＡＲＹＬに割り当てられた一対のメインデータ配線ＭＩＯＬに接続されている。接続回路ＴＧＬはＰチャンネル型ＭＯＳトランジスタからなり、そのゲート電極には制御信号ＣＳＷＬが供給される。かかる構成により、制御信号ＣＲＢＵＦＳＬ，ＣＳＷＬが活性化すると、メインデータ配線ＭＩＯＬを介して転送されたリードデータがリードアンプＲＡＭＰＬによって増幅される。リードアンプＲＡＭＰＬの出力信号は、制御信号ＣＧＢＵＳＥＬによって活性化されるＮＯＲゲート回路Ｇ１Ｌ，Ｇ２Ｌ及びドライバトランジスタＮ３Ｌ，Ｐ３Ｌを介して、リードライトバスＧＢＵＳに出力される。
ここで、リードアンプＲＡＭＰＬを制御する各種制御信号のうち、制御信号ＣＳＷＬ，ＣＲＢＵＦＳＬ，ＣＧＢＵＳＥＬは、それぞれゲート回路Ｇ３Ｌ〜Ｇ５Ｌによって生成される。
ライトアンプＷＡＭＰＵは、メモリセルアレイＡＲＹＵに割り当てられた一対のメインデータ配線ＭＩＯＵをそれぞれ駆動するドライバ回路ＤＲＶＵＴ，ＤＲＶＵＢと、これらドライバ回路ＤＲＶＵＴ，ＤＲＶＵＢを制御する論理回路ＬＯＧＵを備えている。論理回路ＬＯＧＵには、制御信号ＣＹ９ＤＴ，ＣＷＡＥＵ，ＣＦＩＯＵと、ラッチ回路群ＬＡＴを介して相補のライトデータが供給される。そして、図５に示す回路構成により、制御信号ＣＹ９ＤＴ，ＣＷＡＥＵが活性化すると、ドライバ回路ＤＲＶＵＴ，ＤＲＶＵＢは、ライトデータに応じて、メインデータ配線ＭＩＯＵＴ，ＭＩＯＵＢの一方をハイレベル、他方をローレベルに駆動する。また、制御信号ＣＹ９ＤＴ，ＣＷＡＥＵの少なくとも一方が非活性状態であり、且つ、制御信号ＣＦＩＯＵが活性状態になると、メインデータ配線ＭＩＯＵＴ，ＭＩＯＵＢの両方をハイレベルにプリチャージする。
ライトアンプＷＡＭＰＬは、メモリセルアレイＡＲＹＬに割り当てられた一対のメインデータ配線ＭＩＯＬをそれぞれ駆動するドライバ回路ＤＲＶＬＴ，ＤＲＶＬＢと、これらドライバ回路ＤＲＶＬＴ，ＤＲＶＬＢを制御する論理回路ＬＯＧＬを備えている。論理回路ＬＯＧＬには、制御信号ＣＹ９ＤＴ，ＣＷＡＥＬ，ＣＦＩＯＬと、ラッチ回路群ＬＡＴを介して相補のライトデータが供給される。そして、図５に示す回路構成により、制御信号ＣＹ９ＤＴ，ＣＷＡＥＬが活性化すると、ドライバ回路ＤＲＶＬＴ，ＤＲＶＬＢは、ライトデータに応じて、メインデータ配線ＭＩＯＬＴ，ＭＩＯＬＢの一方をハイレベル、他方をローレベルに駆動する。また、制御信号ＣＹ９ＤＴ，ＣＷＡＥＬの少なくとも一方が非活性状態であり、且つ、制御信号ＣＦＩＯＬが活性状態になると、メインデータ配線ＭＩＯＬＴ，ＭＩＯＬＢの両方をハイレベルにプリチャージする。
ドライバ回路ＤＲＶＵＴ，ＤＲＶＵＢ，ＤＲＶＬＴ，ＤＲＶＬＢのハイレベル電位は、内部電圧ＶＰＥＲＩであっても構わないし、書き込みマージンを格段する必要がある場合は、内部電圧ＶＰＥＲＩとは異なる内部電圧ＶＩＯを用いても構わない。
ラッチ回路群ＬＡＴは、制御信号ＣＤＴＳＷＤに応答してライトデータのラッチ動作を行うラッチ回路ＬＡＴ１と、制御信号ＣＤＴＳＷＤＤに応答してライトデータのラッチ動作を行うラッチ回路ＬＡＴ２と、制御信号ＣＷＡＥＢに応答してライトデータを論理回路ＬＯＧＵ，ＬＯＧＬに出力する出力回路ＯＵＴが直列に接続された構成を有している。ライトデータは、リードライトバスＧＢＵＳを介してラッチ回路群ＬＡＴに入力される。また、ラッチ回路ＬＡＴ１，ＬＡＴ２は、リセット信号ＲＳＴの活性化によってリセットされる。
以上説明したメインアンプＭＡに含まれる回路のうち、リードアンプＲＡＭＰＵ、ライトアンプＷＡＭＰＵ及びゲート回路Ｇ３Ｕ〜Ｇ５Ｕについては、メモリセルアレイＡＲＹＵに割り当てられた回路である。また、リードアンプＲＡＭＰＬ、ライトアンプＷＡＭＰＬ及びゲート回路Ｇ３Ｌ〜Ｇ５Ｌについては、メモリセルアレイＡＲＹＬに割り当てられた回路である。一方、ラッチ回路群ＬＡＴについては、メモリセルアレイＡＲＹＵ，ＡＲＹＬに対して共通に割り当てられた回路である。
メインアンプＭＡに入力される各種制御信号のうち、ゲート回路Ｇ４Ｕ，Ｇ５Ｕに入力される制御信号ＣＤＡＥＵや、ライトアンプＷＡＭＰＵに入力される制御信号ＣＷＡＥＵ，ＣＦＩＯＵについては、メモリセルアレイＡＲＹＵに割り当てられた制御信号である。例えば、制御信号ＣＤＡＥＵが活性化すると、メインデータ配線ＭＩＯＵを介してメモリセルアレイＡＲＹＵから読み出されたリードデータがメインアンプＭＡによって増幅され、制御信号ＣＷＡＥＵが活性化すると、メインアンプＭＡによってライトデータがメインデータ配線ＭＩＯＵに転送され、メモリセルアレイＡＲＹＵに書き込まれる。
また、メインアンプＭＡに入力される各種制御信号のうち、ゲート回路Ｇ４Ｌ，Ｇ５Ｌに入力される制御信号ＣＤＡＥＬや、ライトアンプＷＡＭＰＬに入力される制御信号ＣＷＡＥＬ，ＣＦＩＯＬについては、メモリセルアレイＡＲＹＬに割り当てられた制御信号である。例えば、制御信号ＣＤＡＥＬが活性化すると、メインデータ配線ＭＩＯＬを介してメモリセルアレイＡＲＹＬから読み出されたリードデータがメインアンプＭＡによって増幅され、制御信号ＣＷＡＥＬが活性化すると、メインアンプＭＡによってライトデータがメインデータ配線ＭＩＯＬに転送され、メモリセルアレイＡＲＹＬに書き込まれる。
さらに、メインアンプＭＡに入力される各種制御信号のうち、ゲート回路Ｇ４Ｕ，Ｇ４Ｌに入力される制御信号ＣＹ９ＲＴ、ゲート回路Ｇ５Ｕ，Ｇ５Ｌに入力される制御信号ＫＯＲＢ、ライトアンプＷＡＭＰＵ，ＷＡＭＰＬに入力される制御信号ＣＹ９ＤＴ、ラッチ回路群ＬＡＴに入力される制御信号ＣＤＴＳＷＤ，ＣＤＴＳＷＤＤ，ＣＷＡＥＢについては、メモリセルアレイＡＲＹＵ，ＡＲＹＬに対して共通に割り当てられた信号である。
このように、メインアンプＭＡには、メモリセルアレイＡＲＹＵに割り当てられた回路と、メモリセルアレイＡＲＹＬに割り当てられた回路と、メモリセルアレイＡＲＹＵ，ＡＲＹＬに共通の回路とが混在している。これに対応して、メインアンプＭＡに入力される制御信号についても、メモリセルアレイＡＲＹＵに割り当てられた制御信号と、メモリセルアレイＡＲＹＬに割り当てられた制御信号と、メモリセルアレイＡＲＹＵ，ＡＲＹＬに対して共通の制御信号とが必要となる。
図６は、メインアンプ領域ＡＭＰ上に設けられる配線を説明するための図である。
図６に示すように、メインアンプ領域ＡＭＰ上には、メインアンプＭＡに制御信号を入力するための信号配線ＳＬＭＡ、メモリセルアレイＡＲＹＵ用のカラムデコーダＹＤＥＣに制御信号を入力するための信号配線ＳＬＹＵ、メモリセルアレイＡＲＹＬ用のカラムデコーダＹＤＥＣに制御信号を入力するための信号配線ＳＬＹＬ、並びに、電源配線ＶＬがＸ方向に延在して形成される。
ここで、メインアンプＭＡ用の信号配線ＳＬＭＡに着目すると、図７に示すように、信号配線ＳＬＭＡは、制御信号ＣＤＡＥＵ，ＣＷＡＥＵ，ＣＦＩＯＵなどメモリセルアレイＡＲＹＵに割り当てられた制御信号を伝送するための信号配線ＳＬＭＡＵと、制御信号ＣＤＡＥＬ，ＣＷＡＥＬ，ＣＦＩＯＬなどメモリセルアレイＡＲＹＬに割り当てられた制御信号を伝送するための信号配線ＳＬＭＡＬと、制御信号ＣＹ９ＲＴ，ＫＯＲＢ，ＣＹ９ＤＴ，ＣＤＴＳＷＤ，ＣＤＴＳＷＤＤ，ＣＷＡＥＢなどメモリセルアレイＡＲＹＵ，ＡＲＹＬに共通の制御信号を伝送するための信号配線ＳＬＭＡＣからなる。
信号配線ＳＬＭＡＵ，ＳＬＭＡＬ，ＳＬＭＡＣは、いずれもメインアンプ領域ＡＭＰ内の複数のメインアンプＭＡに対して共通に割り当てられた配線である。一方、信号配線ＳＬＭＡＵについては、Ｙ方向に延在する分岐配線ＢＲＵを介して、メモリセルアレイＡＲＹＵ側に割り当てられたメインアンプＭＡ内の回路に接続される。同様に、信号配線ＳＬＭＡＬについては、Ｙ方向に延在する分岐配線ＢＲＬを介して、メモリセルアレイＡＲＹＬ側に割り当てられたメインアンプＭＡ内の回路に接続される。
分岐配線ＢＲＵ，ＢＲＬは、信号配線ＳＬＭＡが形成される配線層よりも下層に位置する配線層に形成されている。通常、下層の配線層に形成される配線は、上層の配線層に形成される配線に比べて抵抗値が高い。このため、分岐配線ＢＲＵの配線長と、分岐配線ＢＲＬの配線長については、できる限り一致するよう設計することにより、メモリセルアレイＡＲＹＵに対してリードライト動作を行う場合と、メモリセルアレイＡＲＹＬに対してリードライト動作を行う場合の特性差をできるだけ小さくすることが望ましい。
図８はシュリンク前におけるメインアンプ領域ＡＭＰのレイアウトを示す図であり、図９はシュリンク後におけるメインアンプ領域ＡＭＰのレイアウトを示す図である。
図８及び図９に示すように、ＤＲＡＭにおけるチップサイズの縮小は、主にメモリセルアレイの縮小によって達成され、周辺回路はメモリセルアレイに比べて縮小率が低い傾向がある。このため、メインアンプ領域ＡＭＰについてもメモリセルアレイＡＲＹと同じ縮小率でシュリンクを行うことは困難である。しかしながら、メモリセルアレイＡＲＹをシュリンクさせた場合、メインアンプ領域ＡＭＰのＸ方向における長さは、メモリセルアレイＡＲＹのＸ方向における長さと一致させなければならない。このためシュリンクを行うと、図９に示すように、Ｘ方向に隣接するメインアンプブロックＢＬＫ間の間隔Ｄが必然的に狭くなる。
メインアンプブロックＢＬＫ間の間隔Ｄが狭くなると、図８に示すシュリンク前においてはメインアンプブロックＢＬＫ間に配置されていた電源回路などの各種回路ブロックの一部を、図９に示すシュリンク後においては、メインアンプブロックＢＬＫのＹ方向における両側に新たに設けたスペースＳに移動させる必要が生じる。
しかしながら、電源回路のように回路規模が比較的大きいとともに、分割配置や形状の変更が容易ではない回路ブロックについては、スペースＳに収まらないことがある。このような場合には、図１０に示すように、一部のメインアンプブロックＢＬＫをＹ方向にオフセットさせ、これによってスペースＳをＹ方向に拡大する必要がある。図１０に示す例では、３つのメインアンプブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ７が下側にオフセットされており、これにより、メインアンプブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ７の上側のスペースＳが拡大されている。当該スペースＳには、内部電位ＶＯＤＥ，ＶＹＳ，ＶＩＯ，ＶＡＲＹを生成するための電源回路が配置されている。
図１１は、図１０に示した領域Ｂの拡大図である。
図１１に示すように、本例では、メインアンプブロックＢＬＫ２についてはＹ方向における中央に配置されている一方、メインアンプブロックＢＬＫ１についてはＹ方向における下側にオフセットして配置されている。その結果、分岐配線ＢＲＵ，ＢＲＬの長さは、メインアンプブロックＢＬＫ１とメインアンプブロックＢＬＫ２とで相違することになる。図１１に示す例では、分岐配線ＢＲＵの合計長さについてはメインアンプブロックＢＬＫ１，ＢＬＫ２とで大きく相違しない一方、分岐配線ＢＲＬの合計長さについてはメインアンプブロックＢＬＫ２よりもメインアンプブロックＢＬＫ１の方が大幅に長くなっている。
そして、図１０に示す例では、Ｙ方向における下側にオフセットされたメインアンプブロックＢＬＫが３つ存在することから、結果的に、信号配線ＳＬＭＡＵの負荷よりも信号配線ＳＬＭＡＬの負荷の方が重くなり、メモリセルアレイＡＲＹＵに対してリードライト動作を行う場合と、メモリセルアレイＡＲＹＬに対してリードライト動作を行う場合とで特性差が生じてしまう。このような特性差は動作マージンを低下させるため、高速動作を行う半導体装置においてはできる限り解消することが望ましい。
以下に説明するいくつかの実施形態では、このような問題が解消される。以下、本発明の好ましい実施形態について説明する。
図１２は、第１の実施形態によるメインアンプ領域ＡＭＰのレイアウト図である。
図１２に示すように、本実施形態においては、メインアンプ領域ＡＭＰに含まれるメインアンプブロックＢＬＫがＹ方向の上側及び下側に交互にオフセットされている。より具体的には、メインアンプブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４，ＢＬＫ６についてはＹ方向における下側（メモリセルアレイＡＲＹＬ側）にオフセットされ、メインアンプブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５，ＢＬＫ７についてはＹ方向における上側（メモリセルアレイＡＲＹＵ側）にオフセットされている。各メインアンプブロックＢＬＫとも、Ｙ方向の中心から見たオフセット量は一定である。
したがって、メインアンプブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４，ＢＬＫ６とメモリセルアレイＡＲＹＬ側のメモリマットＭＡＴとの距離は、メインアンプブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５，ＢＬＫ７とメモリセルアレイＡＲＹＵ側のメモリマットＭＡＴとの距離と等しく、メインアンプブロックＢＬＫ０，ＢＬＫ２，ＢＬＫ４，ＢＬＫ６とメモリセルアレイＡＲＹＵ側のメモリマットＭＡＴとの距離は、メインアンプブロックＢＬＫ１，ＢＬＫ３，ＢＬＫ５，ＢＬＫ７とメモリセルアレイＡＲＹＬ側のメモリマットＭＡＴとの距離と等しい。
図１３は、図１２に示した領域Ｃの拡大図である。
図１３に示すように、本実施形態では、メインアンプブロックＢＬＫ０についてはＹ方向における下側にオフセットして配置されている一方、メインアンプブロックＢＬＫ１についてはＹ方向における上側にオフセットして配置されている。その結果、分岐配線ＢＲＵ，ＢＲＬの長さは、メインアンプブロックＢＬＫ０とメインアンプブロックＢＬＫ１とで相違することになる。具体的には、分岐配線ＢＲＵの合計長さについてはメインアンプブロックＢＬＫ０よりもメインアンプブロックＢＬＫ１の方が長く、逆に、分岐配線ＢＲＬの合計長さについてはメインアンプブロックＢＬＫ１よりもメインアンプブロックＢＬＫ０の方が長い。
そして、図１２に示す第１の実施形態では、Ｙ方向における下側にオフセットされたメインアンプブロックＢＬＫが４つ存在し、且つ、Ｙ方向における上側にオフセットされたメインアンプブロックＢＬＫも４つ存在することから、信号配線ＳＬＭＡＵの負荷と信号配線ＳＬＭＡＬの負荷はほぼ同じとなる。これにより、メモリセルアレイＡＲＹＵに対してリードライト動作を行う場合と、メモリセルアレイＡＲＹＬに対してリードライト動作を行う場合とで特性差がほとんど生じないことから、図１０に示すレイアウトを採用した場合と比べて動作マージンを十分に確保することが可能となる。
しかも、各メインアンプブロックＢＬＫのレイアウトをオフセットさせていることから、電源回路のように回路規模が比較的大きく、且つ、分割配置や形状の変更が容易ではない回路ブロック（例えば内部電位ＶＯＤＥ，ＶＹＳ，ＶＩＯ，ＶＡＲＹを生成する電源回路）の配置も可能となる。尚、回路規模が比較的小さい回路ブロックについては、Ｘ方向に隣接するメインアンプブロックＢＬＫ間に配置すればよい。図１２に示す例では、電源回路のうち、内部電位ＶＯＤＳ，ＶＩＯＮ１を生成する電源回路については、メインアンプブロックＢＬＫ間に配置されている。その他、メインアンプＭＡ用の制御信号を生成する制御回路ＭＡＣＴＬ、カラムアドレスをプリデコードするプリデコーダＹＰＤ、プリデコード信号をバッファリングするバッファ回路ＢＦの一部についても、メインアンプブロックＢＬＫ間に配置されている。
このように、本実施形態のレイアウトによれば、信号配線ＳＬＭＡＵと信号配線ＳＬＭＡＬの負荷がほぼ同じとなることから、メモリセルアレイＡＲＹＵに対してリードライト動作を行う場合の特性と、メモリセルアレイＡＲＹＬに対してリードライト動作を行う場合の特性をほぼ同じとすることが可能となる。
図１４は、第２の実施形態によるメインアンプ領域ＡＭＰのレイアウト図である。
図１４に示すように、本実施形態においては、メインアンプブロックＢＬＫ０，ＢＬＫ３，ＢＬＫ４，ＢＬＫ７についてはＹ方向における上側（メモリセルアレイＡＲＹＵ側）にオフセットされ、メインアンプブロックＢＬＫ１，ＢＬＫ２，ＢＬＫ５，ＢＬＫ６についてはＹ方向における下側（メモリセルアレイＡＲＹＬ側）にオフセットされている。本実施形態においても、Ｙ方向の中心から見た各メインアンプブロックＢＬＫのオフセット量は一定である。
本実施形態においても、Ｙ方向における下側にオフセットされたメインアンプブロックＢＬＫが４つ存在し、且つ、Ｙ方向における上側にオフセットされたメインアンプブロックＢＬＫも４つ存在することから、信号配線ＳＬＭＡＵの負荷と信号配線ＳＬＭＡＬの負荷はほぼ同じとなる。これにより、第１の実施形態と同じ効果を得ることができる。このように、本発明においては、上側にオフセットされたメインアンプブロックＢＬＫと下側にオフセットされたメインアンプブロックＢＬＫを交互に配置することは必須でない。
図１５は、第３の実施形態によるメインアンプ領域ＡＭＰのレイアウト図である。
図１５に示すように、本実施形態においては、メインアンプブロックＢＬＫ０，ＢＬＫ６についてはＹ方向における下側（メモリセルアレイＡＲＹＬ側）にオフセットされ、メインアンプブロックＢＬＫ１，ＢＬＫ７についてはＹ方向における上側（メモリセルアレイＡＲＹＵ側）にオフセットされている。本実施形態においても、Ｙ方向の中心から見たこれらメインアンプブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ６，ＢＬＫ７のオフセット量は一定である。
他のメインアンプブロックＢＬＫ２〜ＢＬＫ５についてはオフセットされておらず、Ｙ方向における中心にレイアウトされている。つまり、メインアンプブロックＢＬＫ２〜ＢＬＫ５の上下に形成されるスペースＳのサイズは互いに等しい。これにより、オフセットされていないメインアンプブロックＢＬＫ２〜ＢＬＫ５に関しては、信号配線ＳＬＭＡＵと信号配線ＳＬＭＡＬに負荷の差はほとんど存在しない。
そして、本実施形態においては、Ｙ方向における下側にオフセットされたメインアンプブロックＢＬＫが２つ存在し、且つ、Ｙ方向における上側にオフセットされたメインアンプブロックＢＬＫも２つ存在することから、信号配線ＳＬＭＡＵの負荷と信号配線ＳＬＭＡＬの負荷はほぼ同じとなる。これにより、第１の実施形態と同じ効果を得ることができる。このように、本発明においては、全てのメインアンプブロックＢＬＫをオフセットさせることは必須でない。
図１６は、第４の実施形態によるメインアンプブロックＢＬＫのレイアウト図である。
図１６に示すように、本実施形態においてはメインアンプブロックＢＬＫの全体をオフセットさせるのではなく、メインアンプブロックＢＬＫに含まれるメインアンプＭＡをオフセットさせている。より具体的には、メインアンプＭＡ０，ＭＡ２，ＭＡ４，ＭＡ６についてはＹ方向における下側（メモリセルアレイＡＲＹＬ側）にオフセットされ、メインアンプＭＡ１，ＭＡ３，ＭＡ５，ＭＡ７についてはＹ方向における上側（メモリセルアレイＡＲＹＵ側）にオフセットされている。本実施形態においても、Ｙ方向の中心から見たオフセット量は一定である。
このような構成であっても、信号配線ＳＬＭＡＵの負荷と信号配線ＳＬＭＡＬの負荷を均一化することが可能となる。尚、本実施形態においても、上側にオフセットされたメインアンプＭＡと下側にオフセットされたメインアンプＭＡを交互に配置することは必須でなく（第２の実施形態を参照）、また、全てのメインアンプＭＡをオフセットさせることも必須でない（第３の実施形態を参照）。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０ 半導体装置
１１ アレイ領域
２０ アクセス制御回路
２１，２２ 外部端子
３０ データ入出力回路
３１ データ入出力端子
４０ 電源回路
４１，４２ 電源端子
ＡＭＰ メインアンプ領域
ＡＲＹＵ，ＡＲＹＬ メモリセルアレイ
ＢＡＮＫ０〜ＢＡＮＫ７ メモリバンク
ＢＦ バッファ回路
ＢＬ ビット線
ＢＬＫ０〜ＢＬＫ７ メインアンプブロック
ＢＲＵ，ＢＲＬ 分岐配線
ＣＡＰＡＤ、ＤＱＰＡＤ パッドエリア
ＣＬＡＹ 配線領域
Ｄ 間隔
ＤＲＶＬＴ，ＤＲＶＬＢ，ＤＲＶＵＴ，ＤＲＶＵＢ ドライバ回路
ＦＳＩＤＥ，ＰＳＩＤＥ 周辺回路領域
Ｇ１Ｌ〜Ｇ５Ｌ，Ｇ１Ｕ〜Ｇ５Ｕ ゲート回路
ＧＢＵＳ リードライトバス
ＬＡＴ ラッチ回路群
ＬＡＴ１，ＬＡＴ２ ラッチ回路
ＬＯＧＵ，ＬＯＧＬ 論理回路
ＭＡ，ＭＡ０〜ＭＡ７ メインアンプ
ＭＡＣＴＬ 制御回路
ＭＡＴ メモリマット
ＭＣ メモリセル
ＭＩＯＬ，ＭＩＯＵ メインデータ配線（対）
ＭＩＯＬＴ，ＭＩＯＬＢ，ＭＩＯＵＴ，ＭＩＯＵＢ メインデータ配線
Ｎ１Ｌ〜Ｎ３Ｌ，Ｎ１Ｕ〜Ｎ３Ｕ Ｎチャンネル型ＭＯＳトランジスタ
Ｐ１Ｌ〜Ｐ３Ｌ，Ｐ１Ｕ〜Ｐ３Ｕ Ｐチャンネル型ＭＯＳトランジスタ
ＯＵＴ 出力回路
ＲＡＭＰＵ，ＲＡＭＰＬ リードアンプ
Ｓ スペース
ＳＡ センスアンプ
ＳＬＭＡ，ＳＬＭＡＵ，ＳＬＭＡＬ，ＳＬＭＡＣ，ＳＬＹＬ，ＳＬＹＵ 信号配線
ＳＷＤ サブワードドライバ
ＴＧＬ，ＴＧＵ 接続回路
ＶＬ 電源配線
ＷＡＭＰＵ，ＷＡＭＰＬ ライトアンプ
ＷＬ ワード線
ＸＤＥＣ ロウデコーダ
ＹＤＥＣ カラムデコーダ
ＹＰＤ プリデコーダ

Claims (15)

  1. 第１の方向に配列された第１及び第２のメモリマットと、
    前記第１の方向に配列された第３及び第４のメモリマットであって、前記第１のメモリマットから見て前記第１の方向と交差する第２方向に配置された第３のメモリマット及び前記第２のメモリマットから見て前記第２方向に配置された第４のメモリマットと、
    前記第１のメモリマットと前記第２のメモリマットとの間に配置され、第１の制御信号の活性化に応答して前記第１のメモリマットから読み出されたデータを増幅し、第２の制御信号の活性化に応答して前記第２のメモリマットから読み出されたデータを増幅する第１のメインアンプと、
    前記第３のメモリマットと前記第４のメモリマットとの間に配置され、前記第１の制御信号の活性化に応答して前記第３のメモリマットから読み出されたデータを増幅し、前記第２の制御信号の活性化に応答して前記第４のメモリマットから読み出されたデータを増幅する第２のメインアンプと、
    前記第２の方向に延在し、前記第１の制御信号を前記第１及び第２のメインアンプに共通に供給する第１の信号配線と、
    前記第２の方向に延在し、前記第２の制御信号を前記第１及び第２のメインアンプに共通に供給する第２の信号配線と、を備え、
    前記第１のメインアンプは、前記第１のメモリマット側にオフセットして配置され、
    前記第２のメインアンプは、前記第４のメモリマット側にオフセットして配置されていることを特徴とする半導体装置。
  2. 前記第１のメインアンプと前記第１のメモリマットの距離は、前記第２のメインアンプと前記第４のメモリマットの距離と等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のメインアンプと前記第２のメモリマットの距離は、前記第２のメインアンプと前記第３のメモリマットの距離と等しいことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の方向に延在する第３、第４、第５及び第６の信号配線をさらに備え、
    前記第１のメインアンプには、前記第１及び第３の信号配線を介して前記第１の制御信号が供給され、前記第２及び第４の信号配線を介して前記第２の制御信号が供給され、
    前記第２のメインアンプには、前記第１及び第５の信号配線を介して前記第１の制御信号が供給され、前記第２及び第６の信号配線を介して前記第２の制御信号が供給されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第３の信号配線は前記第５の信号配線よりも長く、前記第６の信号配線は前記第４の信号配線よりも長いことを特徴とする請求項４に記載の半導体装置。
  6. 前記第３、第４、第５及び第６の信号配線は第１の配線層に形成され、前記第１及び第２の信号配線は前記第１の配線層よりも上層に位置する第２の配線層に形成されていることを特徴とする請求項４又は５に記載の半導体装置。
  7. 前記第１のメインアンプと前記第２のメモリマットの間に配置された第１の電源回路をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記第２のメインアンプと前記第３のメモリマットの間に配置された第２の電源回路をさらに備えることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１の電源回路と前記第２の電源回路は、互いに異なる内部電圧を生成することを特徴とする請求項８に記載の半導体装置。
  10. 前記第１のメインアンプと前記第２のメインアンプの間に配置された第３の電源回路をさらに備えることを特徴とする請求項８又は９に記載の半導体装置。
  11. 前記第１の方向に配列された第５及び第６のメモリマットであって、前記第１のメモリマットから見て前記第２方向に配置された第５のメモリマット及び前記第２のメモリマットから見て前記第２方向に配置された第６のメモリマットと、
    前記第５のメモリマットと前記第６のメモリマットとの間に配置され、前記第１の制御信号の活性化に応答して前記第５のメモリマットから読み出されたデータを増幅し、前記第２の制御信号の活性化に応答して前記第６のメモリマットから読み出されたデータを増幅する第３のメインアンプと、をさらに備え、
    前記第１の信号配線は、前記第１、第２及び第３のメインアンプに前記第１の制御信号を共通に供給し、
    前記第２の信号配線は、前記第１、第２及び第３のメインアンプに前記第２の制御信号を共通に供給することを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
  12. 前記第１のメインアンプと前記第１のメモリマットの距離は、前記第３のメインアンプと前記第５のメモリマットの距離と等しく、且つ、前記第１のメインアンプと前記第２のメモリマットの距離は、前記第３のメインアンプと前記第６のメモリマットの距離と等しいことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第３のメモリマットは前記第１及び第５のメモリマット間に配置され、前記第４のメモリマットは前記第２及び第６のメモリマット間に配置されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第３のメインアンプと前記第５及び第６のメモリマットの距離は、前記第１のメインアンプと前記第１のメモリマットの距離及び前記第２のメインアンプと前記第４のメモリマットの距離よりも広く、且つ、前記第１のメインアンプと前記第２のメモリマットの距離及び前記第２のメインアンプと前記第３のメモリマットの距離よりも狭いことを特徴とする請求項１１に記載の半導体装置。
  15. 前記第３のメインアンプと前記第５のメモリマットの距離は、前記第３のメインアンプと前記第６のメモリマットの距離と等しいことを特徴とする請求項１４に記載の半導体装置。
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