JP2014165251A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセル領域とセンスアンプ領域の分離に要する面積を低減する半導体装置を提供する。
【解決手段】センスアンプ領域３０のＮウェル３０２が、メモリセル領域２０の第１のＰウェル２０１及びセンスアンプ領域３０の第２のＰウェル３０１の間に第１及び第２のウェルＰ２０１及び３０１に共に隣接して配置される。さらに、ディープＮウェル６０１がこれら３つのウェル２０１、３０１、及び３０２の下に連続して配置されている。
【選択図】図３

Description

本発明は、半導体記憶装置に関し、例えば、ＤＲＡＭ（Dynamic Random Access Memory）セルアレイを有する半導体記憶装置に好適に利用できるものである。

一般的なＤＲＡＭデバイスは、読み出しの際に、まずビット線をＨＶＤＤ（＝１／２ＶＤＤ）にプリチャージし、次にワード線に電圧を与えることでオン状態とされたメモリセル・トランジスタを介してメモリセル・キャパシタをビット線に接続する。これにより、ビット線の電圧がメモリセル・キャパシタの電荷の有無に応じて微小に変化する。センスアンプは、ビット線電圧とプリチャージ電圧（つまり、ＨＶＤＤ）の差を増幅することでセンス動作を実行する。

センスアンプを構成するトランジスタのゲートにはビット線電圧（つまり、概ねＨＶＤＤ）が供給される。したがって、ＶＤＤが低くなると（例えば、ＶＤＤが１Ｖ以下）、センスアンプを構成しているトランジスタのゲート電圧も低下する（例えば、０．５Ｖ以下）。ビット線電位がトランジスタの閾値電圧に近づくと、センスアンプを構成しているトランジスタは十分なオン能力を得ることができず、センスアンプの動作速度が低下する。

特許文献１は、ＤＲＡＭセルアレイの低電圧動作限界を改善するために、センスアンプを構成するフリップフロップのＮチャネル電界効果トランジスタ（ＮＦＥＴ：N-channel Field Effect Transistor）の閾値電圧を独立に制御するための構成を開示している。具体的には、特許文献１に示されたＤＲＡＭデバイスは、半導体基板上において他の回路領域から分離されたＰウェルと、当該Ｐウェルに形成されたフリップフロップのＮＦＥＴを有するとともに、当該ＮＦＥＴの基板電圧（バックゲート電圧）を独立に制御するよう構成されている。

特許文献１に開示された技術を用いる場合、センスアンプを構成するＮＦＥＴの基板電圧（つまりＰウェル電圧）がメモリセルを構成するＮＦＥＴの基板電圧（Ｐウェル電圧）から分離されなければならない。特許文献２は、センスアンプのＰウェルがメモリセルのＰウェルから分離された構造を開示している。図１は、特許文献２に開示されたＤＲＡＭデバイスのビット線方向に沿った断面図を示している。メモリセル領域７０のＰウェル７０１は、水平方向に隣接するＮウェル７０２とボトム方向に隣接するディープＮウェル９０１によって囲まれており、したがってＰ型基板１００から分離されている。Ｐウェル７０１には、メモリセル・トランジスタとしてのＮＦＥＴ７０５が形成される。一方、センスアンプ領域８０のＰウェル８０１は、水平方向に隣接するＮウェル８０２及び８０３とボトム方向に隣接するディープＮウェル９０２によって囲まれており、したがってＰ型基板１００から分離されている。Ｐウェル８０１には、センスアンプを構成するためのＮＦＥＴ８０５が形成される。また、Ｎウェル８０３には、センスアンプを構成するためのＰチャネル電界効果トランジスタ（ＰＦＥＴ：P-channel Field Effect Transistor）８０６が形成される。

図１に示されたセンスアンプ領域８０のＰウェル８０１は、Ｐ型基板１００及びメモリセル領域７０のＰウェル７０１から電気的に分離されている。したがって、Ｐウェル８０１には、Ｐウェル７０１と異なる電圧を供給できる。図１の例では、Ｐウェル７０１には、マイナスの基板バイアス電圧（バックバイアス電圧）ＶＢＢが供給される。そして、Ｐウェル８０１には、センスアンプ専用の基板バイアス電圧ＶＢＳが供給される。

特開平２−２３１７６０号公報 特開２０００−１０１０４５号公報

図１の構成例では、センスアンプ領域８０のＰウェル７０１を囲むＮウェル（つまり、Ｎウェル８０２及び８０２並びにディープＮウェル９０２）は、メモリセル領域７０のＰウェル７０１を囲むＮウェル（つまり、Ｎウェル７０２及びディープＮウェル９０１）から電気的に分離されている。したがって、図１の構成例は、メモリセル領域７０とセンスアンプ領域８０の分離に要する面積が大きいという課題がある。さらに本件発明者は、センスアンプを構成するためのＮＦＥＴが形成されるＰウェルの分離構造に関して様々な課題を見出した。これらの課題、及びこれらの課題に対処するために本件発明者によって得られた技術思想の幾つかの具体例は、後述する実施形態の記述及び添付図面によって明らかにされる。

一実施形態では、センスアンプ領域のＮウェルが、メモリセル領域の第１のＰウェル及びセンスアンプ領域の第２のＰウェルの間に第１及び第２のＰウェルに共に隣接して配置される。さらに、ディープＮウェルがこれら３つのウェル（つまり、メモリセル領域のＰウェル並びにセンスアンプ領域のＰウェル及びＮウェル）の下に連続して配置されている。

上述した一実施形態は、メモリセル領域とセンスアンプ領域の分離に要する面積の低減に寄与することができる。

背景技術に係るＤＲＡＭデバイスのビット線方向に沿った断面図である。 第１の実施形態に係るＤＲＡＭデバイスが有する複数の回路領域を示す平面図の一例である。 第１の実施形態に係るＤＲＡＭデバイスが有するＰウェル及びＮウェルを示す平面図の一例である。 第１の実施形態に係るＤＲＡＭデバイスＤＲＡＭデバイスのビット線方向に沿った断面図の一例である。 第１の実施形態に係るＤＲＡＭデバイスＤＲＡＭデバイスのワード線方向に沿った断面図の一例である。 第１の実施形態に係るＤＲＡＭデバイスの回路構成図の一例である。 第２の実施形態に係るＤＲＡＭデバイスが有するＰウェル及びＮウェルを示す平面図の一例である。 第３の実施形態に係るＤＲＡＭデバイスが有するＰウェル及びＮウェルを示す平面図の一例である。

以下では、具体的な実施形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

＜第１の実施形態＞
図２は、本実施形態に係るＤＲＡＭデバイス１が有する複数の回路領域、つまりメモリセル領域、センスアンプ領域、ワードドライバ領域、及び交差領域、を示す平面図の一例である。各回路領域は、長方形状を有し、半導体基板上に形成される。メモリセル領域（ＭＣ）２０は、メモリセルが格子状に配置されたメモリセルアレイを含む。さらに、メモリセル領域２０は、複数のワード線と複数のワード線に直交して延在する複数のビット線を含む。各メモリセルは、ビット線とワード線の交点に配置される。メモリセルのＮＦＥＴ（つまり、メモリセル・トランジスタ）のゲートはワード線に接続され、ドレインはビット線に接続される。図２では、複数のビット線に沿った方向をビット線方向と定義し、複数のワード線に沿った方向をワード線方向と定義している。他のメモリセル領域２１、２２、及び２３等も、メモリセル領域２０と同様に構成される。

センスアンプ領域（ＳＡ）３０は、ビット線方向に沿ってメモリセル領域２０に隣接して配置されている。センスアンプ領域３０には、複数のセンスアンプが配置される。複数のセンスアンプは、メモリセル領域２０から伸びる複数のビット線に接続され、メモリセルに記憶されたデータをリードする。さらに、センスアンプ領域３０には、メモリセル領域２０のビット線をプリチャージするイコライザ（プリチャージ回路）、及びメモリセル領域２０のビット線を共通データバス線に接続するカラムスイッチ（Ｙスイッチ）のいずれか又はこれら両方が配置されてもよい。センスアンプ、イコライザ、及びカラムスイッチの様々な回路レイアウトが既に考案されている。例えば、メモリセル領域２０に配置されたメモリセルアレイに結合される複数のセンスアンプ、複数のイコライザ、及び複数のカラムスイッチのうち少なくとも一部は、メモリセル領域２０の上側（紙面左側）に隣接するセンスアンプ領域（不図示）に配置されてもよい。他のセンスアンプ領域３１、３２、及び３３等も、センスアンプ領域３０と同様に構成される。

ワードドライバ（ＷＤ）領域４０は、ワード線方向に沿ってメモリセル領域２０に隣接して配置されている。ワードドライバ領域４０には、メモリセル領域２０から伸びる複数のワード線に接続された複数のワードドライバが配置される。ワードドライバは、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）ドライバであり、ワード線を駆動することでメモリセルのＮＦＥＴをオン状態にすることができる。なお、メモリセル領域２０に配置されたメモリセルアレイに結合される複数のワードドライバの一部は、メモリセル領域２０の反対側に隣接するワードドライバ領域４２に配置されてもよい。他のワードドライバ領域４１、４２、及び４３等も、ワードドライバ領域４０と同様に構成される。

交差領域（ＩＳ）５０は、ワード線方向において２つのセンスアンプ領域３０及び３２の間にこれらに隣接して配置されている。また、交差領域５０は、ビット線方向において２つのワードドライバ領域４０及び４１の間にこれらに隣接して配置されている。交差領域５０には、センスアンプ領域３０に形成されるトランジスタに結合される回路が配置される。交差領域５０には、例えば、センスアンプ領域３０に配置される回路要素を制御する回路が配置されてもよい。具体的には、交差領域５０には、センスアンプ、イコライザ（プリチャージ回路）、及びカラムスイッチのいずれかを駆動するドライバ回路が配置されてもよい。他の交差領域５１、５２、及び５３等も、交差領域５０と同様に構成される。

続いて以下では、図３〜図５を用いて、ＤＲＡＭデバイス１のウェルレイアウトについて説明する。図３は、ＤＲＡＭデバイス１が有するＰウェル及びＮウェルを示す平面図の一例である。図４は、ＤＲＡＭデバイス１のビット線方向に沿った断面図の一例であり、図３のＩＶ−ＩＶ断面を示している。さらに図５は、ＤＲＡＭデバイス１のワード線方向に沿った断面図の一例であり、図３のＶ−Ｖ断面を示している。

メモリセル領域２０は、全面がＰウェル２０１によって形成されている。Ｐウェル２０１には、メモリセルのＮＦＥＴ２０５が形成される。つまり、Ｐウェル２０１の表面には、ＮＦＥＴ２０５のソース及びドレインとして使用されるＮ型拡散層が形成される。Ｐウェル２０１は、メモリセル用の基板バイアス電圧ＶＢＢに接続される。他のメモリセル領域２１のＰウェル２１１も、メモリセル領域２０のＰウェル２０１と同様に構成され、モリセルのＮＦＥＴ２１５が形成される。

ワードドライバ領域４０及び４２のＮウェル４０２及び４２３は、ワード線方向においてメモリセル領域２０のＰウェル２０１に隣接している。言い換えると、メモリセル領域２０のビット線に平行な２つの辺は、ワードドライバ領域４０及び４２のＮウェル４０２及び４２３に隣接している。Ｎウェル４０２及び４２３には、ワードドライバ（例えば、ＣＭＯＳドライバ）を構成するためのＰＦＥＴが形成される。つまり、Ｎウェル４０２及び４２３の表面には、ＰＦＥＴのソース及びドレインとして使用されるＰ型拡散層が形成される。ワード線の電圧は、選択時に昇圧電圧ＶＰＰ（ＶＰＰ＞ＶＤＤ）になる。したがって、Ｎウェル４０２及び４２３は、昇圧電圧ＶＰＰに接続される。他のワードドライバ領域４１及び４３のＮウェル４１２及び４３３も、ワードドライバ領域４０及び４２のＮウェル４０２及び４２３と同様に構成される。

ワードドライバ領域４０は、さらに、ワードドライバ（例えば、ＣＭＯＳドライバ）を構成するためのＮＦＥＴが形成されるＰウェル４０１を含む。Ｐウェル４０１は、同じワードドライバ領域４０のＮウェル４０２によってメモリセル領域２０のＰウェル２０１から分離されている。ワードドライバ領域４１のＰウェル４１１も、ワードドライバ領域４０のＰウェル４０１と同様に構成される。さらに、図示されていないが、他のワードドライバ領域４２及び４３も、領域４０及び４１と同様に、ワードドライバを構成するためのＮＦＥＴが形成されるＰウェルを含んでもよい。

続いて、センスアンプ領域３０について説明する。センスアンプ領域３０のＮウェル３０２は、ビット線方向においてメモリセル領域２０のＰウェル２０１に隣接している。言い換えると、メモリセル領域２０のワード線に平行な一辺は、センスアンプ領域３０のＮウェル３０２に隣接している。メモリセル領域２０のワード線に平行な他の一辺は、図示しない他のセンスアンプ領域のＮウェルに隣接している。さらに、センスアンプ領域３０は、もう１つのＮウェル３０３を含む。Ｎウェル３０３は、ビット線方向において他のメモリセル領域２１のＰウェル２１１に隣接している。

センスアンプ領域３０のＮウェル３０２及び３０３には、センスアンプ（例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）フリップフロップ）を構成するためのＰＦＥＴ３０６及び３０７が形成される。つまり、Ｎウェル３０２及び３０３の表面には、ＰＦＥＴ３０６及び３０７のソース及びドレインとして使用されるＰ型拡散層が形成される。図３〜図５の例では、Ｎウェル３０２及び３０３は、後述する交差領域５０及び５２のＮウェル５０２及び５２３を介して、ワードドライバ領域４０〜４３のＮウェル４０２、４１２、４２３及び４３３と連続的に形成されている。従って、センスアンプ領域３０のＮウェル３０２及び３０３は、ワードドライバ領域のＮウェル４０２、４１２、４２３及び４３３と同様に昇圧電圧ＶＰＰに接続される。

センスアンプ領域３０のＰウェル３０１には、センスアンプを構成するためのＮＦＥＴ３０５が形成される。つまり、Ｐウェル３０１の表面には、ＮＦＥＴ３０５のソース及びドレインとして使用されるＮ型拡散層が形成される。Ｐウェル３０１は、同じセンスアンプ領域３０のＮウェル３０２によってメモリセル領域２０のＰウェル２０１から分離されている。同様に、Ｐウェル３０１は、同じセンスアンプ領域３０のＮウェル３０３によってメモリセル領域２１のＰウェル２１１から分離されている。さらに、Ｐウェル３０１は、ワード線方向において、交差領域５０及び５２のＮウェル５０２及び５２３によって交差領域５０及び５２のＰウェルから分離されている。Ｐウェル３０１は、センスアンプ用の基板バイアス電圧ＶＢＳに接続される。

交差領域５０及び５２のＮウェル５０２及び５２３は、ワード線方向においてセンスアンプ領域３０のＰウェル３０１並びにＮウェル３０２及び３０３に隣接している。言い換えると、センスアンプ領域３０のビット線に平行な２つの辺は、交差領域５０及び５２のＮウェル５０２及び５２３にそれぞれ隣接している。Ｎウェル５０２及び５２３には、センスアンプ領域に形成されるトランジスタに結合される回路（例えば、イコライザ・ドライバ、又はカラムスイッチ・ドライバ）を構成するためのＰＦＥＴが形成される。つまり、Ｎウェル５０２及び５２３の表面には、ＰＦＥＴのソース及びドレインとして使用されるＰ型拡散層が形成される。図３〜図５の例では、Ｎウェル５０２及び５２３は、ワードドライバ領域４０〜４３のＮウェル４０２、４１２、４２３及び４３３と連続的に形成されている。従って、交差領域５０及び５２のＮウェル５０２及び５２３は、ワードドライバ領域のＮウェル４０２、４１２、４２３及び４３３と同様に昇圧電圧ＶＰＰに接続される。

交差領域５０は、Ｐウェル５０１をさらに含む。Ｐウェル５０１には、センスアンプ領域のトランジスタに結合される回路（例えば、イコライザ・ドライバ、又はカラムスイッチ・ドライバ）を構成するためのＮＦＥＴが形成される。Ｐウェル５０１は、同じ交差領域５０のＮウェル５０２によってセンスアンプ領域３０のＰウェル３０１から分離されている。図示されていなが、他の交差領域５２も、交差領域５０と同様に、センスアンプ領域のトランジスタに結合される回路を構成するためのＮＦＥＴが形成されるＰウェルを含んでもよい。

さらに、ＤＲＡＭデバイス１は、ディープＮウェル６０１を含む。図３のハッチングされた範囲は、ディープＮウェル６０１が配置された範囲を示している。図３〜図５の例では、ディープＮウェル６０１は、メモリセル領域（メモリセル領域２０及び２１を含む）の全体のボトム側、センスアンプ領域（センスアンプ領域３０を含む）の全体のボトム側、メモリセル領域に隣接するワードドライバ領域のＮウェル（Ｎウェル４０２、４１２、４２３、４３３を含む）のボトム側、及びセンスアンプ領域に隣接する交差領域のＮウェル（Ｎウェル５０２及び５２３を含む）のボトム側に連続的に延在している。これにより、メモリセル領域２０のＰウェル２０１が周辺のＰ型領域から隔離される。さらに、センスアンプ領域３０のＰウェル３０１も周辺のＰ型領域から隔離される。したがって、Ｐウェル２０１にはメモリセル用の基板バイアス電圧ＶＢＢを供給することができ、Ｐウェル３０１にはセンスアンプ用の基板バイアス電圧ＶＢＳを供給することができる。

以上に述べたことから理解されるように、本実施形態では、センスアンプ領域３０のＮウェル３０２は、メモリセル領域２０のＰウェル２０１及びセンスアンプ領域のＰウェル３０１の間にこれら２つのＰウェルに共に隣接して配置されている。さらに、ディープＮウェル６０１は、これら３つのウェル（つまり、Ｐウェル２０１、Ｐウェル３０１、及びＮウェル３０２）の下に連続して配置されている。つまり、本実施形態では、センスアンプのＰＦＥＴが形成されるセンスアンプ領域３０のＮウェル３０２は、センスアンプ、イコライザ、又はカラムスイッチのＮＦＥＴが形成されるセンスアンプ領域３０のＰウェル３０１をメモリセル領域２０のＰウェル２０１から水平方向において分離している。さらに、本実施形態では、メモリセル領域２０からセンスアンプ領域３０まで延在するディープＮウェル６０１が、センスアンプ領域３０のＰウェル３０１をボトム方向においてＰ型基板１００から分離している。このような構成により、本実施形態は、ビット線方向においてセンスアンプ領域３０のＰウェル３０１をメモリセル領域２０のＰウェル２０１から分離するために冗長なウェル分離領域を必要としない。このため、本実施形態は、ビット線方向においてＰウェル２０１とＰウェル３０１を分離することに起因してＤＲＡＭデバイスのチップ面積が増大することを抑制できる。

さらに、図３〜図５に示されているように、ＰＦＥＴ（ＰＦＥＴ５０５、５２５）が形成される交差領域５０のＮウェル（Ｎウェル５０２、５２３）は、センスアンプ領域３０のＰウェル３０１にワード線方向において隣接して配置されてもよい。これにより、余分なウェル分離領域を必要とすることなく、センスアンプ領域３０のＰウェル３０１をワード線方向において他のＰウェルから分離することができる。

さらに、図３〜図５に示されているように、ディープＮウェル６０１は、ワード線方向において交差領域５０のＰＦＥＴが形成されるＮウェル５０２の下まで延在し、Ｎウェル５０２に接続されてもよい。これにより、センスアンプ領域３０のＰウェル３０１をワード線方向においてＰ型基板１００から確実に分離することができる。

さらに、図３に示されているように、ワードドライバ領域４０に配置されるワードドライバのＰＦＥＴが形成されるＮウェル（Ｎウェル４０２、４２３）は、ワード線方向においてメモリセル領域２０のＰウェル２０１に隣接して配置され、かつビット線方向において交差領域５０のＮウェル（Ｎウェル５０２、５２３）に隣接して配置されてもよい。これにより、余分なウェル分離領域を必要とすることなく、メモリセル領域２０のＰウェル２０１をワード線方向において他のＰウェルから分離することができる。

さらに、図３に示されているように、ディープＮウェル６０１は、ワード線方向においてワードドライバ領域４０のＰＦＥＴが形成されるＮウェル４０２の下まで延在し、Ｎウェル４０２に接続されてもよい。これにより、メモリセル領域２０のＰウェル２０１をワード線方向においてＰ型基板１００から確実に分離することができる。

続いて以下では、本実施形態のＤＲＡＭデバイス１の回路構成の一例について図６を参照して説明する。図６に示されたメモリセル領域２０は、複数のメモリセル１１を含む。各メモリセル１１は、ワード線（ＷＬ０、ＷＬ１等）とワード線に直交するビット線（ＢＴ、ＢＮ等）の交点に配置される。メモリセル１１が有するＮＦＥＴは、Ｐウェル２０に形成される。したがって、当該ＮＦＥＴのバックゲートには、メモリセル用の基板バイアス電圧ＶＢＢが供給される。

図６に示されたセンスアンプ領域３０は、イコライザ（プリチャージ回路）１２、センスアンプ１３、及びカラムスイッチ１４を含む。イコライザ１２は、３つのＮＦＥＴにより構成されている。これら３つのＮＦＥＴは、Ｐウェル３０１に形成される。したがって、これら３つのＮＦＥＴのバックゲートにはメモリセル用の基板バイアス電圧ＶＢＳが供給される。センスアンプ１３は、２つのＣＭＯＳインバータを用いた正帰還ループを含むフリップフロップ回路である。２つのインバータが有する２つのＮＦＥＴは、Ｐウェル３０１に形成され、これらのバックゲートには基板バイアス電圧ＶＢＳが供給される。一方、２つのインバータが有する２つのＰＦＥＴは、Ｎウェル３０２又は３０３に形成され、これらのバックゲートには昇圧電圧ＶＰＰが供給される。カラムスイッチ１４は、ビット線（ＢＴ、ＢＮ等）をデータバス線（ＤＢＵＳＴ及びＤＢＵＳＮ）に接続するスイッチであある。カラムスイッチ１４は、２つのＮＦＥＴにより構成されている。これら２つのＮＦＥＴは、Ｐウェル３０１に形成され、これらのバックゲートには基板バイアス電圧ＶＢＳが供給される。

図６に示されたワードドライバ領域４０は、ワード線（ＷＬ０等）を駆動するワードドライバ１５を含む。ワードドライバ１５は、ＣＭＯＳドライバである。このＣＭＯＳドライバが有するＰＦＥＴは、Ｎウェル４０２に形成され、そのバックゲートには昇圧電圧ＶＰＰが供給される。一方、ワードドライバ１５が有するＮＦＥＴは、Ｐウェル４０１に形成される。Ｐウェル４０１は、Ｐウェル２０１及び２１１から分離されているから、基板バイアス電圧ＶＢＢ及びＶＢＳのいずれとも異なる電圧が供給されてもよい。図６の例では、ワードドライバ１５のＮＦＥＴのバックゲートには、接地電位ＧＮＤ（ＶＳＳ）が供給される。

図６に示された交差領域５０は、イコライザ・ドライバ（プリチャージ・ドライバ）１６、センスアンプ・ドライバ１７及び１８、並びにカラムスイッチ・ドライバ１９を含む。イコライザ・ドライバ１６は、イコライザ１２を活性化する信号をイコライザ１２に供給する。センスアンプ・ドライバ１７は、センスアンプ１３のＰＦＥＴに対するソース駆動信号を供給する。センスアンプ・ドライバ１８は、センスアンプ１３のＮＦＥＴに対するソース駆動信号を供給する。カラムスイッチ・ドライバ１９は、カラムスイッチ１４に対する選択信号を供給する。ドライバ１６、１７、及び１９が有するＰＦＥＴは、Ｎウェル５０２に形成され、これらのバックゲートには昇圧電圧ＶＰＰが供給される。ドライバ１７、１８、及び１９が有するＮＦＥＴは、Ｐウェル５０１に形成され、これらのバックゲートには例えば接地電位ＧＮＤ（ＶＳＳ）が供給される。

なお、図６は、ＤＲＡＭデバイス１の各回路領域、つまりメモリセル領域、センスアンプ領域、ワードドライバ領域、及び交差領域、における回路要素レイアウトの一例を示しているに過ぎない。例えば、メモリセル領域２０のメモリセルアレイに関するイコライザ１２、センスアンプ１３、カラムスイッチ１４のうち少なくとも一部は、センスアンプ領域３０ではない他のセンスアンプ領域に配置されてもよい。また、メモリセル領域２０のメモリセルアレイに関する複数のワードドライバ１５のうち少なくとも一部は、ワードドライバ領域４０ではなくワードドライバ領域４２に配置されてもよい。また、メモリセル領域２０のメモリセルアレイに関するイコライザ・ドライバ１６、センスアンプ・ドライバ１７及び１８、並びにカラムスイッチ・ドライバ１９のうち少なくとも一部は、交差領域５０ではなく交差領域５２に配置されてもよい。

＜第２の実施形態＞
本実施形態では、第１の実施形態に係るＤＲＡＭデバイス１の回路レイアウトの変形例について説明する。図７は、本実施形態に係るＤＲＡＭデバイス２が有するＰウェル及びＮウェルを示す平面図の一例である。図７のウェルレイアウトは、第１の実施形態で説明した図３のウェルレイアウトと実質的に同一である。ただし、図７の例では、イコライザ（プリチャージ回路）１２のＮＦＥＴ２０６は、センスアンプ領域３０のＰウェル３０１ではなく、メモリセル領域２０のＰウェル２０１内に配置されている。さらに、カラムスイッチ１４のＮＦＥＴ２１６は、センスアンプ領域３０のＰウェル３０１ではなく、メモリセル領域２１のＰウェル２１１内に配置されている。

第１の実施形態において図３〜６を用いて説明した例では、センスアンプ領域３０内に配置されるイコライザ１２及びカラムスイッチ１４のバックゲート電圧もＶＢＳになってしまう。つまり、センスアンプ１３のＮＦＥＴの特性に応じて基板バイアス電圧を調整する場合に、センスアンプ１３だけでなくイコライザ１２及びカラムスイッチ１４のＮＦＥＴの閾値電圧も影響を受ける。これに対して、図７の例によれば、イコライザ１２及びカラムスイッチ１４のＮＦＥＴは、センスアンプ領域３０の基板バイアス電圧ＶＢＳではなく、メモリセル領域２０の基板バイアス電圧ＶＢＢで動作することができる。なお、センスアンプ領域３０のＰウェル３０１を他のＰ型領域から分離するためのウェルレイアウトに関して、図７の構成例は、図３の構成例と同一である。したがって、図７の構成を採用することによるチップ面積の増大は基本的に生じない。

例えば、センスアンプ１３のために低閾値電圧を持つ専用ＮＦＥＴを使用する場合、イコライザ１２及びカラムスイッチ１４のＮＦＥＴは、センスアンプ１３の専用ＮＦＥＴと感度が異なると考えられる。したがって、センスアンプ領域３０のＰウェル電圧ＶＢＳをセンスアンプ１３の専用ＮＦＥＴのために最適な電圧に設置することで、高速化メリットを得やすいと考えられる。

また、例えば、センスアンプ領域３０のＰウェル電圧ＶＢＳをダイナミックに変化させせる制御を行うことも考えられる。具体的には、ＤＲＡＭデバイス２（メモリセルアレイ）のリード、ライト、及びリフレッシュのようなアクティブ選択時に、センスアンプ領域３０のＰウェル電圧ＶＢＳを接地電位ＧＮＤ等の高い電圧にすることが考えられる。一方、非選択状態又はスタンバイ状態に、センスアンプ領域３０のＰウェル電圧ＶＢＳを負電圧にすることが考えられる。バックゲート電圧の制御（つまり、閾値電圧の制御）が不要なイコライザ１２及びカラムスイッチ１４のＮＦＥＴ２０６及び２１６をＰウェル３０１の外に配置することで、Ｐウェル３０１の電圧ＶＢＳをダイナミックに変更する際の負荷を小さくすることができる。したがって、図７の構成例を採用することで、Ｐウェル３０１の電圧ＶＢＳを高速に変更することができる。

なお、図７の例では、イコライザ１２及びカラムスイッチ１４の両方がメモリセル領域２０及び２１に配置されている。しかしながら、イコライザ１２及びカラムスイッチ１４のいずれか一方がメモリセル領域２０又は２１に配置され、他方がセンスアンプ領域３０に配置されてもよい。

＜第３の実施形態＞
本実施形態では、第１の実施形態に係るＤＲＡＭデバイス１のウェルレイアウトの変形例について説明する。第１の実施形態では、ワードドライバ領域４０のＰＦＥＴが形成されるＮウェル４０２がメモリセル領域２０に隣接している。さらに、Ｎウェル４０２は、交差領域５０のＮウェル５０２並びにセンスアンプ領域３０のＮウェル３０２及び３０３と連続して形成されている。したがって、交差領域５０のＮウェル５０２並びにセンスアンプ領域３０のＮウェル３０２及び３０３のウェル電圧は、Ｎウェル４０２と同じ昇圧電圧ＶＰＰである。Ｎウェル５０２、３０２、及び３０３のウェル電圧（つまり、ＰＦＥＴのバックゲート電圧）が高いとＰＦＥＴの閾値電圧が高くなるので、ウェル電圧が電源電圧ＶＤＤ（ＶＤＤ＜ＶＰＰ）である標準的な使用形態に比べてトランジスタ能力が低下する。このＰＦＥＴの能力低下を回避するため、本実施形態では、Ｎウェル５０２、３０２、及び３０３のウェル電圧を通常のＶＤＤに設定することが可能なウェルレイアウトを示す。

図８は、本実施形態に係るＤＲＡＭデバイス３が有するＰウェル及びＮウェルを示す平面図の一例である。図８から理解されるように、本実施形態では、メモリセル領域２０とワードドライバ領域４０の境界に細長いＮウェル４０３が配置されている。Ｎウェル４０３は、ビット線方向において交差領域５０のＮウェル５０２と隣接している。ただし、細長いＮウェル４０３のワード線方向の幅は、Ｎウェル５０２の幅に比べて小さい。ワードドライバ領域４１の細長いＮウェル４１３の配置は、Ｎウェル４０３と同様である。

さらに、図８の例では、ワードドライバのＰＦＥＴが形成されるＮウェル４０２は、ワード線方向に沿ってＰウェル４０１に隣接するとともに、Ｐウェル４０１を挟んで細長いＮウェル４０３の反対側に配置されている。図８のＮウェル４０２は、ワードドライバ領域４０のＰウェル４０１及び交差領域５０のＰウェル５０１によって、交差領域５０のＮウェル５０２から分離されている。したがって、交差領域５０のＮウェル５０２並びにセンスアンプ領域３０のＮウェル３０２及び３０３のウェル電圧は、ワードドライバ領域４０のＮウェル４０２のウェル電圧ＶＰＰとは異なる電圧にすることができる。具体的には、細長いＮウェル４０３のウェル電圧は、電源電圧ＶＤＤに接続されてもよい。これにより、Ｎウェル５０２、３０２、及び３０３に形成されるＰＦＥＴのバックゲート電圧を昇圧電圧ＶＰＰより低い電源電圧ＶＤＤとすることができる。したがって、図８の構成例によれば、センスアンプ領域３０及び交差領域５０に追加的なウェル分離を行うこと無く、センスアンプ領域３０及び交差領域５０のＰＦＥＴの能力を向上することができる。

図８の構成例は、ワードドライバ領域４０に細長いＮウェル４０３が追加される。しかしながら、ＤＲＡＭデバイスの低電圧化に伴って、センスアンプ関連の回路が性能限界となるケースが多くなると予想される。したがって、本実施形態の構成は、センスアンプ領域３０及び交差領域５０に追加的なウェル分離（追加面積）を必要としない点において有効である。

また、図８の例では、Ｐウェル２０１及びＰウェル３０１とＰ型基板１００との分離を確実にするため、ディープＮウェル６０１は、メモリセル領域２０及びセンスアンプ領域３０から細長いＮウェル４０３及び交差領域５０のＮウェル５０２の下まで連続して延在している。

＜その他の実施形態Ａ＞
第１〜第３の実施形態において、センスアンプのＮＦＥＴの閾値は以下のように制御されてもよい。第１の例では、ＮＦＥＴの閾値電圧のスタティック特性を制御する。具体的には、プロセスばらつきがslow、低温時、又は低電圧状態において、基板バイアス電圧ＶＢＳを浅くし（つまり、０Ｖに近づけ）、これによりＮＦＥＴの閾値電圧を下げてＮＦＥＴを高速化する。反対に、プロセスばらつきがfast、高温時、又は高電圧状態において、基板バイアス電圧ＶＢＳを深くし（つまいｒ，マイナスに大きくし）、これによりＮＦＥＴの閾値電圧を上げてリーク電流を抑制する。

第２の例では、アクティブ時に基板バイアス電圧ＶＢＳを浅くし、これによりＮＦＥＴの閾値電圧を下げてＮＦＥＴを高速化する。一方スタンバイ（非選択）時は、基板バイアス電圧ＶＢＳを深くし、これによりＮＦＥＴの閾値電圧を上げてリーク電流を抑制する。

＜その他の実施形態Ｂ＞
第１〜第３の実施形態において、センスアンプ領域３０のＰウェル３０１にセンスアンプ専用の基板バイアス電圧ＶＢＳを供給する電源回路は、他のウェル電圧（例えは、メモリセル領域２０及び２１の基板バイアス電圧ＶＢＢ）を供給する電源回路とは分離されてもよい。これにより、既に述べたように、センスアンプ領域３０の基板バイアス電圧ＶＢＳをメモリセル領域２０のＰウェル２０１、交差領域のＰウェル５０１等のウェル電圧から独立して制御することができる。

＜その他の実施形態Ｃ＞
第２の実施形態では、メモリセル領域２０又は２１のＰウェル２０１又は２１１に配置されたイコライザ１２又はカラムスイッチ１４のＮＦＥＴは、バックゲートに負電圧（つまり、ＶＢＢ）が印加されることでトランジスタ閾値電圧が上がり、トランジスタ能力が低下する。これを回避するために、メモリセル領域２０又は２１のＰウェル２０１又は２１１のウェル電圧は、接地電位ＧＮＤとされてもよい。なお、メモリセルは、Ｐ型基板１００からの回り込みノイズを防ぐためにＰ型基板１００から分離されている必要がある。したがって、当該構成においても、メモリセル領域２０のボトム側に配置されたディープＮウェル６０１が有効である。

＜その他の実施形態Ｄ＞
第１〜第３の実施形態において、ディープＮウェル６０１の層は、絶縁体に置換されてもよい。例えば、第１及び第２の実施形態において、ディープＮウェル６０１に代わる絶縁体層は、メモリセル領域（メモリセル領域２０及び２１を含む）の全体のボトム側、センスアンプ領域（センスアンプ領域３０を含む）の全体のボトム側、メモリセル領域に隣接するワードドライバ領域のＮウェル（Ｎウェル４０２、４１２、４２３、４３３を含む）のボトム側、及びセンスアンプ領域に隣接する交差領域のＮウェル（Ｎウェル５０２及び５２３を含む）のボトム側に連続的に延在してもよい。このような構造（いわゆるＳＯＩ（Silicon on Insulator）構造によっても、メモリセル領域２０のＰウェル２０１が周辺のＰ型領域から隔離される。さらに、センスアンプ領域３０のＰウェル３０１も周辺のＰ型領域から隔離される。したがって、Ｐウェル２０１にはメモリセル用の基板バイアス電圧ＶＢＢを供給することができ、Ｐウェル３０１にはセンスアンプ用の基板バイアス電圧ＶＢＳを供給することができる。

＜その他の実施形態Ｅ＞
第１〜第３の実施形態に係るＤＲＡＭデバイス１〜３は、上下２つのメモリセルアレイに共通のセンスアンプを選択的に接続するシェアード構造であってもよい。この場合、センスアンプ回路をビット線に接続／分離するためのトランスファーゲートとして動作するＮＦＥＴは、センスアンプ領域３０のＰウェル３０１に形成されてもよいし、メモリセル領域２０（２１）のＰウェル２０１（２１１）に形成されてもよい。

＜その他の実施形態Ｆ＞
第１〜第３の実施形態に係るＤＲＡＭデバイス１〜３は、オープンビット線構造であってもよい。

さらに、上述した実施形態は本件発明者により得られた技術思想の適用に関する例に過ぎない。すなわち、当該技術思想は、上述した実施形態のみに限定されるものではなく、種々の変更が可能であることは勿論である。

１、２、３ ＤＲＡＭデバイス
１１ メモリセル
１２ イコライザ（プリチャージ回路）
１３ センスアンプ
１４ Ｙスイッチ（カラムスイッチ）
１５ ワードドライバ
１６ プリチャージ・ドライバ
１７ センスアンプ・ドライバ
１８ センスアンプ・ドライバ
１９ Ｙスイッチ・ドライバ
２０〜２３ メモリセル領域（ＭＣ：Memory Cell Region）
３０〜３３ センスアンプ領域（ＳＡ：Sense Amplifier Region）
４０〜４３ ワードドライバ領域（ＷＤ：Word Driver Region）
５０〜５３ 交差領域（ＩＳ：Intersection Region）
１００ Ｐ型基板
２０１、２１１、３０１、４０１、４１１ Ｐウェル
２０５、２１５、３０５ Ｎチャネル電界効果トランジスタ（ＮＦＥＴ：N-channel Field Effect Transistor）
３０２、３０３、４０２、４０３、４１２、４１３、４２３、４３３、５０２、５２３ Ｎウェル
３０６、３０７、５０５、５２５ Ｐチャネル電界効果トランジスタ（ＰＦＥＴ：N-channel Field Effect Transistor）
６０１ ディープＮウェル

Claims (15)

1. 第１導電型の基板と、
   前記基板に形成され、メモリセルアレイを構成するための第２導電型の第１のトランジスタが形成される前記第１導電型の第１のウェルと、
   前記基板に形成され、前記メモリセルアレイのビット線方向に沿って配置され、前記メモリセルアレイのビット線に結合されるセンスアンプを構成するための前記第２導電型の第２のトランジスタが形成される前記第１導電型の第２のウェルと、
   前記基板に形成され、前記ビット線方向に沿って前記第１及び第２のウェルの間に前記第１及び第２のウェルに隣接して配置され、前記センスアンプを構成するための前記第１導電型の第３のトランジスタが形成される前記第２導電型の第３のウェルと、
   前記基板に形成され、前記第１〜第３のウェルの下に連続して配置された、前記第２導電型のディープウェル又は絶縁体層と、
   を備える半導体記憶装置。
2. 前記基板に形成され、前記メモリセルアレイのワード線方向に沿って前記第２及び第３のウェルに隣接して配置され、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第２若しくは第３のウェルに形成される他のトランジスタのうち少なくとも１つに結合される前記第１導電型の第４のトランジスタが形成される前記第２導電型の第４のウェルをさらに備え、
   前記ディープウェル又は前記絶縁体層は、前記第４のウェルの下にも連続して存在する、請求項１に記載の半導体記憶装置。
3. 前記基板に形成され、前記ワード線方向に沿って前記第１のウェルに隣接して配置され、前記ビット線方向に沿って前記第４のウェルに隣接して配置され、前記メモリセルアレイのワード線を駆動するワードドライバを構成するための前記第１導電型の第５のトランジスタが形成される前記第２導電型の第５のウェルをさらに備える、請求項２に記載の半導体記憶装置。
4. 前記ディープウェル又は前記絶縁体層は、前記第５のウェルの下にも連続して存在する、請求項３に記載の半導体記憶装置。
5. 前記基板に形成され、前記メモリセルアレイのワード線に沿って配置され、前記ビット線方向に沿って前記第４のウェルに隣接して配置され、前記メモリセルアレイのワード線を駆動するワードドライバを構成するための前記第２導電型の第６のトランジスタが形成される前記第１導電型の第６のウェルと、
   前記基板に形成され、前記ワード線方向に沿って前記第１及び第６のウェルの間に前記第１及び第６のウェルに隣接して配置され、前記第１のウェルと前記第６のウェルを分離する前記第２導電型の第７のウェルと、
   をさらに備える、請求項２に記載の半導体記憶装置。
6. 前記ディープウェル又は前記絶縁体層は、前記第７のウェルの下にも連続して存在する、請求項５に記載の半導体記憶装置。
7. 前記第７のウェルの前記ワード線方向の幅は、前記第４のウェルの前記ワード線方向の幅に比べて小さい、請求項５又は６に記載の半導体記憶装置。
8. 前記基板に形成され、前記ワード線方向に沿って前記第６のウェルに隣接して前記第７のウェルの反対側に配置され、前記第４のウェルと分離して配置され、前記ワードドライバを構成するための前記第１導電型の第７のトランジスタが形成される前記第２導電型の第８のウェルをさらに備える、請求項５又は６に記載の半導体記憶装置。
9. 前記第２のウェルは、前記第１のウェルに供給される第１のウェル電圧から独立して制御される第２のウェル電圧が供給される、請求項１に記載の半導体記憶装置。
10. 前記第２のウェルは、前記第１のウェルに供給される第１のウェル電圧及び前記第４のウェルに供給される第４のウェル電圧から独立して制御される第２のウェル電圧が供給される、請求項２に記載の半導体記憶装置。
11. 前記ビット線をプリチャージするイコライザを構成する前記第２導電型の第８のトランジスタが前記第１のウェルに形成される、請求項１又は２に記載の半導体記憶装置。
12. 前記ビット線をデータバスに選択的に接続するカラムスイッチを構成するための前記第２導電型の第９のトランジスタが前記第１のウェルに形成される、請求項１又は２に記載の半導体記憶装置。
13. 前記第１導電型はＰ型であり、前記第２導電型はＮ型である、請求項１又は２に記載の半導体記憶装置。
14. 前記第１〜第３のウェルの各々は、平面図において長方形状を有する、請求項１又は２に記載の半導体記憶装置。
15. 前記第４のトランジスタは、（ａ）前記センスアンプ、（ｂ）前記ビット線をプリチャージするイコライザ、及び（ｃ）前記ビット線をデータバスに選択的に接続するカラムスイッチのいずれかを駆動するドライバ回路を構成する、請求項２に記載の半導体記憶装置。

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