JP2014165251A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセル領域とセンスアンプ領域の分離に要する面積を低減する半導体装置を提供する。
【解決手段】センスアンプ領域30のNウェル302が、メモリセル領域20の第1のPウェル201及びセンスアンプ領域30の第2のPウェル301の間に第1及び第2のウェルP201及び301に共に隣接して配置される。さらに、ディープNウェル601がこれら3つのウェル201、301、及び302の下に連続して配置されている。
【選択図】図3
【解決手段】センスアンプ領域30のNウェル302が、メモリセル領域20の第1のPウェル201及びセンスアンプ領域30の第2のPウェル301の間に第1及び第2のウェルP201及び301に共に隣接して配置される。さらに、ディープNウェル601がこれら3つのウェル201、301、及び302の下に連続して配置されている。
【選択図】図3
Description
本発明は、半導体記憶装置に関し、例えば、DRAM(Dynamic Random Access Memory)セルアレイを有する半導体記憶装置に好適に利用できるものである。
一般的なDRAMデバイスは、読み出しの際に、まずビット線をHVDD(=1/2VDD)にプリチャージし、次にワード線に電圧を与えることでオン状態とされたメモリセル・トランジスタを介してメモリセル・キャパシタをビット線に接続する。これにより、ビット線の電圧がメモリセル・キャパシタの電荷の有無に応じて微小に変化する。センスアンプは、ビット線電圧とプリチャージ電圧(つまり、HVDD)の差を増幅することでセンス動作を実行する。
センスアンプを構成するトランジスタのゲートにはビット線電圧(つまり、概ねHVDD)が供給される。したがって、VDDが低くなると(例えば、VDDが1V以下)、センスアンプを構成しているトランジスタのゲート電圧も低下する(例えば、0.5V以下)。ビット線電位がトランジスタの閾値電圧に近づくと、センスアンプを構成しているトランジスタは十分なオン能力を得ることができず、センスアンプの動作速度が低下する。
特許文献1は、DRAMセルアレイの低電圧動作限界を改善するために、センスアンプを構成するフリップフロップのNチャネル電界効果トランジスタ(NFET:N-channel Field Effect Transistor)の閾値電圧を独立に制御するための構成を開示している。具体的には、特許文献1に示されたDRAMデバイスは、半導体基板上において他の回路領域から分離されたPウェルと、当該Pウェルに形成されたフリップフロップのNFETを有するとともに、当該NFETの基板電圧(バックゲート電圧)を独立に制御するよう構成されている。
特許文献1に開示された技術を用いる場合、センスアンプを構成するNFETの基板電圧(つまりPウェル電圧)がメモリセルを構成するNFETの基板電圧(Pウェル電圧)から分離されなければならない。特許文献2は、センスアンプのPウェルがメモリセルのPウェルから分離された構造を開示している。図1は、特許文献2に開示されたDRAMデバイスのビット線方向に沿った断面図を示している。メモリセル領域70のPウェル701は、水平方向に隣接するNウェル702とボトム方向に隣接するディープNウェル901によって囲まれており、したがってP型基板100から分離されている。Pウェル701には、メモリセル・トランジスタとしてのNFET705が形成される。一方、センスアンプ領域80のPウェル801は、水平方向に隣接するNウェル802及び803とボトム方向に隣接するディープNウェル902によって囲まれており、したがってP型基板100から分離されている。Pウェル801には、センスアンプを構成するためのNFET805が形成される。また、Nウェル803には、センスアンプを構成するためのPチャネル電界効果トランジスタ(PFET:P-channel Field Effect Transistor)806が形成される。
図1に示されたセンスアンプ領域80のPウェル801は、P型基板100及びメモリセル領域70のPウェル701から電気的に分離されている。したがって、Pウェル801には、Pウェル701と異なる電圧を供給できる。図1の例では、Pウェル701には、マイナスの基板バイアス電圧(バックバイアス電圧)VBBが供給される。そして、Pウェル801には、センスアンプ専用の基板バイアス電圧VBSが供給される。
図1の構成例では、センスアンプ領域80のPウェル701を囲むNウェル(つまり、Nウェル802及び802並びにディープNウェル902)は、メモリセル領域70のPウェル701を囲むNウェル(つまり、Nウェル702及びディープNウェル901)から電気的に分離されている。したがって、図1の構成例は、メモリセル領域70とセンスアンプ領域80の分離に要する面積が大きいという課題がある。さらに本件発明者は、センスアンプを構成するためのNFETが形成されるPウェルの分離構造に関して様々な課題を見出した。これらの課題、及びこれらの課題に対処するために本件発明者によって得られた技術思想の幾つかの具体例は、後述する実施形態の記述及び添付図面によって明らかにされる。
一実施形態では、センスアンプ領域のNウェルが、メモリセル領域の第1のPウェル及びセンスアンプ領域の第2のPウェルの間に第1及び第2のPウェルに共に隣接して配置される。さらに、ディープNウェルがこれら3つのウェル(つまり、メモリセル領域のPウェル並びにセンスアンプ領域のPウェル及びNウェル)の下に連続して配置されている。
上述した一実施形態は、メモリセル領域とセンスアンプ領域の分離に要する面積の低減に寄与することができる。
以下では、具体的な実施形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
<第1の実施形態>
図2は、本実施形態に係るDRAMデバイス1が有する複数の回路領域、つまりメモリセル領域、センスアンプ領域、ワードドライバ領域、及び交差領域、を示す平面図の一例である。各回路領域は、長方形状を有し、半導体基板上に形成される。メモリセル領域(MC)20は、メモリセルが格子状に配置されたメモリセルアレイを含む。さらに、メモリセル領域20は、複数のワード線と複数のワード線に直交して延在する複数のビット線を含む。各メモリセルは、ビット線とワード線の交点に配置される。メモリセルのNFET(つまり、メモリセル・トランジスタ)のゲートはワード線に接続され、ドレインはビット線に接続される。図2では、複数のビット線に沿った方向をビット線方向と定義し、複数のワード線に沿った方向をワード線方向と定義している。他のメモリセル領域21、22、及び23等も、メモリセル領域20と同様に構成される。
図2は、本実施形態に係るDRAMデバイス1が有する複数の回路領域、つまりメモリセル領域、センスアンプ領域、ワードドライバ領域、及び交差領域、を示す平面図の一例である。各回路領域は、長方形状を有し、半導体基板上に形成される。メモリセル領域(MC)20は、メモリセルが格子状に配置されたメモリセルアレイを含む。さらに、メモリセル領域20は、複数のワード線と複数のワード線に直交して延在する複数のビット線を含む。各メモリセルは、ビット線とワード線の交点に配置される。メモリセルのNFET(つまり、メモリセル・トランジスタ)のゲートはワード線に接続され、ドレインはビット線に接続される。図2では、複数のビット線に沿った方向をビット線方向と定義し、複数のワード線に沿った方向をワード線方向と定義している。他のメモリセル領域21、22、及び23等も、メモリセル領域20と同様に構成される。
センスアンプ領域(SA)30は、ビット線方向に沿ってメモリセル領域20に隣接して配置されている。センスアンプ領域30には、複数のセンスアンプが配置される。複数のセンスアンプは、メモリセル領域20から伸びる複数のビット線に接続され、メモリセルに記憶されたデータをリードする。さらに、センスアンプ領域30には、メモリセル領域20のビット線をプリチャージするイコライザ(プリチャージ回路)、及びメモリセル領域20のビット線を共通データバス線に接続するカラムスイッチ(Yスイッチ)のいずれか又はこれら両方が配置されてもよい。センスアンプ、イコライザ、及びカラムスイッチの様々な回路レイアウトが既に考案されている。例えば、メモリセル領域20に配置されたメモリセルアレイに結合される複数のセンスアンプ、複数のイコライザ、及び複数のカラムスイッチのうち少なくとも一部は、メモリセル領域20の上側(紙面左側)に隣接するセンスアンプ領域(不図示)に配置されてもよい。他のセンスアンプ領域31、32、及び33等も、センスアンプ領域30と同様に構成される。
ワードドライバ(WD)領域40は、ワード線方向に沿ってメモリセル領域20に隣接して配置されている。ワードドライバ領域40には、メモリセル領域20から伸びる複数のワード線に接続された複数のワードドライバが配置される。ワードドライバは、例えばCMOS(Complementary Metal Oxide Semiconductor)ドライバであり、ワード線を駆動することでメモリセルのNFETをオン状態にすることができる。なお、メモリセル領域20に配置されたメモリセルアレイに結合される複数のワードドライバの一部は、メモリセル領域20の反対側に隣接するワードドライバ領域42に配置されてもよい。他のワードドライバ領域41、42、及び43等も、ワードドライバ領域40と同様に構成される。
交差領域(IS)50は、ワード線方向において2つのセンスアンプ領域30及び32の間にこれらに隣接して配置されている。また、交差領域50は、ビット線方向において2つのワードドライバ領域40及び41の間にこれらに隣接して配置されている。交差領域50には、センスアンプ領域30に形成されるトランジスタに結合される回路が配置される。交差領域50には、例えば、センスアンプ領域30に配置される回路要素を制御する回路が配置されてもよい。具体的には、交差領域50には、センスアンプ、イコライザ(プリチャージ回路)、及びカラムスイッチのいずれかを駆動するドライバ回路が配置されてもよい。他の交差領域51、52、及び53等も、交差領域50と同様に構成される。
続いて以下では、図3〜図5を用いて、DRAMデバイス1のウェルレイアウトについて説明する。図3は、DRAMデバイス1が有するPウェル及びNウェルを示す平面図の一例である。図4は、DRAMデバイス1のビット線方向に沿った断面図の一例であり、図3のIV−IV断面を示している。さらに図5は、DRAMデバイス1のワード線方向に沿った断面図の一例であり、図3のV−V断面を示している。
メモリセル領域20は、全面がPウェル201によって形成されている。Pウェル201には、メモリセルのNFET205が形成される。つまり、Pウェル201の表面には、NFET205のソース及びドレインとして使用されるN型拡散層が形成される。Pウェル201は、メモリセル用の基板バイアス電圧VBBに接続される。他のメモリセル領域21のPウェル211も、メモリセル領域20のPウェル201と同様に構成され、モリセルのNFET215が形成される。
ワードドライバ領域40及び42のNウェル402及び423は、ワード線方向においてメモリセル領域20のPウェル201に隣接している。言い換えると、メモリセル領域20のビット線に平行な2つの辺は、ワードドライバ領域40及び42のNウェル402及び423に隣接している。Nウェル402及び423には、ワードドライバ(例えば、CMOSドライバ)を構成するためのPFETが形成される。つまり、Nウェル402及び423の表面には、PFETのソース及びドレインとして使用されるP型拡散層が形成される。ワード線の電圧は、選択時に昇圧電圧VPP(VPP>VDD)になる。したがって、Nウェル402及び423は、昇圧電圧VPPに接続される。他のワードドライバ領域41及び43のNウェル412及び433も、ワードドライバ領域40及び42のNウェル402及び423と同様に構成される。
ワードドライバ領域40は、さらに、ワードドライバ(例えば、CMOSドライバ)を構成するためのNFETが形成されるPウェル401を含む。Pウェル401は、同じワードドライバ領域40のNウェル402によってメモリセル領域20のPウェル201から分離されている。ワードドライバ領域41のPウェル411も、ワードドライバ領域40のPウェル401と同様に構成される。さらに、図示されていないが、他のワードドライバ領域42及び43も、領域40及び41と同様に、ワードドライバを構成するためのNFETが形成されるPウェルを含んでもよい。
続いて、センスアンプ領域30について説明する。センスアンプ領域30のNウェル302は、ビット線方向においてメモリセル領域20のPウェル201に隣接している。言い換えると、メモリセル領域20のワード線に平行な一辺は、センスアンプ領域30のNウェル302に隣接している。メモリセル領域20のワード線に平行な他の一辺は、図示しない他のセンスアンプ領域のNウェルに隣接している。さらに、センスアンプ領域30は、もう1つのNウェル303を含む。Nウェル303は、ビット線方向において他のメモリセル領域21のPウェル211に隣接している。
センスアンプ領域30のNウェル302及び303には、センスアンプ(例えば、CMOS(Complementary Metal Oxide Semiconductor)フリップフロップ)を構成するためのPFET306及び307が形成される。つまり、Nウェル302及び303の表面には、PFET306及び307のソース及びドレインとして使用されるP型拡散層が形成される。図3〜図5の例では、Nウェル302及び303は、後述する交差領域50及び52のNウェル502及び523を介して、ワードドライバ領域40〜43のNウェル402、412、423及び433と連続的に形成されている。従って、センスアンプ領域30のNウェル302及び303は、ワードドライバ領域のNウェル402、412、423及び433と同様に昇圧電圧VPPに接続される。
センスアンプ領域30のPウェル301には、センスアンプを構成するためのNFET305が形成される。つまり、Pウェル301の表面には、NFET305のソース及びドレインとして使用されるN型拡散層が形成される。Pウェル301は、同じセンスアンプ領域30のNウェル302によってメモリセル領域20のPウェル201から分離されている。同様に、Pウェル301は、同じセンスアンプ領域30のNウェル303によってメモリセル領域21のPウェル211から分離されている。さらに、Pウェル301は、ワード線方向において、交差領域50及び52のNウェル502及び523によって交差領域50及び52のPウェルから分離されている。Pウェル301は、センスアンプ用の基板バイアス電圧VBSに接続される。
交差領域50及び52のNウェル502及び523は、ワード線方向においてセンスアンプ領域30のPウェル301並びにNウェル302及び303に隣接している。言い換えると、センスアンプ領域30のビット線に平行な2つの辺は、交差領域50及び52のNウェル502及び523にそれぞれ隣接している。Nウェル502及び523には、センスアンプ領域に形成されるトランジスタに結合される回路(例えば、イコライザ・ドライバ、又はカラムスイッチ・ドライバ)を構成するためのPFETが形成される。つまり、Nウェル502及び523の表面には、PFETのソース及びドレインとして使用されるP型拡散層が形成される。図3〜図5の例では、Nウェル502及び523は、ワードドライバ領域40〜43のNウェル402、412、423及び433と連続的に形成されている。従って、交差領域50及び52のNウェル502及び523は、ワードドライバ領域のNウェル402、412、423及び433と同様に昇圧電圧VPPに接続される。
交差領域50は、Pウェル501をさらに含む。Pウェル501には、センスアンプ領域のトランジスタに結合される回路(例えば、イコライザ・ドライバ、又はカラムスイッチ・ドライバ)を構成するためのNFETが形成される。Pウェル501は、同じ交差領域50のNウェル502によってセンスアンプ領域30のPウェル301から分離されている。図示されていなが、他の交差領域52も、交差領域50と同様に、センスアンプ領域のトランジスタに結合される回路を構成するためのNFETが形成されるPウェルを含んでもよい。
さらに、DRAMデバイス1は、ディープNウェル601を含む。図3のハッチングされた範囲は、ディープNウェル601が配置された範囲を示している。図3〜図5の例では、ディープNウェル601は、メモリセル領域(メモリセル領域20及び21を含む)の全体のボトム側、センスアンプ領域(センスアンプ領域30を含む)の全体のボトム側、メモリセル領域に隣接するワードドライバ領域のNウェル(Nウェル402、412、423、433を含む)のボトム側、及びセンスアンプ領域に隣接する交差領域のNウェル(Nウェル502及び523を含む)のボトム側に連続的に延在している。これにより、メモリセル領域20のPウェル201が周辺のP型領域から隔離される。さらに、センスアンプ領域30のPウェル301も周辺のP型領域から隔離される。したがって、Pウェル201にはメモリセル用の基板バイアス電圧VBBを供給することができ、Pウェル301にはセンスアンプ用の基板バイアス電圧VBSを供給することができる。
以上に述べたことから理解されるように、本実施形態では、センスアンプ領域30のNウェル302は、メモリセル領域20のPウェル201及びセンスアンプ領域のPウェル301の間にこれら2つのPウェルに共に隣接して配置されている。さらに、ディープNウェル601は、これら3つのウェル(つまり、Pウェル201、Pウェル301、及びNウェル302)の下に連続して配置されている。つまり、本実施形態では、センスアンプのPFETが形成されるセンスアンプ領域30のNウェル302は、センスアンプ、イコライザ、又はカラムスイッチのNFETが形成されるセンスアンプ領域30のPウェル301をメモリセル領域20のPウェル201から水平方向において分離している。さらに、本実施形態では、メモリセル領域20からセンスアンプ領域30まで延在するディープNウェル601が、センスアンプ領域30のPウェル301をボトム方向においてP型基板100から分離している。このような構成により、本実施形態は、ビット線方向においてセンスアンプ領域30のPウェル301をメモリセル領域20のPウェル201から分離するために冗長なウェル分離領域を必要としない。このため、本実施形態は、ビット線方向においてPウェル201とPウェル301を分離することに起因してDRAMデバイスのチップ面積が増大することを抑制できる。
さらに、図3〜図5に示されているように、PFET(PFET505、525)が形成される交差領域50のNウェル(Nウェル502、523)は、センスアンプ領域30のPウェル301にワード線方向において隣接して配置されてもよい。これにより、余分なウェル分離領域を必要とすることなく、センスアンプ領域30のPウェル301をワード線方向において他のPウェルから分離することができる。
さらに、図3〜図5に示されているように、ディープNウェル601は、ワード線方向において交差領域50のPFETが形成されるNウェル502の下まで延在し、Nウェル502に接続されてもよい。これにより、センスアンプ領域30のPウェル301をワード線方向においてP型基板100から確実に分離することができる。
さらに、図3に示されているように、ワードドライバ領域40に配置されるワードドライバのPFETが形成されるNウェル(Nウェル402、423)は、ワード線方向においてメモリセル領域20のPウェル201に隣接して配置され、かつビット線方向において交差領域50のNウェル(Nウェル502、523)に隣接して配置されてもよい。これにより、余分なウェル分離領域を必要とすることなく、メモリセル領域20のPウェル201をワード線方向において他のPウェルから分離することができる。
さらに、図3に示されているように、ディープNウェル601は、ワード線方向においてワードドライバ領域40のPFETが形成されるNウェル402の下まで延在し、Nウェル402に接続されてもよい。これにより、メモリセル領域20のPウェル201をワード線方向においてP型基板100から確実に分離することができる。
続いて以下では、本実施形態のDRAMデバイス1の回路構成の一例について図6を参照して説明する。図6に示されたメモリセル領域20は、複数のメモリセル11を含む。各メモリセル11は、ワード線(WL0、WL1等)とワード線に直交するビット線(BT、BN等)の交点に配置される。メモリセル11が有するNFETは、Pウェル20に形成される。したがって、当該NFETのバックゲートには、メモリセル用の基板バイアス電圧VBBが供給される。
図6に示されたセンスアンプ領域30は、イコライザ(プリチャージ回路)12、センスアンプ13、及びカラムスイッチ14を含む。イコライザ12は、3つのNFETにより構成されている。これら3つのNFETは、Pウェル301に形成される。したがって、これら3つのNFETのバックゲートにはメモリセル用の基板バイアス電圧VBSが供給される。センスアンプ13は、2つのCMOSインバータを用いた正帰還ループを含むフリップフロップ回路である。2つのインバータが有する2つのNFETは、Pウェル301に形成され、これらのバックゲートには基板バイアス電圧VBSが供給される。一方、2つのインバータが有する2つのPFETは、Nウェル302又は303に形成され、これらのバックゲートには昇圧電圧VPPが供給される。カラムスイッチ14は、ビット線(BT、BN等)をデータバス線(DBUST及びDBUSN)に接続するスイッチであある。カラムスイッチ14は、2つのNFETにより構成されている。これら2つのNFETは、Pウェル301に形成され、これらのバックゲートには基板バイアス電圧VBSが供給される。
図6に示されたワードドライバ領域40は、ワード線(WL0等)を駆動するワードドライバ15を含む。ワードドライバ15は、CMOSドライバである。このCMOSドライバが有するPFETは、Nウェル402に形成され、そのバックゲートには昇圧電圧VPPが供給される。一方、ワードドライバ15が有するNFETは、Pウェル401に形成される。Pウェル401は、Pウェル201及び211から分離されているから、基板バイアス電圧VBB及びVBSのいずれとも異なる電圧が供給されてもよい。図6の例では、ワードドライバ15のNFETのバックゲートには、接地電位GND(VSS)が供給される。
図6に示された交差領域50は、イコライザ・ドライバ(プリチャージ・ドライバ)16、センスアンプ・ドライバ17及び18、並びにカラムスイッチ・ドライバ19を含む。イコライザ・ドライバ16は、イコライザ12を活性化する信号をイコライザ12に供給する。センスアンプ・ドライバ17は、センスアンプ13のPFETに対するソース駆動信号を供給する。センスアンプ・ドライバ18は、センスアンプ13のNFETに対するソース駆動信号を供給する。カラムスイッチ・ドライバ19は、カラムスイッチ14に対する選択信号を供給する。ドライバ16、17、及び19が有するPFETは、Nウェル502に形成され、これらのバックゲートには昇圧電圧VPPが供給される。ドライバ17、18、及び19が有するNFETは、Pウェル501に形成され、これらのバックゲートには例えば接地電位GND(VSS)が供給される。
なお、図6は、DRAMデバイス1の各回路領域、つまりメモリセル領域、センスアンプ領域、ワードドライバ領域、及び交差領域、における回路要素レイアウトの一例を示しているに過ぎない。例えば、メモリセル領域20のメモリセルアレイに関するイコライザ12、センスアンプ13、カラムスイッチ14のうち少なくとも一部は、センスアンプ領域30ではない他のセンスアンプ領域に配置されてもよい。また、メモリセル領域20のメモリセルアレイに関する複数のワードドライバ15のうち少なくとも一部は、ワードドライバ領域40ではなくワードドライバ領域42に配置されてもよい。また、メモリセル領域20のメモリセルアレイに関するイコライザ・ドライバ16、センスアンプ・ドライバ17及び18、並びにカラムスイッチ・ドライバ19のうち少なくとも一部は、交差領域50ではなく交差領域52に配置されてもよい。
<第2の実施形態>
本実施形態では、第1の実施形態に係るDRAMデバイス1の回路レイアウトの変形例について説明する。図7は、本実施形態に係るDRAMデバイス2が有するPウェル及びNウェルを示す平面図の一例である。図7のウェルレイアウトは、第1の実施形態で説明した図3のウェルレイアウトと実質的に同一である。ただし、図7の例では、イコライザ(プリチャージ回路)12のNFET206は、センスアンプ領域30のPウェル301ではなく、メモリセル領域20のPウェル201内に配置されている。さらに、カラムスイッチ14のNFET216は、センスアンプ領域30のPウェル301ではなく、メモリセル領域21のPウェル211内に配置されている。
本実施形態では、第1の実施形態に係るDRAMデバイス1の回路レイアウトの変形例について説明する。図7は、本実施形態に係るDRAMデバイス2が有するPウェル及びNウェルを示す平面図の一例である。図7のウェルレイアウトは、第1の実施形態で説明した図3のウェルレイアウトと実質的に同一である。ただし、図7の例では、イコライザ(プリチャージ回路)12のNFET206は、センスアンプ領域30のPウェル301ではなく、メモリセル領域20のPウェル201内に配置されている。さらに、カラムスイッチ14のNFET216は、センスアンプ領域30のPウェル301ではなく、メモリセル領域21のPウェル211内に配置されている。
第1の実施形態において図3〜6を用いて説明した例では、センスアンプ領域30内に配置されるイコライザ12及びカラムスイッチ14のバックゲート電圧もVBSになってしまう。つまり、センスアンプ13のNFETの特性に応じて基板バイアス電圧を調整する場合に、センスアンプ13だけでなくイコライザ12及びカラムスイッチ14のNFETの閾値電圧も影響を受ける。これに対して、図7の例によれば、イコライザ12及びカラムスイッチ14のNFETは、センスアンプ領域30の基板バイアス電圧VBSではなく、メモリセル領域20の基板バイアス電圧VBBで動作することができる。なお、センスアンプ領域30のPウェル301を他のP型領域から分離するためのウェルレイアウトに関して、図7の構成例は、図3の構成例と同一である。したがって、図7の構成を採用することによるチップ面積の増大は基本的に生じない。
例えば、センスアンプ13のために低閾値電圧を持つ専用NFETを使用する場合、イコライザ12及びカラムスイッチ14のNFETは、センスアンプ13の専用NFETと感度が異なると考えられる。したがって、センスアンプ領域30のPウェル電圧VBSをセンスアンプ13の専用NFETのために最適な電圧に設置することで、高速化メリットを得やすいと考えられる。
また、例えば、センスアンプ領域30のPウェル電圧VBSをダイナミックに変化させせる制御を行うことも考えられる。具体的には、DRAMデバイス2(メモリセルアレイ)のリード、ライト、及びリフレッシュのようなアクティブ選択時に、センスアンプ領域30のPウェル電圧VBSを接地電位GND等の高い電圧にすることが考えられる。一方、非選択状態又はスタンバイ状態に、センスアンプ領域30のPウェル電圧VBSを負電圧にすることが考えられる。バックゲート電圧の制御(つまり、閾値電圧の制御)が不要なイコライザ12及びカラムスイッチ14のNFET206及び216をPウェル301の外に配置することで、Pウェル301の電圧VBSをダイナミックに変更する際の負荷を小さくすることができる。したがって、図7の構成例を採用することで、Pウェル301の電圧VBSを高速に変更することができる。
なお、図7の例では、イコライザ12及びカラムスイッチ14の両方がメモリセル領域20及び21に配置されている。しかしながら、イコライザ12及びカラムスイッチ14のいずれか一方がメモリセル領域20又は21に配置され、他方がセンスアンプ領域30に配置されてもよい。
<第3の実施形態>
本実施形態では、第1の実施形態に係るDRAMデバイス1のウェルレイアウトの変形例について説明する。第1の実施形態では、ワードドライバ領域40のPFETが形成されるNウェル402がメモリセル領域20に隣接している。さらに、Nウェル402は、交差領域50のNウェル502並びにセンスアンプ領域30のNウェル302及び303と連続して形成されている。したがって、交差領域50のNウェル502並びにセンスアンプ領域30のNウェル302及び303のウェル電圧は、Nウェル402と同じ昇圧電圧VPPである。Nウェル502、302、及び303のウェル電圧(つまり、PFETのバックゲート電圧)が高いとPFETの閾値電圧が高くなるので、ウェル電圧が電源電圧VDD(VDD<VPP)である標準的な使用形態に比べてトランジスタ能力が低下する。このPFETの能力低下を回避するため、本実施形態では、Nウェル502、302、及び303のウェル電圧を通常のVDDに設定することが可能なウェルレイアウトを示す。
本実施形態では、第1の実施形態に係るDRAMデバイス1のウェルレイアウトの変形例について説明する。第1の実施形態では、ワードドライバ領域40のPFETが形成されるNウェル402がメモリセル領域20に隣接している。さらに、Nウェル402は、交差領域50のNウェル502並びにセンスアンプ領域30のNウェル302及び303と連続して形成されている。したがって、交差領域50のNウェル502並びにセンスアンプ領域30のNウェル302及び303のウェル電圧は、Nウェル402と同じ昇圧電圧VPPである。Nウェル502、302、及び303のウェル電圧(つまり、PFETのバックゲート電圧)が高いとPFETの閾値電圧が高くなるので、ウェル電圧が電源電圧VDD(VDD<VPP)である標準的な使用形態に比べてトランジスタ能力が低下する。このPFETの能力低下を回避するため、本実施形態では、Nウェル502、302、及び303のウェル電圧を通常のVDDに設定することが可能なウェルレイアウトを示す。
図8は、本実施形態に係るDRAMデバイス3が有するPウェル及びNウェルを示す平面図の一例である。図8から理解されるように、本実施形態では、メモリセル領域20とワードドライバ領域40の境界に細長いNウェル403が配置されている。Nウェル403は、ビット線方向において交差領域50のNウェル502と隣接している。ただし、細長いNウェル403のワード線方向の幅は、Nウェル502の幅に比べて小さい。ワードドライバ領域41の細長いNウェル413の配置は、Nウェル403と同様である。
さらに、図8の例では、ワードドライバのPFETが形成されるNウェル402は、ワード線方向に沿ってPウェル401に隣接するとともに、Pウェル401を挟んで細長いNウェル403の反対側に配置されている。図8のNウェル402は、ワードドライバ領域40のPウェル401及び交差領域50のPウェル501によって、交差領域50のNウェル502から分離されている。したがって、交差領域50のNウェル502並びにセンスアンプ領域30のNウェル302及び303のウェル電圧は、ワードドライバ領域40のNウェル402のウェル電圧VPPとは異なる電圧にすることができる。具体的には、細長いNウェル403のウェル電圧は、電源電圧VDDに接続されてもよい。これにより、Nウェル502、302、及び303に形成されるPFETのバックゲート電圧を昇圧電圧VPPより低い電源電圧VDDとすることができる。したがって、図8の構成例によれば、センスアンプ領域30及び交差領域50に追加的なウェル分離を行うこと無く、センスアンプ領域30及び交差領域50のPFETの能力を向上することができる。
図8の構成例は、ワードドライバ領域40に細長いNウェル403が追加される。しかしながら、DRAMデバイスの低電圧化に伴って、センスアンプ関連の回路が性能限界となるケースが多くなると予想される。したがって、本実施形態の構成は、センスアンプ領域30及び交差領域50に追加的なウェル分離(追加面積)を必要としない点において有効である。
また、図8の例では、Pウェル201及びPウェル301とP型基板100との分離を確実にするため、ディープNウェル601は、メモリセル領域20及びセンスアンプ領域30から細長いNウェル403及び交差領域50のNウェル502の下まで連続して延在している。
<その他の実施形態A>
第1〜第3の実施形態において、センスアンプのNFETの閾値は以下のように制御されてもよい。第1の例では、NFETの閾値電圧のスタティック特性を制御する。具体的には、プロセスばらつきがslow、低温時、又は低電圧状態において、基板バイアス電圧VBSを浅くし(つまり、0Vに近づけ)、これによりNFETの閾値電圧を下げてNFETを高速化する。反対に、プロセスばらつきがfast、高温時、又は高電圧状態において、基板バイアス電圧VBSを深くし(つまいr,マイナスに大きくし)、これによりNFETの閾値電圧を上げてリーク電流を抑制する。
第1〜第3の実施形態において、センスアンプのNFETの閾値は以下のように制御されてもよい。第1の例では、NFETの閾値電圧のスタティック特性を制御する。具体的には、プロセスばらつきがslow、低温時、又は低電圧状態において、基板バイアス電圧VBSを浅くし(つまり、0Vに近づけ)、これによりNFETの閾値電圧を下げてNFETを高速化する。反対に、プロセスばらつきがfast、高温時、又は高電圧状態において、基板バイアス電圧VBSを深くし(つまいr,マイナスに大きくし)、これによりNFETの閾値電圧を上げてリーク電流を抑制する。
第2の例では、アクティブ時に基板バイアス電圧VBSを浅くし、これによりNFETの閾値電圧を下げてNFETを高速化する。一方スタンバイ(非選択)時は、基板バイアス電圧VBSを深くし、これによりNFETの閾値電圧を上げてリーク電流を抑制する。
<その他の実施形態B>
第1〜第3の実施形態において、センスアンプ領域30のPウェル301にセンスアンプ専用の基板バイアス電圧VBSを供給する電源回路は、他のウェル電圧(例えは、メモリセル領域20及び21の基板バイアス電圧VBB)を供給する電源回路とは分離されてもよい。これにより、既に述べたように、センスアンプ領域30の基板バイアス電圧VBSをメモリセル領域20のPウェル201、交差領域のPウェル501等のウェル電圧から独立して制御することができる。
第1〜第3の実施形態において、センスアンプ領域30のPウェル301にセンスアンプ専用の基板バイアス電圧VBSを供給する電源回路は、他のウェル電圧(例えは、メモリセル領域20及び21の基板バイアス電圧VBB)を供給する電源回路とは分離されてもよい。これにより、既に述べたように、センスアンプ領域30の基板バイアス電圧VBSをメモリセル領域20のPウェル201、交差領域のPウェル501等のウェル電圧から独立して制御することができる。
<その他の実施形態C>
第2の実施形態では、メモリセル領域20又は21のPウェル201又は211に配置されたイコライザ12又はカラムスイッチ14のNFETは、バックゲートに負電圧(つまり、VBB)が印加されることでトランジスタ閾値電圧が上がり、トランジスタ能力が低下する。これを回避するために、メモリセル領域20又は21のPウェル201又は211のウェル電圧は、接地電位GNDとされてもよい。なお、メモリセルは、P型基板100からの回り込みノイズを防ぐためにP型基板100から分離されている必要がある。したがって、当該構成においても、メモリセル領域20のボトム側に配置されたディープNウェル601が有効である。
第2の実施形態では、メモリセル領域20又は21のPウェル201又は211に配置されたイコライザ12又はカラムスイッチ14のNFETは、バックゲートに負電圧(つまり、VBB)が印加されることでトランジスタ閾値電圧が上がり、トランジスタ能力が低下する。これを回避するために、メモリセル領域20又は21のPウェル201又は211のウェル電圧は、接地電位GNDとされてもよい。なお、メモリセルは、P型基板100からの回り込みノイズを防ぐためにP型基板100から分離されている必要がある。したがって、当該構成においても、メモリセル領域20のボトム側に配置されたディープNウェル601が有効である。
<その他の実施形態D>
第1〜第3の実施形態において、ディープNウェル601の層は、絶縁体に置換されてもよい。例えば、第1及び第2の実施形態において、ディープNウェル601に代わる絶縁体層は、メモリセル領域(メモリセル領域20及び21を含む)の全体のボトム側、センスアンプ領域(センスアンプ領域30を含む)の全体のボトム側、メモリセル領域に隣接するワードドライバ領域のNウェル(Nウェル402、412、423、433を含む)のボトム側、及びセンスアンプ領域に隣接する交差領域のNウェル(Nウェル502及び523を含む)のボトム側に連続的に延在してもよい。このような構造(いわゆるSOI(Silicon on Insulator)構造によっても、メモリセル領域20のPウェル201が周辺のP型領域から隔離される。さらに、センスアンプ領域30のPウェル301も周辺のP型領域から隔離される。したがって、Pウェル201にはメモリセル用の基板バイアス電圧VBBを供給することができ、Pウェル301にはセンスアンプ用の基板バイアス電圧VBSを供給することができる。
第1〜第3の実施形態において、ディープNウェル601の層は、絶縁体に置換されてもよい。例えば、第1及び第2の実施形態において、ディープNウェル601に代わる絶縁体層は、メモリセル領域(メモリセル領域20及び21を含む)の全体のボトム側、センスアンプ領域(センスアンプ領域30を含む)の全体のボトム側、メモリセル領域に隣接するワードドライバ領域のNウェル(Nウェル402、412、423、433を含む)のボトム側、及びセンスアンプ領域に隣接する交差領域のNウェル(Nウェル502及び523を含む)のボトム側に連続的に延在してもよい。このような構造(いわゆるSOI(Silicon on Insulator)構造によっても、メモリセル領域20のPウェル201が周辺のP型領域から隔離される。さらに、センスアンプ領域30のPウェル301も周辺のP型領域から隔離される。したがって、Pウェル201にはメモリセル用の基板バイアス電圧VBBを供給することができ、Pウェル301にはセンスアンプ用の基板バイアス電圧VBSを供給することができる。
<その他の実施形態E>
第1〜第3の実施形態に係るDRAMデバイス1〜3は、上下2つのメモリセルアレイに共通のセンスアンプを選択的に接続するシェアード構造であってもよい。この場合、センスアンプ回路をビット線に接続/分離するためのトランスファーゲートとして動作するNFETは、センスアンプ領域30のPウェル301に形成されてもよいし、メモリセル領域20(21)のPウェル201(211)に形成されてもよい。
第1〜第3の実施形態に係るDRAMデバイス1〜3は、上下2つのメモリセルアレイに共通のセンスアンプを選択的に接続するシェアード構造であってもよい。この場合、センスアンプ回路をビット線に接続/分離するためのトランスファーゲートとして動作するNFETは、センスアンプ領域30のPウェル301に形成されてもよいし、メモリセル領域20(21)のPウェル201(211)に形成されてもよい。
<その他の実施形態F>
第1〜第3の実施形態に係るDRAMデバイス1〜3は、オープンビット線構造であってもよい。
第1〜第3の実施形態に係るDRAMデバイス1〜3は、オープンビット線構造であってもよい。
さらに、上述した実施形態は本件発明者により得られた技術思想の適用に関する例に過ぎない。すなわち、当該技術思想は、上述した実施形態のみに限定されるものではなく、種々の変更が可能であることは勿論である。
1、2、3 DRAMデバイス
11 メモリセル
12 イコライザ(プリチャージ回路)
13 センスアンプ
14 Yスイッチ(カラムスイッチ)
15 ワードドライバ
16 プリチャージ・ドライバ
17 センスアンプ・ドライバ
18 センスアンプ・ドライバ
19 Yスイッチ・ドライバ
20〜23 メモリセル領域(MC:Memory Cell Region)
30〜33 センスアンプ領域(SA:Sense Amplifier Region)
40〜43 ワードドライバ領域(WD:Word Driver Region)
50〜53 交差領域(IS:Intersection Region)
100 P型基板
201、211、301、401、411 Pウェル
205、215、305 Nチャネル電界効果トランジスタ(NFET:N-channel Field Effect Transistor)
302、303、402、403、412、413、423、433、502、523 Nウェル
306、307、505、525 Pチャネル電界効果トランジスタ(PFET:N-channel Field Effect Transistor)
601 ディープNウェル
11 メモリセル
12 イコライザ(プリチャージ回路)
13 センスアンプ
14 Yスイッチ(カラムスイッチ)
15 ワードドライバ
16 プリチャージ・ドライバ
17 センスアンプ・ドライバ
18 センスアンプ・ドライバ
19 Yスイッチ・ドライバ
20〜23 メモリセル領域(MC:Memory Cell Region)
30〜33 センスアンプ領域(SA:Sense Amplifier Region)
40〜43 ワードドライバ領域(WD:Word Driver Region)
50〜53 交差領域(IS:Intersection Region)
100 P型基板
201、211、301、401、411 Pウェル
205、215、305 Nチャネル電界効果トランジスタ(NFET:N-channel Field Effect Transistor)
302、303、402、403、412、413、423、433、502、523 Nウェル
306、307、505、525 Pチャネル電界効果トランジスタ(PFET:N-channel Field Effect Transistor)
601 ディープNウェル
Claims (15)
- 第1導電型の基板と、
前記基板に形成され、メモリセルアレイを構成するための第2導電型の第1のトランジスタが形成される前記第1導電型の第1のウェルと、
前記基板に形成され、前記メモリセルアレイのビット線方向に沿って配置され、前記メモリセルアレイのビット線に結合されるセンスアンプを構成するための前記第2導電型の第2のトランジスタが形成される前記第1導電型の第2のウェルと、
前記基板に形成され、前記ビット線方向に沿って前記第1及び第2のウェルの間に前記第1及び第2のウェルに隣接して配置され、前記センスアンプを構成するための前記第1導電型の第3のトランジスタが形成される前記第2導電型の第3のウェルと、
前記基板に形成され、前記第1〜第3のウェルの下に連続して配置された、前記第2導電型のディープウェル又は絶縁体層と、
を備える半導体記憶装置。 - 前記基板に形成され、前記メモリセルアレイのワード線方向に沿って前記第2及び第3のウェルに隣接して配置され、前記第2のトランジスタ、前記第3のトランジスタ、及び前記第2若しくは第3のウェルに形成される他のトランジスタのうち少なくとも1つに結合される前記第1導電型の第4のトランジスタが形成される前記第2導電型の第4のウェルをさらに備え、
前記ディープウェル又は前記絶縁体層は、前記第4のウェルの下にも連続して存在する、請求項1に記載の半導体記憶装置。 - 前記基板に形成され、前記ワード線方向に沿って前記第1のウェルに隣接して配置され、前記ビット線方向に沿って前記第4のウェルに隣接して配置され、前記メモリセルアレイのワード線を駆動するワードドライバを構成するための前記第1導電型の第5のトランジスタが形成される前記第2導電型の第5のウェルをさらに備える、請求項2に記載の半導体記憶装置。
- 前記ディープウェル又は前記絶縁体層は、前記第5のウェルの下にも連続して存在する、請求項3に記載の半導体記憶装置。
- 前記基板に形成され、前記メモリセルアレイのワード線に沿って配置され、前記ビット線方向に沿って前記第4のウェルに隣接して配置され、前記メモリセルアレイのワード線を駆動するワードドライバを構成するための前記第2導電型の第6のトランジスタが形成される前記第1導電型の第6のウェルと、
前記基板に形成され、前記ワード線方向に沿って前記第1及び第6のウェルの間に前記第1及び第6のウェルに隣接して配置され、前記第1のウェルと前記第6のウェルを分離する前記第2導電型の第7のウェルと、
をさらに備える、請求項2に記載の半導体記憶装置。 - 前記ディープウェル又は前記絶縁体層は、前記第7のウェルの下にも連続して存在する、請求項5に記載の半導体記憶装置。
- 前記第7のウェルの前記ワード線方向の幅は、前記第4のウェルの前記ワード線方向の幅に比べて小さい、請求項5又は6に記載の半導体記憶装置。
- 前記基板に形成され、前記ワード線方向に沿って前記第6のウェルに隣接して前記第7のウェルの反対側に配置され、前記第4のウェルと分離して配置され、前記ワードドライバを構成するための前記第1導電型の第7のトランジスタが形成される前記第2導電型の第8のウェルをさらに備える、請求項5又は6に記載の半導体記憶装置。
- 前記第2のウェルは、前記第1のウェルに供給される第1のウェル電圧から独立して制御される第2のウェル電圧が供給される、請求項1に記載の半導体記憶装置。
- 前記第2のウェルは、前記第1のウェルに供給される第1のウェル電圧及び前記第4のウェルに供給される第4のウェル電圧から独立して制御される第2のウェル電圧が供給される、請求項2に記載の半導体記憶装置。
- 前記ビット線をプリチャージするイコライザを構成する前記第2導電型の第8のトランジスタが前記第1のウェルに形成される、請求項1又は2に記載の半導体記憶装置。
- 前記ビット線をデータバスに選択的に接続するカラムスイッチを構成するための前記第2導電型の第9のトランジスタが前記第1のウェルに形成される、請求項1又は2に記載の半導体記憶装置。
- 前記第1導電型はP型であり、前記第2導電型はN型である、請求項1又は2に記載の半導体記憶装置。
- 前記第1〜第3のウェルの各々は、平面図において長方形状を有する、請求項1又は2に記載の半導体記憶装置。
- 前記第4のトランジスタは、(a)前記センスアンプ、(b)前記ビット線をプリチャージするイコライザ、及び(c)前記ビット線をデータバスに選択的に接続するカラムスイッチのいずれかを駆動するドライバ回路を構成する、請求項2に記載の半導体記憶装置。
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