TW202205545A - 積體電路結構中的源極／ 汲極區 - Google Patents

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Abstract

於此所揭露的是在積體電路(IC)結構中的源極/汲極區，以及，相關方法與零件。例如，在一些實施例中，IC結構可以包含：一陣列的通道區，包含第一通道區與相鄰第二通道區；第一源極/汲極區接近該第一通道區；第二源極/汲極區，接近該第二通道區；及至少部分在該第一源極/汲極區與該第二源極/汲極區間之絕緣材料區。

Description

積體電路結構中的源極／汲極區
及
電子零件可以包含主動電元件，例如，電晶體。這些元件的設計可能衝擊該電子零件的大小、效能及可靠度。
及
於此所揭露的是在積體電路(IC)結構中的源極/汲極(S/D)區，以及，相關方法與零件。例如，在一些實施例中，IC結構可以包含：一陣列的通道區，包含第一通道區與相鄰第二通道區；第一S/D區接近該第一通道區；第二S/D區，接近該第二通道區；及至少部分在該第一S/D區與該第二S/D區間之絕緣材料區。
在傳統電晶體(例如，鰭為主或線為主電晶體)中的S/D區可以藉由磊晶生長加以形成。然而，在一個方向(例如，垂直方向)的想要磊晶生長經常伴隨著有另一方向(例如，水平方向)的不想要磊晶生長。例如，為源極/汲極區所需以接觸垂直線陣列中的所有通道線的相當大量的垂直磊晶生長可能造成無法控制或過量的側向生長，這可能造成在側向相鄰S/D區間的不想要接觸(磊晶－至－磊晶(epi-to-epi)短路)及/或不想要的升高之寄生S/D－至－閘極(S/D-to-gate)耦合電容。epi-to-epi短路為一種可能衝擊製造良率的缺陷(例如，因為當邏輯單元的S/D區被不想要地合併時，這些邏輯單元並不會適當動作)；當想要更加密集的裝置包裝時，增加電晶體間的側向間距以降低epi-to-epi短路可能性可能增加裝置隔離面積與不想要的結果，以及，epi-to-epi短路的可能性隨著包裝置密度增加而增加。升高的寄生電容可能造成在給定電源包絡下的劣化的電路效能及/或給定電路頻率下的升高功率消耗。再者，傳統電晶體也可能受到在“鰭下(sub-fin)”區中存在有寄生通道的情況，這可能在關斷狀態下，造成升高的源極－至－汲極洩漏電流。因為寄生鰭下區可能太寬而無法取得任何短通道控制(以抑制洩漏)，所以，寄生通道問題可能對具有線通道的電晶體會加劇。
於此所揭露的為新穎IC結構，其可以侷限S/D區的側向磊晶生長的量，以降低或免除epi-to-epi短路的可能性。再者，於此所揭露的各種IC結構可能造成S/D區自對準其相關通道(例如，通道線的寬度)，藉由降低S/D至閘極的耦合電容，來改良裝置效能，而不會增加S/D電阻。於此所揭露的各種IC結構也可以提供在S/D區與下層材料間改良之隔離，以減緩或免除透過寄生通道的源極－至－汲極洩漏。於此所揭露之新穎IC結構可以有利於大範圍的裝置設定。例如，藉由促成高深寬比S/D區的製造，於此所揭露的IC結構可能促成在環繞式閘極(GAA)裝置中使用更大量的線通道，藉以相對於傳統裝置，增加可完成的驅動強度。
在以下詳細說明中，參考了形成詳細說明的一部分的附圖，附圖中的類似元件符號在整個附圖中表示類似元件，並且，附圖係以例示方式顯示可實施的實施例。應了解的是，也可以利用其他實施例，並且可以作出結構或邏輯上變化，而不脫離本案的範圍。因此，以下的詳細說明並不作限制用。
各種操作可以被以最有助於了解所主張的發明標的之方式加以依序描述為多數分立的動作或操作。然而，說明的順序應被不解釋為暗示這些操作有必然的順序關係。更明確地說，這些操作可以不以所呈現的順序加以執行。所述操作可以被與所述實施例不同的順序執行。各種額外操作也可以被執行，及/或所述操作可以在其他實施例中被省略。
為了本案的目的，用語“A及/或B”表示(A)、(B)、或(A與B)。為了本案的目的，用語“A、B、及/或C”表示(A)、(B)、(C)、(A與B)、(A與C)、(B與C)或(A、B、與C)。用語“A或B”表示(A)、(B)、或(A與B)。圖式並未依規格繪出。雖然很多圖式顯示出具有平坦壁面與正直角落的矩形結構，但這只是為容易顯示，使用這些技術作成的實際裝置將展現圓頭角落、表面粗糙及其他特性。
說明中使用用語“在一實施例中”或“在實施例中”，可以各個表示一或更多相同或不同實施例。再者，有關於本案實施例所用的用語“包含”、“包括”、“具有”等等為同義字。當被用以描述一範圍維度時，用語“在X與Y之間”代表包含X與Y的一個範圍。如於此所用，除非特別指出，否則，用語“絕緣”表示“電絕緣”。為方便起見，用語“圖1”可以用以表示圖1A-1D的圖式集合，及用語“圖2”可以用以表示圖2A-2D的圖式集合等等。
圖1提供依據各種實施例之IC結構100的剖面圖。更明確地說，圖1A為透過圖1C及1D的剖面線A-A(垂直於通道區202的縱軸及跨過不同通道區202的源極/汲極區128/130)所取的剖面圖、圖1B為透過圖1C及1D的剖面線B-B(垂直於通道區202的縱軸，及跨過分開多數通道區202的閘極204)所取的剖面圖、圖1C為透過圖1A及1B的剖面線C-C(沿著通道區202的縱軸)所取的剖面圖、及圖1D為透過圖1A及1B的剖面線D-D(在相鄰通道區202之間、平行於通道區202的縱軸)所取的剖面圖。圖2至43的“A”、“B”、“C”及“D”子圖與圖1的子圖“A”、“B”、“C”及“D”分別共用有相同的透視法。雖然各種附圖描繪特定數目的裝置區206(例如，三個)、在裝置區206中的通道區202(例如，三個)、及在通道區202中的特定配置的通道材料106(例如，兩條線)，但這只是為簡單顯示，IC結構100可以包含更多或更少的裝置區206及/或通道區202、及/或其他配置的通道材料106。
裝置區206可以相對於下層底部102垂直取向，具有多數裝置區206沿著底部102排成陣列。底部102可以為由半導體材料系統所構成的半導體基板，半導體材料系統例如包含n-型或p-型材料系統(或兩者之組合)。底部102可以例如包含使用單體矽所形成之結晶基板或絕緣層上有矽(SOI)子結構。底部102可以包含一層二氧化矽在單體矽或砷化鎵基板上。底部102可以包含轉換層(例如，在氧為主退火製程中，已經被轉換為二氧化矽的矽層)。在一些實施例中，底部102可以使用交替材料形成，其可以或可不組合以矽，其包含但並不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。被分類為II-VI、III-V、或IV族的其他材料也可以被用以形成底部102。雖然在此只描述少數例示材料以形成底部102，但任何可作為IC結構100的基礎的材料或結構均可以使用。底部102可以為單片晶粒(例如，圖44的晶粒1502)或晶圓(例如，圖44的晶圓1500)的一部分。在一些實施例中，底部102可以本身包含互連層、絕緣層、鈍化層、蝕刻停止層、額外裝置層等。如於圖1所示，底部102可以包含底座222，其四周可以配置有介電材料110；介電材料110可以包含任何適當材料，例如淺溝渠絕緣(STI)材料(例如，氧化物材料，如氧化矽)。
IC結構100可以包含一或更多裝置區206，其具有縱軸(由圖1A及1B的透視圖進入頁面，及由圖1C及1D的透視圖的左右)的通道材料106。裝置區206的通道材料106可以被以若干方式之一排列。例如，圖1例示裝置區206的通道材料106為包含多數半導體線(例如，GAA、叉片(forksheet)、雙閘極、或虛擬雙閘極電晶體中的奈米線或奈米帶)。雖然各種附圖描繪了在裝置區206之通道材料106中之特定數量線，但這只是為容易顯示，裝置區206可以包含更多或更少線來作為通道材料106。在其他實施例中，一或更多裝置區206的通道材料106可以包含半導體鰭，以替代一或更多半導體線或者外加於其上；此等實施例之例子如下參考圖43作討論。更一般來說，於此所揭露之任一IC結構100或其子結構(例如，S/D區128/130、絕緣材料區216、及/或絕緣材料區218)可以被利用於具有任何想要架構的電晶體中，例如，叉片電晶體、雙閘極電晶體、或虛擬雙閘極電晶體。在一些實施例中，通道材料106可以包含矽及/或鍺。在一些實施例中，通道材料106可以包含銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵、或被分類為第II-VI、III-V、或IV族的其他材料。在一些實施例中，通道材料106可以包含半導體氧化物(例如，銦鎵鋅氧化物)。在一些實施例中，用於特定裝置區206中之不同線的通道材料106的材料組成物可以不同，或者可以相同。
源極/汲極(S/D)區128/130可以與通道材料106的縱向端電接觸，於操作(透過S/D接觸164施加適當電位至S/D區128/130)時，允許電流由一S/D區128/130透過通道材料106流動至另一S/D區128/130。介電材料132與134(或其他配置之一或更多介電材料)可以隔離相鄰S/D接觸164，如於圖1A所示。如下所進一步參考圖2-35所討論，S/D區128可以具有特定摻雜物類型(即，n-型或p-型)，而S/D區130可以具有相反摻雜物類型(即，分別為p-型或n-型)；在附圖中之S/D區128/130的特定配置係作簡單例示，並且可以使用任何想要配置(例如，藉由適當選擇性遮罩)。
在一些實施例中，S/D區128/130可以包含矽合金，例如矽鍺或碳化矽。在一些實施例中，S/D區128/130可以包含例如硼、砷、或磷之摻雜物。在一些實施例中，S/D區128/130可以包含一或更多交替半導體材料，例如，鍺或III-V族材料或合金。對於p-型金屬氧化物半導體(PMOS)電晶體，S/D區128/130可以例如包含IV族半導體材料，例如，矽、鍺、矽鍺、鍺錫、或含碳的矽鍺合金。在矽、矽鍺與鍺中之例示p-型摻雜包含硼、鎵、銦與鋁。對於n-型金屬氧化物半導體(NMOS)電晶體，S/D區128/130可以例如包含III-V族半導體材料，例如，銦、鋁、砷、磷、鎵、與銻，與一些例示化合物包含砷化鋁銦、砷磷化銦、砷化銦鎵、砷磷化銦鎵、銻化鎵、銻化鎵鋁、銻化銦鎵、或磷銻化銦鎵。
通道材料106可以與閘極介電質136接觸。在一些實施例中，閘極介電質136可以包圍通道材料106(例如，如圖1所示，當通道材料106包含線時)，而在其他實施例中，閘極介電質136可以不包圍通道材料106(例如，如以下參考圖43所討論，當通道材料106包含鰭，或在叉片、雙閘極或虛擬雙閘極電晶體中)。閘極介電質136可以包含一層或一堆疊的層。所述一或更多層可以包含氧化矽、二氧化矽、碳化矽、及/或高-k介電材料。高-k介電材料可以包含例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅的元素。可以用於閘極介電質136的高-k材料例子包含但並不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。在一些實施例中，退火製程可以被執行於閘極介電質136上，以當使用高-k材料時，改良其品質。
閘極介電質136可以配置於通道材料106與閘極金屬138之間。在一些實施例中，閘極金屬138可以包圍通道材料106(例如，如圖1所示當通道材料106包含線時)，而在其他實施例中，閘極金屬138可能不包圍通道材料106(例如，當通道材料106包含鰭(如以下參考圖43所討論)或在叉片、雙閘極、或虛擬雙閘極電晶體中)。閘極金屬138與閘極介電質136可以一起提供用於相關通道區202中之相關通道材料106的閘極204，通道材料106的電阻抗(透過閘極接觸140)被施加至相關閘極204的電位所調變。取決於該電晶體為PMOS或NMOS電晶體的一部分，該閘極金屬138可以包含至少一p-型功函數金屬或n-型功函數金屬(或兩者)。在一些實施法中，閘極金屬138可以包含兩或更多金屬層的堆疊，其中一或更多金屬層為功函數金屬層，及至少一金屬層為填充金屬層。為了其他目的也可以包含其他金屬層，例如阻障層(例如，鉭、氮化鉭、含鋁的合金等等)。在一些實施例中，閘極金屬138可以包含電阻降低蓋層(例如，銅、金、鈷、或鎢)。對於PMOS電晶體，可以用於閘極金屬138的金屬包含但並不限於釕、鈀、鉑、鈷、鎳、導電金屬氧化物(例如，氧化釕)、及於此所討論有關NMOS電晶體(例如，作功函數調整)的任何金屬。對於NMOS電晶體，可以用於閘極金屬138的金屬包含但並不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、這些金屬的碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁)、及於上討論有關PMOS電晶體(例如，作功函數調整)的任何金屬。在一些實施例中，閘極金屬138可以包含其中的一或更多材料的濃度漸變(增加或減少)。介電材料118可以將閘極金屬138、閘極介電質136、及閘極接觸140與鄰近S/D接觸164分開，及介電材料124可以將閘極介電質136與鄰近S/D區128/130分開。介電材料118與124可以例如包含氮化矽、氧化矽、碳化矽、摻有碳的氮化矽、摻有碳的氧化矽、氧氮化矽、或摻有碳的氧氮化矽。通道材料106、閘極介電質136、閘極金屬138、及相關S/D區128/130一起可以形成電晶體。
圖1的IC結構100 (及於此揭露的其他實施例)的元件的尺寸可以採任何適當形式。例如，在一些實施例中，閘極204的閘極長度208可以在3奈米與100奈米之間；在裝置區206中之不同閘極204可以如想要地具有相同閘極長度208，或不同閘極長度208。在一些實施例中，通道材料106的寬度210可以在3奈米與30奈米之間。在一些實施例中，通道材料106的厚度212可以在1奈米與500奈米之間(例如，當通道材料106為鰭時，則在40奈米與400奈米之間；及當通道材料106為線時，則在5奈米與40奈米之間)。在通道區202包含半導體線的部分實施例中，在通道區202中的相鄰線間之間隔214可以在5奈米與40奈米之間。
於此所揭露的IC結構100中，S/D區128/130可以被侷限以降低或免除在與相鄰裝置區206相關的S/D區128/130間的橋接風險及/或降低或免除在S/D區128/130下的底部102中形成寄生通道。在此所揭露的IC結構100可以以若干方式之一來減緩或免除這些風險。例如，S/D區128/130可以藉由包含介電材料118、介電材料120、及介電材料142的絕緣材料區216所側向侷限；這些絕緣材料區216可以在相鄰裝置區206中的S/D區128/130間提供阻障。如於圖1A所示，在一些實施例中，介電材料118(例如，氧碳氮化矽)及介電材料142(例如，氮化矽)可以結巢並可以具有U型剖面，其間具有介電材料120(例如，氧化矽)。
在一些實施例中，如於圖1A與1B間之虛線所示，S/D區128/130的側面(即，S/D區128/130與介電材料118接觸的表面)可以對準相關通道區202的側面(即，在相同裝置區206內的通道區202)；此可以確保電流流動路徑為想要的直線與連續。再者，S/D區128/130的側面可以對準相關底座222的側面，如所示。此等S/D區128/130可以迅速對比傳統S/D區，其典型具有蘑菇刻面形狀。在一些實施例中，如下參考圖36－42所討論，IC結構100也可以包含在S/D區128/130與下層底部102間的絕緣材料區218；此絕緣材料區218可能未被包含在圖1的實施例中。
在一些實施例中，IC結構100可以為記憶體裝置的一部分，及IC結構100的電晶體可以儲存資訊於IC結構100中，或者，促成對記憶體裝置的儲存元件的存取(例如，讀取及/或寫入)。在一些實施例中，IC結構100可以為處理裝置的一部分。在一些實施例中，IC結構100可以為一裝置的一部分，其包含記憶體和邏輯裝置(例如，在如下所討論的單晶粒1502中)，如處理器與快取。更通常地說，在此所揭露之IC結構100可以為記憶體裝置、邏輯裝置、或兩者的一部分。
圖2-35例示在用以製造圖1的IC結構100的例示製程中的階段。雖然製程的操作可以參考於此所揭示的IC結構100的特定實施例加以例示，但圖2至35的製程及其變化可以用以形成任何適當IC結構100(例如，如下所討論的圖36與43所示的IC結構100)。雖然操作係被以特定次數並以特定順序被顯示於圖2至35中，但這些操作可以如想要地被重排序及/或重複(例如，當同時製造多個IC結構100時，以並行方式執行不同操作)。
圖2例示一組件，包含底部102與在底部102上的一堆疊材料層。該組材料層可以包含一或更多層的通道材料106，以犧牲材料104的中介層彼此(及與底部102)分隔開。如以下所進一步討論，圖2的組件中的材料層的大小與配置對應於在IC結構100中之通道材料106的想要尺寸與配置，並因此，在圖2的組件中之材料層可以與圖2所例示的特定實施例不同。例如，通道材料106的層厚度可以如上所討論對應於通道厚度212(但是，通道材料106的層厚度可能由於製程中材料損失等而與最終通道厚度212不同)，及犧牲材料104的層厚度可以如上所討論對應於線間隔214(但是，犧牲材料104的層厚度可能由製程中材料損失等而與最終線間隔214不同)。犧牲材料104可以是任何材料，其可以(如下參考圖30所討論)在後續處理操作中被適當地選擇性移除。例如，犧牲材料104可以為矽鍺、及通道材料106可以為矽。在另一例子中，犧牲材料104可以為二氧化矽及通道材料106可以為矽或鍺。在另一例子中，犧牲材料104可以為砷化鎵及通道材料106可以為砷化銦鎵、鍺或矽鍺。圖2的組件可以使用任何適當沈積技術加以形成，例如，化學氣相沈積(CVD)、有機金屬氣相磊晶(MOVPE)、分子束磊晶(MBE)、物理氣相沈積(PVD)、原子層沈積(ALD)、或層轉移製程。
圖3例示在圖2的組件上形成一圖案硬遮罩108後的組件。形成圖案硬遮罩108可以包含沈積硬遮罩(使用任何適當方法)並且然後選擇性移除硬遮罩108的部分(例如，使用微影技術)，以形成圖案硬遮罩108。在一些實施例中，圖案硬遮罩108的圖案可以首先在初始沈積硬遮罩上形成另一材料，並且然後來自另一材料的圖案可以被轉移至硬遮罩108。如以下所進一步討論，硬遮罩108的位置可以對應於在IC結構100中之裝置區206。在圖3的實施例中，硬遮罩108可以被圖案化成多數平行矩形部(對應於如下所討論的鰭220)。
圖4例示依據圖案硬遮罩108的圖案，在圖2的組件的材料堆疊中形成鰭220後的組件。蝕刻技術可以用以形成鰭220，並包含濕式及/或乾式蝕刻方案，及等向及/或非等向蝕刻方案。鰭220可以包含材料層104與106，及底部102的一部分；該底部102的包含在鰭220中的部分提供底座222。如上所討論，鰭220的寬度可以等於該通道材料106的寬度210。任何適當數量(例如，多於或少於3)的鰭220可以包含在圖4的組件中。雖然在圖4(及其他附圖)中描繪鰭220為完美矩形，但這只是簡單作例示用，並且，在實際製造設定中，鰭220的形狀可能不會是完美矩形。例如，鰭220可以為錐形，朝向底部102放寬。鰭220的頂面可能不是平坦，而可能是曲面，凹入鰭220的側面，並且這些非理想性可能帶入後續製程操作中。在一些實施例中，鰭220的間距101可能在20奈米與50奈米(例如，20奈米與40奈米)之間。
圖5例示在圖4的組件的底部102上並在鰭220間形成介電材料110後的組件。介電材料110可以包含任何適當材料，例如，STI材料(例如，氧化物材料，例如氧化矽)。介電材料110可以藉由全面沈積介電材料110並且然後凹陷介電材料110到想要厚度加以形成。在一些實施例中，介電材料110的厚度可以加以選擇，使得介電材料110的頂面在底座222的頂面下(並且，因此在犧牲材料104的最底部的底面下)。在一些實施例中，鰭220在介電材料110的頂面上的高度103可以在40奈米與100奈米之間(例如，在50奈米與70奈米之間)。
圖6例示在圖5的組件上形成一保角層介電材料112後的組件。介電材料112可以使用任何適當技術(例如，ALD)加以形成。介電材料112可以包含任何適當材料(例如，氧化矽)。
圖7例示在圖6的組件上形成介電材料114後的組件。如所示，介電材料114可以延伸於鰭220的頂面上，並可以作為“虛擬閘極”。介電材料114可以包含任何適當材料(例如，多晶矽)。
圖8例示在圖7的組件上形成圖案硬遮罩116後的組件。硬遮罩116可包含任何適當材料(例如，氮化矽、摻碳氧化矽、或摻碳氧氮化矽)。硬遮罩116可以被圖案化成朝向垂直於鰭220的縱軸(依據圖8C及8D的透視圖為進出頁面)的多數條狀，如下所進一步討論之對應於在IC結構100中的閘極204的位置。
圖9例示使用圖案硬遮罩116作為遮罩來蝕刻圖8的組件的介電材料114(“虛擬閘極”)與介電材料112 後的組件。如下所進一步討論，剩餘介電材料114與介電材料112的位置可以對應於在IC結構100中之閘極204的位置。
圖10例示在圖9的組件上沈積保角層介電材料118後的組件。介電材料118可以使用任何適當技術(例如，ALD)沈積至任何想要厚度。介電材料118可以包含任何適當介電材料(例如，氧碳氮化矽)。介電材料118可以在容積中包圍鰭220，其將如下所討論為S/D區128/130所替代。
圖11例示在圖10的組件上沈積介電材料120後的組件。介電材料120可以全面沈積於圖10的組件上並且然後介電材料120可以被研磨(例如，藉由化學機械研磨(CMP))或者被凹陷，使得介電材料120的頂面與圖案硬遮罩116上的介電材料118的頂面同平面，如於圖11D及11C所示。介電材料120可以包含任何適當材料(例如，氧化物，如氧化矽)。
圖12例示在圖11的組件上凹陷介電材料120 後的組件，使得介電材料120的頂面係在鰭220的頂面之下。介電材料120可以使用任何適當技術(例如，蝕刻技術)加以凹陷。
圖13例示在對圖12上的組件沈積保角層介電材料142後的組件。介電材料142可以包含任何適當材料，例如氮化矽。介電材料142可以作為“頭盔”，保護介電材料118不受後續處理操作(例如，蝕刻及清除)影響。
圖14例示在圖13的組件上形成介電材料122後的組件。介電材料122可以被全面沈積於圖13的組件上，並且，然後介電材料122可以(例如，使用蝕刻技術)凹陷，使得介電材料122的頂面與鰭220上的介電材料142的頂面共平面，如於圖14A所示。介電材料122可以包含任何適當材料(例如，氧化物，如氧化矽)；在一些實施例中，介電材料120與介電材料122可以具有相同材料組成物，而在其他實施例中，介電材料120與介電材料122可具有不同組成物。
圖15例示(例如，使用等向蝕刻)移除圖14的組件的曝露介電材料142，並因此移除在鰭220上的介電材料142(以及，如所示移除在介電材料118的側面的部分介電材料142)後的組件。
圖16例示(例如，使用非等向蝕刻)移除圖15組件的曝露介電材料118，以曝露出鰭220的最上層犧牲材料104後的組件。在一些實施例中，介電材料142的蝕刻也可以如所示移除部分介電材料122。
圖17例示在(例如，使用任何適當蝕刻技術)移除圖16的組件之材料層104與106之未為硬遮罩116或介電材料118所覆蓋的部分，以形成開放容積224後的組件。這些開放容積224可以如以下所討論對應於在IC結構100中的S/D區128/130的位置並如所示係自對準介電材料118，或在下方的介電材料142與介電材料120。在一些實施例中，移除部分的材料層104與106也如所示移除部分在介電材料142上的介電材料122。在一些實施例中，移除部分材料層104與106同時也移除部分介電材料118(未示出)。
圖18例示在凹陷圖17的組件的曝露犧牲材料104，而不同時凹陷曝露通道材料106後(如圖18C所示)的組件。可以使用任何適當選擇性蝕刻技術。因為此曝露犧牲材料104之部分側向凹陷係自對準曝露通道材料106，所以曝露犧牲材料104的凹陷可以在通道材料106的整個寬度(即，圖18A的透視圖的左-右)都是均勻的。
圖19例示在圖18的組件上保角沈積介電材料124後的組件。介電材料124可以包含任何適當材料(例如，低-k介電材料)並可以被沈積以填充由凹陷曝露犧牲材料104(如以上參考圖18所討論)所形成的凹陷。在一些實施例中，保角沈積介電材料124可以包含多回合的沈積(例如，3回合)一或更多介電材料。
圖20例示沈積硬遮罩126於圖19的組件上以後的組件。在一些實施例中，硬遮罩126可以包含碳。
圖21例示對圖20的組件圖案化硬遮罩126，以選擇性地移除硬遮罩126中將對應於S/D區128的區域，而保留在硬遮罩126的其他區域後的組件。任何適當圖案化技術(例如，微影技術)均可以使用以圖案化該硬遮罩126。描繪於各種附圖中的IC結構100中的S/D區128的特定配置(以及，圖案化硬遮罩126的特定佈局)只是作簡單例示，並且，也可以使用任何想要配置。
圖22例示在凹陷圖21的組件的曝露介電材料124(即，未為硬遮罩126所保護的介電材料124)後的組件。凹陷的量可以是使得介電材料124的凹陷面與通道材料106的側面對齊(未示出)或略微超出，如於圖22C所示。曝露介電材料124的過度凹陷出通道材料106的側面可能造成裝置效能劣化(例如，由於升高的寄生接觸－至－閘極耦合電容)及/或裝置缺陷(例如，由於接觸－至－閘極短路)。任何適當選擇性蝕刻技術均可以使用以凹陷介電材料124，例如等向蝕刻。在介電材料124的未為硬遮罩126所保護的區域中，介電材料124可以保留在犧牲材料104的接近開放容積224的側面上，如於圖22C所示。
圖23例示由圖22的組件上移除硬遮罩126後的組件。任何適合選擇性蝕刻技術可以被用以移除硬遮罩126(例如，去灰技術)。移除硬遮罩126也可以隨後進行適當清除操作，隨後再行磊晶操作(這可能例如造成對通道材料106的微小側向蝕刻(未示出))。
圖24例示在圖23的組件的開放容積224中形成S/D區128後的組件。S/D區128可以藉由磊晶生長形成，其由底部102與通道材料106的曝露面長晶，以及S/D區128的側向範圍(即，在圖24A的左右方向)可以為鄰接開放容積224的介電材料118所限制。在一些實施例中，S/D區128可以包含p-型磊晶材料(例如，用於PMOS電晶體中的原處重摻雜硼材料)。在一些實施例中，S/D區128的磊晶生長可以包含初始成核操作，以提供種層，隨後，初級磊晶操作，其中，剩餘的S/D區128被形成在該種層上。在一些實施法中，S/D區128可以使用例如矽鍺的矽合金或碳化矽製造。在一些實施例中，磊晶沈積矽合金可以以例如硼、砷、或磷的摻雜物加以原處摻雜。在一些實施例中，S/D區128可以使用一或更多交替半導體材料，例如鍺或III-V族材料或合金加以形成。
圖25例示藉由沈積與圖案化(例如，如上參考圖20與21所討論)另一硬遮罩，以選擇性移除硬遮罩中將對應於S/D區130的區域同時其他部分硬遮罩則保持不變，凹陷該曝露介電材料124(例如，如上參考圖22所討論)，移除該硬遮罩，及然後在對應開放容積224中形成S/D區130，來形成S/D區130之後的組件。類似S/D區128，S/D區130可以藉由自底部102與通道材料106的曝露面長晶的磊晶生長加以形成，以及，S/D區130的側向範圍(例如，在圖24A的左右方向)可以為與開放容積224相鄰的介電材料118所限制。在一些實施例中，S/D區130可以包含n-型磊晶材料(例如，用於NMOS電晶體)。S/D區130的形成可以包含初始成核操作，其後跟隨有初級磊晶操作，如上之參考圖24所討論。如上所述，描繪於各種附圖中之在IC結構100中之S/D區130的特定配置(及，因此，參考圖25所討論的圖案化硬遮罩的特定佈局)只是簡單例示，也可以使用任何想要配置。
圖26例示在圖25的組件上沈積一保角層介電材料132後的組件。介電材料132可以為接觸蝕刻停止層(CESL)，並可以由任何適當材料(例如，氮化矽)形成。
圖27例示在圖26的組件上沈積介電材料134後的組件。在一些實施例中，介電材料134可以為預金屬介電質(PMD)，例如，氧化物材料(例如，氧化矽)。
圖28例示(例如，使用CMP技術)研磨圖27的組件的介電材料132與介電材料134，以曝露出在通道區202上的硬遮罩116之後的組件。
圖29例示由圖28的組件移除硬遮罩116、介電材料114(“虛擬閘極”)、及介電材料112，以形成開放容積226之後的組件。任何適當的蝕刻技術均可以使用。
圖30例示移除在圖29的組件中的犧牲材料104，藉以“釋放”通道材料106後的組件。犧牲材料104可以使用任何適當技術(例如，蝕刻技術)加以移除。
圖31例示在圖30的組件上形成保角閘極介電質136後的組件。閘極介電質136可以使用任何適當技術(例如，ALD)形成，並可以包含任一於此參考閘極介電質136所討論的材料。
圖32例示在圖31的組件上形成閘極金屬138後的組件。閘極金屬138可以包含一或更多材料層，例如，任一於此討論有關閘極金屬138的材料。
圖33例示在研磨圖32的組件的閘極金屬138與閘極介電質136，以移除在介電材料134與介電材料132上的閘極金屬138與閘極介電質136後的組件。任何適當研磨技術均可以使用，例如CMP技術。
圖34例示凹陷閘極金屬138與閘極介電質136(例如，使用一或更多蝕刻技術)，以在圖33的組件中形成凹陷，並且然後在凹陷中形成閘極接觸140後的組件。閘極接觸140可以包含任何一或更多材料(例如，黏性襯墊、阻障襯墊、一或更多填充金屬等等)。
圖35例示在圖案化圖34的組件的介電材料134與介電材料132，以形成凹陷，並且然後在凹陷中形成S/D接觸164後的組件。S/D接觸164可以包含任一或更多材料(例如，黏著襯墊、阻障襯墊、一或更多填充材料等)。圖35的組件可以採圖1的IC結構100的形式。
在圖1的IC結構100中，S/D區128/130係直接配置在底部102的底座222上。在其他實施例中，絕緣材料區則可以出現在S/D區128/130與底部102之間；此一絕緣材料區的出現可以協助將S/D區128/130與下層材料隔離，因此，可以如上所討論減緩或免除在下層材料中形成不想要的寄生通道。例如，圖36例示具有絕緣材料區218在該S/D區128/130與底部102間的IC結構100。圖1的元件數目係與圖36共用；為了容易討論，這些元件的說明並未被重複，及這些元件可以採用於此所揭露的任一實施例的形式。
例示於圖36的絕緣材料區218可以包含：具有如圖36A所示的U型剖面的介電材料124(例如，如上參考圖19所討論)；具有U型剖面的介電材料144；及介電材料146，介電材料144係在介電材料146與介電材料124之間。在其他實施例中，絕緣材料區218可以具有不同結構。
圖37-42例示用以製造圖36的IC結構100的例示製程中的各階段。雖然該製程的操作可能以參考在此所揭露的IC結構100的特定實施例加以例示，但圖37-42製程及其變化也可以被用以形成任何適當IC結構100。操作係被以特定次數及圖37-42中的特定順序加以顯示，但這些操作可以如想要地加以重排序及/或重覆(例如，當同時製造多數IC結構100時，並行執行不同操作)。
圖36的IC結構100的製造可以以有關參考圖2-16所討論的操作開始。圖37例示在移除材料層104與106的部分，及底座222未為硬遮罩116或介電材料118所覆蓋的一部分，以形成開放容積228(例如，使用任何適當蝕刻技術)後的組件。如以下所進一步討論，這些開放容積228可以對應於在IC結構100中的S/D區128/130的位置。圖37的操作可以類似於參考圖17所討論者，但可以涉及底座222的進一步材料移除。
圖38例示在凹陷圖37的組件的曝露犧牲材料104，而不同時凹陷曝露通道材料106(如於圖38C所示)後的組件。任何適當選擇性蝕刻技術均可以使用。
圖39例示在圖38的組件上保角沈積介電材料124後的組件。介電材料124可以包含任何適當材料(例如，低k介電材料)並可以被配置以填充由凹陷曝露犧牲材料104(如上參考圖38所討論)所形成的凹陷。在一些實施例中，保角沈積介電材料124可以包含多回合沈積(例如，三回合)一或更多介電材料。
圖40例示在圖39的組件上沈積保角層的介電材料144後的組件。介電材料144可以包含任何適當材料，例如氮化矽。
圖41例示在圖40的組件上形成介電材料146後的組件。介電材料146可以全面沈積於圖40的組件上，並且，然後，介電材料146可以被凹陷回去(例如，使用蝕刻技術)，使得介電材料146的頂面低於最底通道材料106的底面，如於圖41A與41C所示。介電材料146可以包含任何適當材料(例如，氧化物，如氧化矽)；在一些實施例中，介電材料146與介電材料120可以具有相同材料組成物；而在其他實施例中，介電材料146與介電材料120可以具有不同組成物。
圖42例示在移除圖41的組件的曝露介電材料144(例如，使用等向蝕刻)，並且，因此，移除不在介電材料124與介電材料146間之介電材料144(如圖42A與42C所示)後的組件。為了完成圖36的IC結構100的製造，於此參考圖20-34所討論的操作可以被執行於圖42的組件上。
如上所討論，在一些實施例中，通道材料106可以具有任何想要配置。例如，圖43例示IC結構100，其中通道材料106被排列成鰭，而不是一或更多奈米線；在其他實施例中，通道材料106可以包含鰭與奈米線，或其他配置。如同圖43的IC結構100可以適當使用(例如，省去在圖18的“釋放”操作等)在此所揭露的製程加以製造。
在此所揭露的IC結構100可以包含在任何適當電子零件中。圖44至48例示可以包含於此揭露的任何IC結構100的各種設備例。
圖44為晶圓1500與晶粒1502的俯視圖，其包含有一或更多依據於此揭露任一實施例的IC結構100。晶圓1500可以由半導體材料構成並可以包含一或更多晶粒1502，其具有IC結構(例如，在此揭露之IC結構100)被形成在晶圓1500的表面上。各個晶粒1502可以為包含任何適當IC的半導體產品的重複單元。在半導體產品製造完成後，晶圓1500可以受到單片化製程，其中晶粒1502係被彼此分開，以提供半導體產品的分立“晶片”。晶粒1502可以包含一或更多IC結構100(例如，如下參考圖45所討論者)、一或更多電晶體(例如，部分電晶體係如下參考圖45所討論)及/或支援電路，用以傳遞電信號至電晶體，及任何其他IC零件。在一些實施例中，晶圓1500或晶粒1502可以包含記憶體裝置(例如，隨機存取記憶體(RAM)裝置、例如靜態RAM(SRAM)裝置、磁RAM(MRAM)裝置、電阻RAM(RRAM)裝置、導電橋接RAM(CBRAM)裝置等)、邏輯裝置(例如，AND、OR、NAND、或NOR閘)、或任何其他適當電路元件。多數這些裝置可以被組合於單一晶粒1502上。例如，由多數記憶體裝置所形成的記憶體陣列可以被形成在與處理裝置(例如圖48的處理裝置1802)相同晶粒1502上或者其他邏輯上，其被組態以儲存資訊於記憶體裝置或執行儲存在記憶體陣列上的指令。
圖45為IC零件1600的側剖面圖，其可包含一或更多依據於此揭露實施例的IC結構100。一或更多IC零件1600可以包含在一或更多晶粒1502(圖44)中。IC零件1600可以被形成在基板1602(例如圖44的晶圓1500)上並可以包含在晶粒(例如圖44的晶粒1502)中。基板1602可以採用於此所揭露的任意實施例底部102的形式。
IC零件1600可以包含一或更多裝置層1604配置在基板1602上。裝置層1604可以包含一或更多IC結構100的特性、其他電晶體、二極體、或其他形成在基板1602上的裝置。裝置層1604可以例如包含源極及/或汲極(S/D)區、控制在S/D區間之電流流動的閘極、配送電信號進/出S/D區的S/D接觸，及配送電信號進/出S/D區的閘極接觸(例如，依據以上參考IC結構100所討論的任一實施例)。可以被包含在裝置層1604中之電晶體並不限於任何持定類型或組態，並可以例如包含任一或更多平面電晶體、非平面電晶體、或兩者之組合。平面電晶體可以包含雙極性接面電晶體(BJT)、異接面雙極性電晶體(HBT)、或高電子遷移率電晶體(HEMT)。非平面電晶體可以包含FinFET電晶體，例如，雙閘極電晶體或三閘極電晶體，及包圍式或全包圍閘極電晶體，例如奈米帶及奈米線電晶體(例如，如上參考IC結構100所討論)。
例如電力及/或輸入/輸出(I/O)信號的電信號可以透過配置在裝置層1604上的一或更多互連層(在圖45所例示的互連層1606-1610)被配送進及/或出裝置層1604的裝置(例如，IC結構100)。例如，裝置層1604(例如，閘極接觸及S/D接觸)的導電特性可以被電耦接至互連層1606-1610中的互連結構1628。一或更多互連層1606-1610可以形成IC零件1600的金屬化堆疊(也稱為“ILD堆疊”)1619。雖然圖45描繪ILD堆疊1619只有在裝置層1604的一面，但在其他實施例中，IC零件1600可以包含兩ILD堆疊1619，使得裝置層1604係在兩ILD堆疊1619之間。
互連結構1628可以被配置在互連層1606-1610內，以依據各式各樣設計(更明確地說，此配置係不限於描繪於圖45中的互連結構1628的特定組態)，配送電信號。雖然特定數量的互連層1606-1610係被描繪於圖45中，但本案的實施例包含具有較所描繪者為多或為少互連層的IC零件。
在一些實施例中，互連結構1628可以包含線1628a及/或被填充以例如金屬的導電材料的導孔1628b。線1628a可以被配置以配送電信號於基本上平行於基板1602的形成有裝置層1604的表面的平面方向。例如，線1628a可以配送電信號於進出圖45的透視圖的頁面方向。導孔1628b可以被配置以配送電信號於基本上垂直於基板1602的表面的平面方向，該基板1602的表面上形成有裝置層1604。在一些實施例中，導孔1628b可以將不同互連層1606-1610的線1628a電耦接在一起。
如圖45所示，互連層1606-1610可以包含介電材料1626配置互連結構1628之間。在一些實施例中，配置在不同互連層1606-1610中的互連結構1628間之介電材料1626可以具有不同組成物；在其他實施例中，在不同互連層1606-1610間之介電材料1626的組成物可以相同。
第一互連層1606可以形成在裝置層1604之上。在一些實施例中，如所示，第一互連層1606可以包含線1628a及/或導孔1628b。第一互連層1606的線1628a可以耦接裝置層1604的接觸(例如，S/D接觸或閘極接觸)。
第二互連層1608可以形成於第一互連層1606之上。在一些實施例中，第二互連層1608可以包含導孔1628b，以將第二互連層1608的線1628a耦接至第一互連層1606的線1628a。雖然，為了簡明起見，線1628a與導孔1628b係被結構上以在各個互連層內(例如，在第二互連層1608內)的線描繪，但在一些實施例中，線1628a與導孔1628b可以結構上及/或材料上相連(例如，在雙嵌入製程間被同時填充)。
第三互連層1610(及如想要地，額外互連層)可以依據有關第二互連層1608或第一互連層1606所述的類似技術與架構，被依序地形成在第二互連層1608上。在一些實施例中，在IC零件1600中的金屬化堆疊1619中“高起”(即，遠離裝置層1604)的互連層較厚。
IC零件1600可以包含抗銲材料1634(例如，聚醯亞胺或類似材料)與一或更多導電接觸1636形成在互連層1606-1610上。在圖45，導電接觸1636被例示為採銲墊的形式。導電接觸1636可以被電耦接至互連結構1628並被組態以配送裝置層1604的電信號至其他外部裝置。例如，銲球可以被形成在一或更多導電接觸1636上，以機械及/或電耦接包含IC零件1600的晶片至另一零件(例如，電路板)。IC零件1600可以包含額外或替代結構，以配送來自互連層1606至1610的電信號；例如，導電接觸1636可以包含其他類似特性(例如，柱)，其配送電信號至外部零件。在IC零件1600的裝置層1604的各個相對面包含ILD堆疊1619的實施例中，IC零件1600在各個ILD堆疊1619上包含導電接觸1636(允許至IC零件1600的互連被完成於該IC零件1600的兩相對面上)。
圖46為例示IC封裝1650的側剖面圖，其包含依據於此所揭露的任一實施例的一或更多IC結構100。在一些實施例中，IC封裝1650可以為封裝體系(SiP)。
封裝基板1652可以由介電材料(例如，陶瓷、增建膜、具有填料粒子於其中的環氧樹脂膜、玻璃、有機材料、無機材料、有機與無機材料的組合、由不同材料形成的嵌入部分等)形成，並可以具有導電路徑，延伸穿過面1672與面1674間之介電材料，或於面1672上的不同位置間、及/或在面1674上的不同位置之間。這些導電路徑可以採用任何以上有關圖45所討論的互連1628的形式。
封裝基板1652可以包含導電接觸1663，其係透過封裝基板1652耦接至導電路徑(未示出)，允許在晶粒1656及/或中介層1657內的電路電耦接至各個導電接觸1664。
IC封裝1650可以包含中介層1657，其被經由中介層1657的導電接觸1661、第一層互連1665、及封裝基板1652的導電接觸1663耦接至封裝基板1652。例示於圖46中的第一層互連1665為焊錫凸塊，但也可以使用任何適當第一層互連1665。在一些實施例中，在IC封裝1650中也可以不包含中介層1657；而是，晶粒1656可以藉由第一層互連1665在面1672直接耦接至導電接觸1663。通常，一或更多晶粒1656可以經由任何適當結構(例如，矽橋、有機橋、一或更多波導、一或更多中介層、線點等)耦接至封裝基板1652。
IC封裝1650可以包含一或更多晶粒1656，其經由晶粒1656的導電接觸1654、第一層互連1658、及中介層1657的導電接觸1660耦接至中介層1657。導電接觸1660可以透過中介層1657耦接至導電路徑(未示出)，允許在晶粒1656內的電路電耦接至多數導電接觸1661(或至包含在中介層1657中的其他裝置(未示出))。例示於圖46中的第一層互連1658為銲錫凸塊，但也可以使用任何適當的第一層互連1658。如在此所用，“導電接觸”可以表示導電材料(例如，金屬)的作為不同零件間之介面的一部分；導電接觸可以凹入、對齊或延伸出零件的表面，並可以採用任何適當形式(例如，導電墊或插槽)。
在一些實施例中，底填材料1666可以配置在封裝基板1652與中介層1657之間，在第一層互連1665四周，及一模化合物1668可以配置在晶粒1656與中介層1657四周並與封裝基板1652接觸。在一些實施例中，底填材料1666可以與模化合物1668相同。可以用於作為底填材料1666與模化合物1668的例示材料為適當的環氧樹脂模材料。第二層互連1670可以耦接至導電接觸1664。於圖46中的第二層互連1670為錫球(例如，用於球格式陣列配置)，但可以使用任何適當第二層互連1670(例如，在針格陣列配置中之針或者柵格陣列配置中之柵)。如同本技藝所知或如以下參考圖47所述，第二層互連1670可以用以將IC封裝1650耦接至另一零件，例如電路板(例如，主機板)、中介層、或另一IC封裝。
晶粒1656可以採於此所討論的晶粒1502的任一實施例的形式(例如，可以包含任一實施例之IC零件1600)。在IC封裝1650包含多數晶粒1656的實施例中，IC封裝1650可以被稱為多晶片封裝(MCP)。晶粒1656可以包含電路以執行任何想要功能。例如，一或更多晶粒1656可以為邏輯晶粒(例如，矽為主晶粒)，及一或更多晶粒1656可以為記憶體晶粒(例如，高頻寬記憶體)。在一些實施例中，晶粒1656可以包含一或更多IC結構100(例如，參考圖44及45所述者)。
雖然例示於圖46中之IC封裝1650為倒裝晶片封裝，但也可以使用其他封裝架構。例如，IC封裝1650可以為球柵陣列(BGA)封裝，例如，嵌式晶圓級球柵陣列(eWLB)封裝。在另一例子中，IC封裝1650可以是晶圓級晶片型封裝(WLCSP)或面板扇出(FO)封裝。雖然在圖46的IC封裝1650中例示兩晶粒1656，但IC封裝1650可以包含任何想要數量的晶粒1656。IC封裝1650可以包含額外被動零件，例如，表面黏著電阻、電容與電感，被配置在封裝基板1652的第一面1672或第二面1674，或者中介層1657的任一側上。通常，IC封裝1650可以包含在本技藝中已知的任何其他主動或被動零件。
圖47為IC零件組件1700的側剖面圖，其包含一或更多IC封裝或其他電子零件(例如，晶粒)，其包含一或更多之依據於此所揭露的任一實施例之IC結構100。IC零件組件1700包含若干零件配置在電路板1702(其可以例如主機板)上。IC零件組件1700包含配置於電路板1702的第一面1740與電路板1702的相反第二面1742上的零件；通常，零件可以配置在面1740與1742的一或兩面上。任一以下參考IC零件組件1700所討論的IC封裝可以採如上參考圖46所討論的IC封裝1650的任一實施例的形式(例如，可以在晶粒中包含一或更多IC結構100)。
在一些實施例中，電路板1702可以為印刷電路板(PCB)，包含彼此以介電材料層分開並以導電導孔互連的多數金屬層。任一或更多金屬層可以被形成為想要電路圖案，以將電信號(選用地結合其他金屬層)配送於耦接至電路板1702的零件間。在其他實施例中，電路板1702可以為非PCB基板。
例示於圖47中的IC零件組件1700包含封裝-於-中介層上結構1736，其藉由耦接零件1716耦接至電路板1702的第一面1740。耦接零件1716可以將封裝-於-中介層上結構1736電與機械耦接至電路板1702，並可以包含(如於圖47所示之)錫球、插槽的公與母部分、黏劑、底填材料，及/或任何其他適當電及/或機械耦接結構。
封裝-於-中介層上結構1736可以包含為耦接零件1718所耦接至封裝中介層1704的IC封裝1720。耦接零件1718可以採任何應用的適當形式，例如，如上有關耦接零件1716所討論的形式。雖然在圖47中顯示單一IC封裝1720，但多數IC封裝也可以耦接至封裝中介層1704；實際上，額外中介層也可以耦接至封裝中介層1704。封裝中介層1704可以提供中介基板，用以橋接電路板1702與IC封裝1720。IC封裝1720可以為或者包含例如晶粒(圖44的晶粒1502)、IC零件(例如，圖45的IC零件1600)、或任何其他適當零件。通常，封裝中介層1704可以將連接散開至一較寬間距或者將連接重配至不同連接。例如，封裝中介層1704可以將IC封裝1720(例如，晶粒)耦接至耦接零件1716的一組BGA導電接觸，以耦接至電路板1702。在圖47所例示的實施例中，IC封裝1720與電路板1702被附接至封裝中介層1704的相反側上；在其他實施例中，IC封裝1720與電路板1702可以附接至封裝中介層1704的同一側。在一些實施例中，三個或更多零件可以由封裝中介層1704所互連。
在一些實施例中，封裝中介層1704可以被形成為PCB，包含有多數彼此以介電材料層分開並以導電導孔互連的金屬層。在一些實施例中，封裝中介層1704可以由環氧樹脂、玻璃纖維強化環氧樹脂、具有無機填料的環氧樹脂、陶瓷材料、或例如聚醯亞胺的聚合物材料所形成。在一些實施例中，封裝中介層1704可以由替代剛或彈性材料所形成，其可以包含如上所述用於半導體基板中的相同材料，例如矽、鍺、及其他III-V族或IV族材料。封裝中介層1704可以包含金屬線1710及導孔1708，包含但並不限於貫矽導孔(TSV)1706。封裝中介層1704可以更包含嵌式裝置1714，包含被動與主動裝置兩者。此等裝置可以包含但並不限於電容、解耦電容、電阻、電感、熔絲、二極體、變壓器、感應器、靜電放電(ESD)裝置、及記憶體裝置。也可以更多複雜裝置被形成在封裝中介層1704上，例如，射頻裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及微電機系統(MEMS)裝置。封裝-於-中介層上結構1736可以採本技藝中已知的任一封裝-於-中介層上結構的形式。
IC零件組件1700可以包含藉由耦接零件1722耦接至電路板1702的第一面1740的IC封裝1724。耦接零件1722可以採如上有關耦接零件1716所討論的任一實施例的形式，及IC封裝1724可以採如上有關IC封裝1720所討論的任一實施例的形式。
例示於圖47的IC零件組件1700包含藉由耦接零件1728耦接至電路板1702的第二面1742的封裝-於-封裝上結構1734。封裝-於-封裝上結構1734可以包含藉由耦接零件1730耦接在一起的IC封裝1726與IC封裝1732，使得IC封裝1726係配置在該電路板1702與IC封裝1732之間。耦接零件1728與1730可以採如上討論的耦接零件1716的任一實施例的形式，及IC封裝1726與1732可以採如上所討論的IC封裝1720的任一實施例的形式。封裝-於-封裝上結構1734可以依據在本技藝中已知的封裝-於-封裝上結構加以組態。
圖48為可以包含依據於此所揭露的任一實施例之一或更多IC結構100的例示電裝置1800的方塊圖。例如，電裝置1800的任意適當零件可以包含於此所討論的IC零件組件1700、IC封裝1650、IC零件1600或晶粒1502之一或多者。若干零件被例示於圖48成為被包含在電裝置1800中，但為了應用，這些零件之任一或多者可以被適當地省略或複製。在一些實施例中，包含在電裝置1800內的部分或所有零件可以附著至一或更多主機板。在一些實施例中，這些零件的部分或所有係被製造於單一系統晶片(SoC)晶粒上。
另外，在各種實施例中，電裝置1800可能不包含圖48所例示之一或更多零件，但電裝置1800可能包含介面電路，用以耦接至所述一或更多零件。例如，電裝置1800可能不包含顯示裝置1806，但也可以包含顯示裝置介面電路(例如，連接器及驅動器電路)，顯示裝置1806可以耦接至其上。在另一組例子中，電裝置1800可能不包含音訊輸入裝置1824或音訊輸出裝置1808，但可能包含音訊輸入或輸出裝置介面電路(例如，連接器及支援電路)，音訊輸入裝置1824或音訊輸出裝置1808可以耦接至其上。
電裝置1800可以包含處理裝置1802(例如，一或更多處理裝置)。如於此所用，用語“處理裝置”或“處理器”可以表示任一裝置或裝置的一部分，其處理來自暫存器及/或記憶體的電子資料，以將電子資料轉換為其他電子資料，其可以被儲存在暫存器及/或記憶體中者。處理裝置1802可以包含一或更多數位信號處理器(DSP)、特殊應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、密碼處理器(特殊化處理器，其在硬體內執行加密演算法)、伺服器處理器、或任何其他適當處理裝置。電裝置1800可以包含記憶體1804，其本身可以包含一或更多記憶體裝置，例如揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體、及/或硬碟機。在一些實施例中，記憶體1804可以包含記憶體，其與處理裝置1802共用一晶粒。此記憶體可以被使用作為快取記憶體並可以包含嵌式動態隨機存取記憶體(eDRAM)或自旋力矩轉移磁隨機存取記憶體(STT-MRAM)。
在一些實施例中，電裝置1800可以包含通訊晶片1812(例如，一或更多通訊晶片)。例如，通訊晶片1812可以被組態用以管理無線通訊，用以轉移資料進出電裝置1800。用語“無線”及其衍生詞可用以描述電路、裝置、系統、方法、技術、通訊頻道等，其可以透過使用調變電磁輻射經由非固態媒體加以傳遞資料。雖然在一些實施例中，相關裝置可能不包含任何線，但該用語並不暗示相關裝置並不包含任何線。
通訊晶片1812可以實現若干無線標準或協定之任一，包含但並不限於電機電子工程師協會(IEEE)標準，包含Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修正)、長期演進(LTE)計劃與任何修正、更新、及/或改版(例如，先進LTE計劃、超行動寬頻(UMB)計劃(也稱為“3GPP2”)等)。IEEE 802.16相容寬頻無線存取(BWA)網路通常也被稱為WiMAX網路，該縮寫表示全球微波連接互通，其係為通過IEEE 802.16標準的符合與互通測試的產品的認證標示。通訊晶片1812可以依據全球行動通訊系統(GSM)、通用封包無線服務(GPRS)、全球行動通訊系統(UMTS)、高速封包接取(HSPA)、演進HSPA(E-HSPA)或LTE網路。通訊晶片1812可以依據增強型資料GSM演進(EDGE)、GSM EDGE無線接取網路(GERAN)、全球地面無線接取網路(UTRAN)、或演進UTRAN(E-UTRAN)操作。通訊晶片1812可以依分碼多重接取(CDMA)、分時多重接取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)、及其衍生，以及指定為3G、4G、5G及其後續的任一其他無線協定操作。在其他實施例中，通訊晶片1812可以依據其他無線協定操作。電裝置1800可以包含天線1822，用以促成無線通訊及/或接收其他無線通訊(例如，AM或FM無線電傳輸)。
在一些實施例中，通訊晶片1812可以管理有線通訊，例如電、光、或任何其他適當通訊協定(例如，乙太網路)。如上所述，通訊晶片1812可以包含多數通訊晶片。例如，第一通訊晶片1812可以專用於短範圍無線通訊，例如Wi-Fi或藍牙，及第二通訊晶片1812可以專用於長範圍無線通訊，例如，全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、或其他。在一些實施例中，第一通訊晶片1812可以專用於無線通訊，及第二通訊晶片1812可以專用於有線通訊。
電裝置1800可以包含電池/電源電路1814。電池/電源電路1814可以包含一或更多能量儲存裝置(例如，電池或電容)及/或電路，用以將電裝置1800的零件耦接至與電裝置1800分開的能量來源(例如，AC線電源)。
電裝置1800可以包含顯示裝置1806(或，如上所討論的對應介面電路)。顯示裝置1806可以包含任何視覺指示器，例如，抬頭顯示器、電腦監視器、投影機、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器、或平板顯示器。
電裝置1800可以包含音訊輸出裝置1808(或如上所討論的對應介面電路)。音訊輸出裝置1808可以包含任何裝置，其產生可聽指示器，例如，喇叭、耳機或耳塞耳機。
電裝置1800可以包含音訊輸入裝置1824(或如上所討論的對應介面電路)。音訊輸入裝置1824可以包含產生代表聲音信號的任何裝置，例如，麥克風、麥克風陣列、或數位儀器(例如，具有樂器數位介面(MIDI)輸出的儀器)。
電裝置1800可以包含GPS裝置1818(或如所討論的對應介面電路)。如本技藝所知，GPS裝置1818可以與衛星為主系統通訊並可以接收電裝置1800的位置。
電裝置1800可以包含其他輸出裝置1810(或如上討論的對應介面電路)。其他輸出裝置1810的例子可以包含音訊編解碼器、視訊編解碼器、印表機、有線或無線發射器，用以提供資訊給其他裝置，或另外儲存裝置。
電裝置1800可以包含其他輸入裝置1820(或如上所討論的對應介面電路)。其他輸入裝置1820的例子可以包含加速計、陀螺儀、羅盤、影像捕捉裝置、鍵盤、游標控制裝置，例如，滑鼠、尖筆、觸控墊、條碼讀取器、快速反應(QR)碼讀取器、任何感應器、或射頻識別(RFID)讀取器。
電裝置1800可以具有任何想要的形狀因素，例如手持式或行動電裝置(例如，行動電話、智慧手機、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、筆記型電腦、小筆電、個人數位助理(PDA)、超行動個人電腦等)、桌上型電裝置、伺服器裝置或其他網路計算零件、印表機、掃描器、監視器、機上盒、娛樂控制單元、車輛控制單元、數位相機、數位視訊記錄器、或穿戴式電裝置。在一些實施例中，電裝置1800可以為處理資料的任何其他電子裝置。
以下段落提供於此揭露的各種例示實施例。
例子1為一積體電路(IC)結構，包含：一陣列通道區，包含第一通道區與相鄰第二通道區；第一源極/汲極區接近該第一通道區；及第二源極/汲極區接近該第二通道區；及絕緣材料區，至少部分在該第一源極/汲極區與第二源極/汲極區之間。
例子2包含例子1的標的，及更指明該絕緣材料區包含第一絕緣材料與第二絕緣材料，其中該第一絕緣材料具有U型剖面，及該第一絕緣材料係在該第二絕緣材料與該第一源極/汲極區之間。
例子3包含例子2的標的，及更指明該第一絕緣材料包含矽、氧、碳、及氮。
例子4包含例子2-3之任一的標的，及更指明該第二絕緣材料包含氧。
例子5包含例子2-4之任一的標的，及更指明該絕緣材料區更包含第三絕緣材料，其中該第二絕緣材料係在該第三絕緣材料與該第一絕緣材料之間。
例子6包含例子5的標的，及更指明該第三絕緣材料包含矽與氮。
例子7包含例子5-6之任一的標的，及更指明該第三絕緣材料係為保角層的一部分。
例子8包含例子2-7之任一的標的，及更指明該絕緣材料區更包含第四絕緣材料，該第四絕緣材料係在該第一絕緣材料與底部區之間。
例子9包含例子8的標的，及更指明該第四絕緣材料包含氧。
例子10包含例子8-9之任一的標的，及更指明該底部區包含半導體材料。
例子11包含例子1-10之任一的標的，及更包含：底部區，其中，該底部區的突出部的側面對準該第一源極/汲極區的側面。
例子12包含例子11的標的，及更指明該第一源極/汲極區接觸該突出部。
例子13包含例子11的標的，及更包含：絕緣材料，在該突出部與該第一源極/汲極區之間。
例子14包含例子13的標的，及更指明該絕緣材料包含氧。
例子15包含例子1-14之任一的標的，及更指明該第一通道區包含鰭及該第二通道區包含鰭。
例子16包含例子1-15之任一的標的，及更指明該第一通道區包含一或更多線及該第二通道區包含一或更多線。
例子17包含例子1-16之任一的標的，及更指明該第一源極/汲極區包含n型摻雜物。
例子18包含例子1-16的任一的標的，及更指明該第一源極/汲極區包含p型摻雜物。
例子19為一種積體電路(IC)結構，包含：通道區；源極/汲極區，接近該通道區；底部區，其中該底部區包含半導體材料，及一絕緣材料，在該底部區與該源極/汲極區之間。
例子20包含例子19的標的，及更指明該源極/汲極區接觸該絕緣材料。
例子21包含例子19-20的任一的標的，及更指明該絕緣材料具有側面對準該源極/汲極區的側面。
例子22包含例子19-21之任一的標的，及更指明該底部區包含突出部在該源極/汲極區之下，及該絕緣材料具有側面對準該突出部的側壁。
例子23包含例子22的標的，及更指明該突出部包含半導體材料。
例子24包含例子19-23之任一的標的，及更指明該絕緣材料包含氧。
例子25包含例子19-24之任一的標的，及更指明該通道區為第一通道區，該源極/汲極區為第一源極/汲極區，及該IC結構更包含：第二通道區，鄰近該第一通道區；第二源極/汲極區，接近該第二通道區；及絕緣材料區至少部分在該第一源極/汲極區與該第二源極/汲極區之間。
例子26包含例子25的標的，及更指明該絕緣材料區包含第一絕緣材料及第二絕緣材料，其中該第一絕緣材料具有U型剖面，及該第一絕緣材料係在該第二絕緣材料與該第一源極/汲極區之間。
例子27包含例子26的標的，及更指明該第一絕緣材料包含矽、氧、碳、及氮。
例子28包含例子26-27之任一的標的，及更指明該第二絕緣材料包含氧。
例子29包含例子26-28之任一的標的，及更指明該絕緣材料區更包含第三絕緣材料，其中該第二絕緣材料係在該第三絕緣材料與該第一絕緣材料之間。
例子30包含例子29的標的，及更指明該第三絕緣材料包含矽與氮。
例子31包含例子29-30之任一的標的，及更指明該第三絕緣材料為保角層的一部分。
例子32包含例子26-31之任一的標的，及更指明該絕緣材料區更包含第四絕緣材料，及該第四絕緣材料係在該第一絕緣材料與該底部區之間。
例子33包含例子32的標的，及更指明該第四絕緣材料包含氧。
例子34包含例子19-33之任一的標的，及更指明該通道區包含半導體鰭。
例子35包含例子19-34之任一的標的，及更指明該通道區包含一或更多半導體線。
例子36包含例子19-35之任一的標的，及更指明該源極/汲極區包含n型摻雜物。
例子37包含例子19-35之任一的標的，及更指明該源極/汲極區包含p型摻雜物。
例子38為一種積體電路(IC)結構，包含：通道區，其中該通道區包含一或更多半導體材料部；及源極/汲極區，接近該通道區，其中該源極/汲極區具有對準該通道區的側面的側面。
例子39包含例子38的標的，及更指明該通道區包含半導體鰭。
例子40包含例子38-39之任一的標的，及更指明該通道區包含多數半導體線。
例子41包含例子38-40之任一的標的，及更包含：底部區，其中該底部區包含半導體材料；及絕緣材料，在該底部區與該源極/汲極區之間。
例子42包含例子41的標的，及更指明該源極/汲極區與該絕緣材料接觸。
例子43包含例子41-42之任一的標的，及更指明該絕緣區具有側面對準該源極/汲極區的側面。
例子44包含例子41-43之任一的標的，及更指明該底部區包含突出部，在該源極/汲極區之下，及該絕緣材料具有側面對準該突出部的側壁。
例子45包含例子44的標的，及更指明該突出部包含半導體材料。
例子46包含例子41-45之任一的標的，及更指明該絕緣材料包含氧。
例子47包含例子38-24之任一的標的，及更指明該通道區為第一通道區，該源極/汲極區為第一源極/汲極區，及該IC結構更包含：第二通道區，平行於該第一通道區；第二源極/汲極區，接近該第二通道區；及絕緣材料區，至少部分在該第一源極/汲極區與該第二源極/汲極區之間。
例子48包含例子47的標的，及更指明該絕緣材料區包含第一絕緣材料及第二絕緣材料，其中該第一絕緣材料具有U型剖面，及該第一絕緣材料係在該第二絕緣材料與該第一源極/汲極區之間。
例子49包含例子48的標的，及更指明該第一絕緣材料包含矽、氧、碳、及氮。
例子50包含例子48-49之任一的標的，及更指明該第二絕緣材料包含氧。
例子51包含例子48-50之任一的標的，及更指明該絕緣材料區更包含第三絕緣材料，其中該第二絕緣材料係在該第三絕緣材料與該第一絕緣材料之間。
例子52包含例子51的標的，及更指明該第三絕緣材料包含矽與氮。
例子53包含例子51-52之任一的標的，及更指明該第三絕緣材料為保角層的一部分。
例子54包含例子48-53之任一的標的，及更指明該絕緣材料區更包含第四絕緣材料，及該第四絕緣材料係在該第一絕緣材料與該底部區之間。
例子55包含例子54的標的，及更指明該第四絕緣材料包含氧。
例子56包含例子38-55之任一的標的，及更指明該源極/汲極區包含n型摻雜物。
例子57包含例子38-55之任一的標的，及更指明該源極/汲極區包含p型摻雜物。
例子58包含例子38-57之任一的標的，及更包含：在該源極/汲極區上的一保角層絕緣材料。
例子59包含例子58的標的，及更指明該絕緣材料包含矽與氮。
例子60為一種電子組件，包含：包含如例子1-59之任一的IC結構的晶粒；及支撐件，電耦接至該晶粒。
例子61包含例子60的標的，及更指明該支撐件包含封裝基板。
例子62包含例子60-61之任一的標的，及更指明該支撐件包含中介層。
例子63包含例子60-61之任一的標的，及更指明該支撐件包含印刷電路板。
例子64包含例子60-63之任一的標的，及更指明一外殼，在該晶粒與該支撐件四周。
例子65包含例子64的標的，及更指明該外殼為手持計算裝置外殼。
例子66包含例子64的標的，及更指明該外殼為伺服器外殼。
例子67包含例子64-66之任一的標的，及更包含：顯示器，耦接至該外殼。
例子68包含例子67的標的，及更指明該顯示器為觸控螢幕顯示器。
100:IC結構 101:間距 102:底部 103:高度 104:犧牲材料 106:通道材料 108:硬遮罩 110:介電材料 112:介電材料 114:介電材料 116:硬遮罩 118:介電材料 120:介電材料 122:介電材料 124:介電材料 126:硬遮罩 128:S/D區 130:S/D區 132:介電材料 134:介電材料 136:閘極介電質 138:閘極金屬 140:閘極接觸 142:介電材料 144:介電材料 146:介電材料 164:S/D接觸 202:通道區 204:閘極 206:裝置區 208:閘極長度 210:寬度 212:厚度 214:間隔 216:絕緣材料區 218:絕緣材料區 220:鰭 222:底座 224:開放容積 226:開放容積 228:開放容積 1500:晶圓 1502:晶粒 1600:IC零件 1602:基板 1604:裝置層 1606:互連層 1608:互連層 1610:互連層 1619:ILD堆疊 1626:介電材料 1628:互連結構 1628a:線 1628b:導孔 1634:抗銲材料 1636:導電接觸 1650:IC封裝 1652:封裝基板 1654:導電接觸 1656:晶粒 1657:中介層 1658:第一層互連 1660:導電接觸 1661:導電接觸 1663:導電接觸 1664:導電接觸 1666:底填材料 1668:模化合物 1670:第二層互連 1672:面 1674:面 1700:IC零件組件 1702:電路板 1704:封裝中介層 1706:貫矽導孔 1708:導孔 1710:金屬線 1714:嵌式裝置 1716:耦接零件 1718:耦接零件 1720:IC封裝 1722:耦接零件 1724:IC封裝 1726:IC封裝 1728:耦接零件 1730:耦接零件 1732:IC封裝 1734:封裝-於-封裝上結構 1736:封裝-於-中介層上結構 1740:面 1742:面 1800:電裝置 1802:處理裝置 1804:記憶體 1806:顯示裝置 1808:音訊輸出裝置 1810:其他輸出裝置 1812:通訊晶片 1814:電池/電源電路 1818:GPS裝置 1820:其他輸入裝置 1822:天線 1824:音訊輸入裝置
實施例將藉由配合附圖的以下詳細說明加以迅速了解。為了方便說明，類似元件符號表示類似結構元件。實施例係以例子方式而非限定式被顯示於附圖的圖式中。
[圖1A-1D]為依據各種實施例之積體電路(IC)結構的剖面圖。
[圖2A-2D、3A-3D、4A-4D、5A-5D、6A-6D、7A-7D、8A-8D、9A-9D、10A-10D、11A-11D、12A-12D、13A-13D、14A-14D、15A-15D、16A-16D、17A-17D、18A-18D、19A-19D、20A-20D、21A-21D、22A-22D、23A-23D、24A-24D、25A-25D、26A-26D、27A-27D、28A-28D、29A-29D、30A-30D、31A-31D、32A-32D、33A-33D、34A-34D、及35A-35D]為依據各種實施例的製造圖1A-1D的IC結構的例示製程中階段的剖面圖。
[圖36A-36D]為依據各種實施例之另一IC結構的剖面圖。
[圖37A-37D、38A-38D、39A-39D、40A-40D、41A-41D、及42A-42D]為依據各種實施例之製造圖36A-36D的IC結構的例示製程的各階段的剖面圖。
[圖43A-43D]為依據各種實施例之另一IC結構的剖面圖。
[圖44]為可以包含依據在此所揭露之任一實施例的IC結構的晶圓及晶粒的俯視圖。
[圖45]為可以包含依據在此所揭露之任一實施例之IC結構的IC零件的側剖面圖。
[圖46]為可以包含依據在此所揭露之任一實施例之IC結構的IC封裝的側剖面圖。
[圖47]為可以包含依據在此所揭露之任一實施例之IC結構的IC零件組件的側剖面圖。
[圖48]為可以包含依據在此所揭露之任一實施例之IC結構的例示電裝置的方塊圖。
100:IC結構
102:底部
110:介電材料
118:介電材料
120:介電材料
128:S/D區
130:S/D區
132:介電材料
134:介電材料
142:介電材料
164:S/D接觸
206:裝置區
216:絕緣材料區
222:底座

Claims (20)

  1. 一種積體電路(IC)結構，包含： 一陣列通道區，包含第一通道區與相鄰第二通道區； 第一源極/汲極區，接近該第一通道區； 第二源極/汲極區，接近該第二通道區；及 絕緣材料區，至少部分在該第一源極/汲極區與該第二源極/汲極區之間。
  2. 如請求項1的IC結構，其中該絕緣材料區更包含第一絕緣材料及第二絕緣材料，其中該第一絕緣材料具有U型剖面，及該第一絕緣材料係在該第二絕緣材料與該第一源極/汲極區之間。
  3. 如請求項2的IC結構，其中該絕緣材料區更包含第三絕緣材料，其中該第二絕緣材料係在該第三絕緣材料與該第一絕緣材料之間。
  4. 如請求項3的IC結構，其中該第三絕緣材料係為保角層的一部分。
  5. 如請求項2的IC結構，其中該絕緣材料區更包含第四絕緣材料，及該第四絕緣材料係在該第一絕緣材料與底部區之間。
  6. 如請求項1的IC結構，更包含： 底部區，其中，該底部區的突出部的側面對準該第一源極/汲極區的側面。
  7. 如請求項6的IC結構，其中該第一源極/汲極區接觸該突出部。
  8. 如請求項6的IC結構，更包含： 絕緣材料，在該突出部與該第一源極/汲極區之間。
  9. 一種積體電路(IC)結構，包含： 通道區； 源極/汲極區，接近該通道區； 底部區，其中該底部區包含半導體材料；及 絕緣材料在該底部區與該源極/汲極區之間。
  10. 如請求項9的IC結構，其中該源極/汲極區接觸該絕緣材料。
  11. 如請求項9的IC結構，其中該絕緣材料具有側面對準該源極/汲極區的側面。
  12. 如請求項9的IC結構，其中該底部區包含突出部在該源極/汲極區下，及該絕緣材料具有側面對準該突出部的側壁。
  13. 如請求項12的IC結構，其中該突出部包含半導體材料。
  14. 如請求項9的IC結構，其中該絕緣材料包含氧。
  15. 如請求項9的IC結構，其中該通道區為第一通道區，該源極/汲極區為第一源極/汲極區，及該IC結構更包含： 第二通道區，鄰近該第一通道區； 第二源極/汲極區，接近該第二通道區；及 絕緣材料區，至少部分在該第一源極/汲極區與該第二源極/汲極區之間。
  16. 一種積體電路(IC)結構，包含： 通道區，其中該通道區包含一或更多半導體材料部；及 源極/汲極區，接近該通道區，其中該源極/汲極區具有對準該通道區的側面的側面。
  17. 如請求項16的IC結構，其中該通道區包含半導體鰭或多數半導體線。
  18. 如請求項16的IC結構，更包含： 底部區，其中，該底部區包含半導體材料；及 絕緣材料在該底部區與該源極/汲極區之間。
  19. 如請求項18的IC結構，其中該源極/汲極區接觸該絕緣材料。
  20. 如請求項18的IC結構，其中該絕緣材料具有對準該源極/汲極區的側面的側面。
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* Cited by examiner, † Cited by third party
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553166B1 (en) * 2015-08-31 2017-01-24 International Business Machines Corporation Asymmetric III-V MOSFET on silicon substrate
DE112015007226T5 (de) * 2015-12-23 2018-09-13 Intel Corporation Fertigung von nicht-planaren IGZO-Vorrichtungen für eine verbesserte Elektrostatik
WO2017171752A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Transistors including retracted raised source/drain to reduce parasitic capacitances
US11411095B2 (en) * 2017-11-30 2022-08-09 Intel Corporation Epitaxial source or drain structures for advanced integrated circuit structure fabrication
CN109873035B (zh) * 2017-12-04 2022-09-27 联华电子股份有限公司 半导体元件及其制作方法
US11398479B2 (en) * 2017-12-29 2022-07-26 Intel Corporation Heterogeneous Ge/III-V CMOS transistor structures
US11069813B2 (en) * 2019-09-30 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Localized heating in laser annealing process

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