CN116670827A - 包含有垂直柱状晶体管的芯片堆叠结构 - Google Patents

包含有垂直柱状晶体管的芯片堆叠结构 Download PDF

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Abstract

本申请实施例提供一种包含有垂直柱状晶体管的芯片堆叠结构，涉及半导体技术领域，用于提供一种采用金属层替换了现有的与VPT电连接的重掺杂工艺制得的结构。该芯片堆叠结构包括通过键合层键合的第一芯片和第二芯片，还包括金属层，该金属层位于第二芯片的朝向第一芯片的一侧，第一芯片的第一衬底具有通过掺杂工艺形成的且为环栅的VPT结构，该VPT结构与金属层电连接。比如，当该芯片堆叠结构为存储器时，这里的金属层可以是存储器中的BL，也就是本申请的存储器采用的是metal BL，而不是重掺杂BL。

Description

包含有垂直柱状晶体管的芯片堆叠结构 技术领域
本申请涉及半导体技术领域，涉及一种包含有垂直柱状晶体管的芯片堆叠结构，可以是涉及包含垂直柱状晶体管的存储器。
背景技术
在计算系统中，动态随机存取存储器(dynamic random access memory，DRAM)作为一种内存结构，可以用于暂存中央处理器(central processing unit，CPU)的运算数据，以及与硬盘等外部存储器交换数据，是计算系统中非常重要的组成部分。
图1示出了一种DRAM的部分结构的剖面图，该DRAM采用的是1T1C存储单元，这里的1T示为一个晶体管(transistor)，1C示为一个电容器(capacitor)，该晶体管采用的是垂直柱状晶体管(vertical pillar transistor，VPT)结构，也就是沟道与衬底相垂直的晶体管结构，还有，与VPT电连接的电容器C设置在VPT的上方，与VPT电连接的位线(bit line，BL)设置在VPT的下方，可以把这样的BL称为埋入式BL。
在制作图1所示的埋入式BL时，进行的是重掺杂工艺，也就是在衬底中掺杂浓度较高的杂质而形成，这样的话，通过重掺杂形成的BL会导致BL内电阻过大，产生寄生电阻，降低该存储单元的性能，比如，导致读写延迟升高，功耗变大，且可能会影响数据读取的可靠性。
另外，在完成重掺杂的BL之后，执行后续的一些高温工艺时，BL中的掺杂杂质会受到高温影响而重分布，比如，在执行图1所示的，对衬底进行掺杂形成VPT的漏极(drain)时，由于该步骤的掺杂会在高温下进行，从而，就可能使已经形成的BL中的掺杂杂质进行重分布，以使先前掺杂的比较均匀的杂质分布的不再均匀，进而降低该存储器的性能。
所以，当存储器中采用图1所示的通过重掺杂工艺形成的埋入式BL结构时，对该存储器的性能影响是比较大的。
发明内容
本申请提供一种包含有VPT的芯片堆叠结构，或者是包含有VPT的存储器，主要目的是采用金属层替换了现有的与VPT电连接的，且通过重掺杂工艺形成的埋入式BL结构。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，本申请提供了一种芯片堆叠结构，该芯片堆叠结构可以位于存储器中，该芯片堆叠结构包括通过第一键合层堆叠的第一芯片和第二芯片，第一芯片包括 第一衬底，第二芯片包括第二衬底，第二衬底的朝向第一衬底的一侧形成有与第一键合层接触的第一金属层，比如，当该芯片堆叠结构为存储器时，这里的第一金属层可以是存储器中的BL，还有，该第一衬底中形成有第一晶体管，这里的第一晶体管是VPT结构，也就是，第一衬底具有沿堆叠方向延伸的第一柱状结构，第一柱状结构具有沿堆叠方向排布的第一掺杂区和第二掺杂区，比如，第一掺杂区为第一晶体管的源极和漏极中的一个，第二掺杂区为第一晶体管的源极和漏极中的另一个，除此之外，靠近第二芯片设置的第一掺杂区与第一键合层接触，进而，第一掺杂区就可以通过第一键合层与第一金属层电连接。
可以这样讲，第二芯片上形成有第一金属层，第一芯片的第一衬底通过键合层与包含第一金属层的第二芯片键合，并且，第一衬底中形成有VPT结构，这里的VPT结构通过第一键合层可以与第一金属层实现电导通。
基于上述的描述，与VPT结构中的第一掺杂区电连接的结构(比如，为BL)不是通过重掺杂工艺得到，而是采用了金属层结构，金属层与现有的通过重掺杂工艺得到的结构相比：从性能方面讲，由于没有掺杂高浓度的杂质，进而可以降低BL的电阻，若该半导体器件为存储器时，可以提高该存储器的性能，比如，可以提升读写速度，降低功耗等；从制造工艺方面讲，在进行高温工艺阶段，比如，高温条件下，在第一衬底中进行掺杂形成源极和漏极时，相比对重掺杂结构的影响，由于金属层内的导电离子是比较稳定的，进而对金属层的性能造成的影响是很小的，进而对存储器的性能影响是很小的。
还有，这里的用于电连接第一金属层和第一晶体管的工艺采用了芯片与芯片相结合的表面活化键合(surface activation bonding，SAB)工艺，SAB工艺难度较低，在工艺上容易实现。
在第一方面可能的实现方式中，第二衬底的朝向第一衬底的表面形成有介质层，第一金属层形成在介质层中。也就是说，该第一金属层埋设在介质层中。
在第一方面可能的实现方式中，第一金属层的材质选择铜、铁或钨中的至少一种。
在第一方面可能的实现方式中，第一键合层包括多晶硅和/或单晶硅。
在可选择的实施方式中，多晶硅层形成键合层，或者，单晶硅层形成键合层，或者，层叠布设的多晶硅层和单晶硅层形成键合层。
在第一方面可能的实现方式中，第一键合层包括金属材料。
这里的第一键合层采用的是金属材料，第一金属层也采用金属材料，在一些示例中，第一键合层的金属材料和第一金属层的金属材料可以是一样的；在另外一些示例中，第一键合层的金属材料和第一金属层的金属材料可以是不一样的。
由于第一金属层和第一键合层可以均为金属材料，在形成包含这样的芯片堆叠结构时，可以在第一芯片的第一衬底的相对第二芯片的表面上形成金属层，还有，在第二芯片的相对第一衬底的表面上也形成金属层，并且通过金属与金属的键合工艺实现芯片和芯片的连接。
在第一方面可能的实现方式中，芯片堆叠结构位于存储器中，第一金属层为存储器的位线；存储器还包括形成在第一衬底中的第二晶体管；另外，第一衬底具有沿堆 叠方向延伸的第二柱状结构，第二柱状结构具有沿堆叠方向排布的第三掺杂区和第四掺杂区，第三掺杂区相对第四掺杂区靠近第二芯片，第三掺杂区和第四掺杂区的其中一个掺杂区形成第二晶体管的源极，另一个掺杂区形成第二晶体管的漏极；第二柱状结构和第一柱状结构沿与第一衬底相平行的第一方向排布；第一键合层和第一金属层均沿第一方向延伸，且第一掺杂区和第三掺杂区域均位于第一键合层上。
上述的第一晶体管可以被认为是存储器中的第一存储单元中的晶体管结构，第二晶体管可以被认为是存储器中的第二存储单元的中的晶体管结构，那么，就可以认为第一金属层为第一存储单元和第二存储单元共用的BL。
基于上述，由于第一存储单元和第二存储单元共用的BL为金属层结构，该金属层结构在制造时，是一体成型的，不是通过两次工艺手段制得，所以，在除上述解释的与重掺杂相比具有的优势之外，还可以保障第一存储单元和第二存储单元的性能的一致性，比如，读取一致，功耗一致等，这样的话，就可以进一步的优化存储器的性能。
当该芯片堆叠结构位于存储器时，该存储器可以是1T1C存储器，或者可以是2T0C存储器，或者可以是其他的包含VPT结构的存储器。
上述是以存储器作为示例，另外，第一晶体管和第二晶体管也可以是逻辑处理电路中的晶体管结构，该第一金属层可以被理解为用于电连接第一晶体管和第二晶体管的信号线。
在第一方面可能的实现方式中，存储器还包括形成在第一衬底中的第三晶体管；第一衬底具有沿堆叠方向延伸的第三柱状结构，第三柱状结构具有沿堆叠方向排布的第五掺杂区和第六掺杂区，第五掺杂区相对第六掺杂区靠近第二芯片，第五掺杂区和第六掺杂区的其中一个掺杂区形成第三晶体管的源极，另一个掺杂区形成第三晶体管的漏极；第三柱状结构和第一柱状结构沿与第一衬底相平行的第二方向排布，第二方向与第一方向垂直；存储器还包括第二金属层和第二键合层，第二金属层形成在第二键合层和第二芯片之间，第二金属层为存储器的位线；第二金属层和第一金属层沿第二方向排布，且第二金属层和第一金属层之间绝缘；第二键合层和第一键合层沿第二方向排布，且第二键合层和第一键合层之间绝缘；第五掺杂区与第二键合层接触，以通过第二键合层与第二金属层电连接。
可以这样理解，该存储器不仅包括了具有第一晶体管的第一存储单元，还包括了具有第三晶体管的第三存储单元，该第一存储单元和第三存储单元是需要通过WL电连接的，那么，会在第一晶体管和第三晶体管之间设置WL，以电连接这两个晶体管。相反，与这两个晶体管相对应的BL之间是需要绝缘的，所以，与第一晶体管电连接的第一金属层和与第二晶体管电连接的第二金属层之间绝缘，且，由于键合层设置在晶体管和金属层之间，从而，也需要第一键合层和第二键合层之间绝缘。
上述的绝缘方式，可以通过填充介电层来实现，比如，在第一键合层和第二键合层之间开孔，并在孔中填充介电材料，以将第一键合层和第二键合层之间绝缘。
在第一方面可能的实现方式中，存储器还包括字线；第一柱状结构的位于第一掺杂区和第二掺杂区之间的部分的外围环绕有第一晶体管的栅极，且栅极和第一柱状结构相接触的位置处被第一栅绝缘层隔离开；第三柱状结构的位于第五掺杂区和第六掺 杂区之间的部分的外围环绕有第三晶体管的栅极，且第三晶体管的栅极和第三柱状结构相接触的位置处被第二栅绝缘层隔离开；字线环绕在第一晶体管的栅极的外围和第三晶体管的栅极的外围，以电连接第一晶体管的栅极和第三晶体管的栅极。
也就是说，该VPT结构是环栅晶体管结构，通过字线连接相邻的第一晶体管的栅极和第二晶体管的栅极。并且，采用环栅结构的晶体管，可以使该存储器获得更好的开关电流比。
在第一方面可能的实现方式中，存储器还包括电容器，电容器形成在第一衬底的远离第二芯片的一侧，并与第二掺杂区电连接。这样就形成了1T1C存储器。
在第一方面可能的实现方式中，第二芯片包括第二衬底，第二衬底的靠近第一芯片的一侧形成有逻辑控制电路，第一衬底和逻辑控制电路之间具有介质层，第一金属层形成在介质层中。
也可以这样讲，存储器被形成在的第一芯片内，那么，将逻辑控制电路集成在第二芯片，如此一来，可以进一步提高该芯片堆叠结构的集成度。
第二方面，本申请提供了一种芯片堆叠结构的形成方法，比如，可以通过该方法制得第一方面实现方式中的芯片堆叠结构，该芯片堆叠结构的形成方法包括以下步骤：
在第二芯片的表面上形成金属层；
利用键合层将包括第一衬底的第一芯片堆叠在具有金属层的第二芯片上，且金属层与键合层相接触；
在第一衬底内形成晶体管，其中，第一衬底具有沿堆叠方向延伸的柱状结构，柱状结构具有沿堆叠方向排布的第一掺杂区和第二掺杂区，第一掺杂区相对第二掺杂区靠近第二芯片，第一掺杂区和第二掺杂区的其中一个掺杂区形成晶体管的源极，另一个掺杂区形成晶体管的漏极，且第一掺杂区与键合层相接触，以通过键合层与金属层电连接。
可以这样理解该方法，在进行第一芯片和第二芯片键合之间，先在第二芯片的表面上形成金属层，该金属层可以作为存储器的BL；然后再使第一衬底和具有金属层的第二芯片相键合，比如，采用SAB键合工艺；最后在第一芯片的第一衬底中通过掺杂等工艺形成晶体管的源漏极。
比如通过该方法制得的芯片堆叠结构位于存储器中时，首先，BL是通过金属层形成，示例的，可以在衬底上通过沉积工艺形成金属层，而不是通过在衬底中进行高掺杂工艺形成；再次，在衬底中通过掺杂工艺形成晶体管的源极和漏极时，高温条件不会对金属层的性能造成影响。
在第二方面可能的实现方式中，利用键合层将包括第一衬底的第一芯片堆叠在具有金属层的第二芯片上，包括：在金属层的远离第二芯片的表面上形成包括多晶硅和/或单晶硅材料制得的键合层，以将包含有多晶硅和/或单晶硅的键合层与第一衬底键合。
也就是，先在金属层上形成键合层，再将第一芯片的第一衬底与键合层键合在一起，因为第一衬底包含有硅，硅与包含有多晶硅和/或单晶硅的键合层相键合时，晶格能够较好的键合在一起。
在第二方面可能的实现方式中，利用键合层将包括第一衬底的第一芯片堆叠在具 有金属层的第二芯片上，包括：在第一衬底的表面上形成包括金属材料的键合层，以将包含有金属材料的键合层与第二芯片的金属层键合。
可以理解，在第一芯片的第一衬底的表面上形成金属层，并且，在第二芯片的表面上形成金属层，再进行金属与金属的键合。
在第二方面可能的实现方式中，在键合层采用金属材料制得时，在第一芯片的第一衬底的表面上形成包括金属材料制得的键合层之前，形成方法还包括：在第一芯片的第一衬底的表面进行掺杂，形成掺杂区，以在掺杂区上形成包括金属材料制得的键合层。
也就是在金属与金属键合之前，先在第一衬底的表面区域进行掺杂工艺处理，这样可保障最终的多个晶体管的性能基本一致，也可以简化制备工艺流程。
在第二方面可能的实现方式中，在第一衬底内形成晶体管包括：沿堆叠方向，开设贯通芯片的多个孔，以形成多个柱状结构；在柱状结构的靠近第二芯片的部分进行掺杂，以形成第一掺杂区；在柱状结构的远离第二芯片的部分进行掺杂，以形成第二掺杂区。
这里讲的是如何在第一衬底中制得晶体管，比如，可以通过掺杂形成晶体管的源极和漏极。在该步骤的执行过程中，形成源极和漏极的高温条件基本不会对金属层的性能造成影响。
在第二方面可能的实现方式中，第二芯片包括第二衬底，在第二芯片的表面上形成金属层之前，形成方法还包括：在第二衬底上形成逻辑控制电路；在逻辑控制电路上形成介质层，以在介质层上形成金属层。
也就是说，在第二芯片中集成逻辑控制电路，在第一芯片中可以集成存储器，以提高整个芯片的集成度。
第三方面，本申请提供了一种芯片堆叠结构，和上述第一方面提供的芯片堆叠结构一样，该申请提供的芯片堆叠结构也可以位于存储器中，该芯片堆叠结构包括通过键合层键合，且相堆叠的第一芯片和第二芯片，第一芯片的第一衬底中的第一晶体管也是VPT结构，也就是，第一芯片的第一衬底沿堆叠方向形成有第一掺杂区和第二掺杂区，比如，第一掺杂区为第一晶体管的源极和漏极中的一个，第二掺杂区为第一晶体管的源极和漏极中的另一个，还有，该芯片堆叠结构还包括第一金属层，该第一金属层形成在第一衬底的朝向第二芯片的一侧，并与第一掺杂区接触，以使第一掺杂区与第一金属层电连接。
该第三方面的芯片堆叠结构与第一方面提供的芯片堆叠结构的相同之处在于：与VPT结构中的第二掺杂区电连接的结构不是通过重掺杂工艺得到，而是采用了金属层结构。所以，和第一方面所到达的技术效果类似，都可以提高该芯片的性能，比如，该芯片堆叠结构为存储器时，可以提升读写速度，降低功耗等。
该第三方面的芯片堆叠结构与第一方面提供的芯片堆叠结构的不同之处在于：在第一方面的芯片堆叠结构中，第一金属层形成在第二芯片的朝向第一衬底的一侧。但是，在第三方面的芯片堆叠结构中，第一金属层形成在第一衬底的朝向第二芯片的一侧，直接与第一晶体管连接。
在第三方面可能的实现方式中，键合层包括介电材料。
示例的，介电材料也可以是氧化硅(SiO 2)、氮化硅(SiN)、碳氧化硅(SiOC)、氮氧化硅(SiON)中的一种或者至少两种的组合。
在第三方面可能的实现方式中，第一衬底的朝向第二芯片的表面形成有介质层，第一金属层形成在介质层中。也就是说，该第一金属层被埋设在介质层中。
在第三方面可能的实现方式中，芯片堆叠结构位于存储器中，第一金属层为存储器的位线；存储器还包括形成在第一衬底中的第二晶体管；第一衬底具有沿堆叠方向延伸的第二柱状结构，第二柱状结构具有沿堆叠方向排布的第三掺杂区和第四掺杂区，第三掺杂区相对第四掺杂区靠近第二芯片，第三掺杂区和第四掺杂区的其中一个掺杂区形成第二晶体管的源极，另一个掺杂区形成第二晶体管的漏极；第二柱状结构和第一柱状结构沿与第一衬底相平行的第一方向排布；第一金属层沿第一方向延伸，且第一掺杂区和第三掺杂区域均位于第一金属层上，且第三掺杂区与第一金属层电连接。
上述的第一晶体管可以被认为是存储器中的第一存储单元中的晶体管结构，第二晶体管可以被认为是存储器中的第二存储单元的中的晶体管结构，那么，就可以认为第一金属层为第一存储单元和第二存储单元共用的BL。
由于第一存储单元和第二存储单元共用的BL为金属层结构，该金属层结构在制造时，是一体成型的，不是通过两次工艺手段制得，所以，在除上述解释的与重掺杂相比具有的优势之外，还可以保障第一存储单元和第二存储单元的性能的一致性，比如，读取一致，功耗一致等，这样的话，就可以进一步的优化存储器的性能。
在第三方面可能的实现方式中，存储器还包括形成在第一衬底中的第三晶体管；第一衬底具有沿堆叠方向延伸的第三柱状结构，第三柱状结构具有沿堆叠方向排布的第五掺杂区和第六掺杂区，第五掺杂区相对第六掺杂区靠近第二芯片，第五掺杂区和第六掺杂区的其中一个掺杂区形成第三晶体管的源极，另一个掺杂区形成第三晶体管的漏极；第三柱状结构和第一柱状结构沿与第一衬底相平行的第二方向排布，第二方向与第一方向垂直；存储器还包括第二金属层，第二金属层形成在第五掺杂区的靠近第二芯片的一侧，第二金属层为存储器的位线；第二金属层和第一金属层沿第二方向排布，且第二金属层与第一金属层之间绝缘；第五掺杂区与第二金属层接触，以与第二金属层电连接。
可以这样理解，该存储器不仅包括了具有第一晶体管的第一存储单元，还包括了具有第三晶体管的第三存储单元，该第一存储单元和第三存储单元是需要通过WL电连接的，那么，会在第一晶体管和第三晶体管之间设置WL，以电连接这两个晶体管。相反，与这两个晶体管相对应的BL之间是需要绝缘的，所以，与第一晶体管电连接的第一金属层和与第二晶体管电连接的第二金属层之间绝缘。
在第三方面可能的实现方式中，存储器还包括字线；第一柱状结构的位于第一掺杂区和第二掺杂区之间的部分的外围环绕有第一晶体管的栅极，且栅极和第一柱状结构相接触的位置处被第一栅绝缘层隔离开；第三柱状结构的位于第五掺杂区和第六掺杂区之间的部分的外围环绕有第三晶体管的栅极，且第三晶体管的栅极和第三柱状结构相接触的位置处被第二栅绝缘层隔离开；字线环绕在第一晶体管的栅极的外围和第三晶体管的栅极的外围，以电连接第一晶体管的栅极和第三晶体管的栅极。
该VPT结构是环栅晶体管结构，通过字线连接相邻的第一晶体管的栅极和第二晶体管的栅极。并且，采用环栅结构的晶体管，可以使该存储器获得更好的开关电流比。
在第三方面可能的实现方式中，存储器还包括电容器，电容器形成在第一衬底的远离第二芯片的一侧，并与第二掺杂区电连接。这样就形成了1T1C存储器。
这里的电容器可以包括第一电极层、电容介质层和第二电极层，且第一电极层、电容介质层和第二电极层也形成圆筒状结构。
在第三方面可能的实现方式中，第二芯片包括第二衬底，第二衬底的靠近第一衬底的一侧形成有逻辑控制电路，第一衬底和逻辑控制电路之间具有介质层，第一金属层形成在介质层中。
当键合层为采用介电材料制得的介电层时，示例的，可以在介电层中设置连接逻辑控制电路和第一金属层的焊盘结构，以电导通逻辑控制电路和第一衬底中的存储器。
第四方面，本申请提供了一种芯片堆叠结构的形成方法，比如，可以通过该方法制得第三方面实现方式中的芯片堆叠结构，该芯片堆叠结构的形成方法包括以下步骤：
在第一芯片的第一衬底表面上进行掺杂，以形成第一掺杂区；
在第一掺杂区上形成金属层；
利用键合层将第二芯片和包含有金属层的第一衬底堆叠，且金属层朝向第二芯片；
在第一衬底内形成晶体管，其中，第一衬底形成有第二掺杂区，第一掺杂区相对第二掺杂区靠近第二芯片，第一掺杂区和第二掺杂区的其中一个掺杂区形成晶体管的源极，另一个掺杂区形成晶体管的漏极，且第一掺杂区与金属层相接触，以与金属层电连接。
该形成方法可以这样理解，先对第一芯片的第一衬底的表面进行掺杂，再在掺杂区上形成金属层，然后再与第二芯片键合，最后在第一衬底中形成晶体管的其余结构。
通过该方法制得芯片堆叠结构中，比如，该芯片堆叠结构可以位于存储器中，存储器中的BL是通过金属层形成的，而不是采用高掺杂工艺形成。
还有，该方法在进行掺杂形成晶体管的源极和漏极时，不是先刻蚀孔形成柱状结构，再在柱状结构内进行掺杂，而是在衬底表面进行掺杂，这样可以保障所掺杂的杂质的分布更加均匀一些。
在第四方面可能的实现方式中，利用键合层将第二芯片和包含有金属层的第一衬底堆叠，包括：在金属层的远离第一衬底的表面上形成包括介电材料的键合层，以将包含有介电材料的键合层与第二芯片键合。
在第四方面可能的实现方式中，在第一衬底形成第二掺杂区时，包括：在第一衬底的远离第二芯片的表面进行掺杂，以形成第二掺杂区。
一样的，该掺杂区也是通过在衬底表面进行掺杂而形成，如此的话，也可以保障掺杂的均匀性。
在第四方面可能的实现方式中，第二芯片包括第二衬底；利用键合层将第二芯片 和包含有金属层的第一芯片堆叠之前，形成方法还包括：在第二衬底上形成逻辑控制电路；在逻辑控制电路上形成介质层，以将键合层与介质层键合。
第五方面，本申请还提供了一种半导体结构，包括封装基板和存储器，该存储器包括上述第一方面任一实现方式或者上述第三方面任一实现方式的芯片堆叠结构，或者包括上述第二方面任一实现方式或者上述第四方面任一实现方式中制得的芯片堆叠结构，存储器设置在封装基板上，并与封装基板电连接。
由于本申请实施例提供的半导体结构包括上述任一方面的芯片堆叠结构，因此本申请实施例提供的半导体结构与上述技术方案的芯片堆叠结构能够解决相同的技术问题，并达到相同的预期效果。
在第五方面可能的实现方式中，半导体结构还包括电路板；封装基板设置在电路板上，并与电路板电连接。
附图说明
图1为现有技术中的一种存储器的部分结构图；
图2为本申请实施例的一种电子设备的部分结构示意图；
图3为本申请实施例的一种电子设备的部分结构示意图；
图4a为本申请实施例的存储器的一种形态的结构示意图；
图4b为本申请实施例的存储器的另一种形态的结构示意图；
图5为包含1T1C存储单元的DRAM中的BL、WL和存储单元的连接关系图；
图6为包含2T0C存储单元的DRAM中的WBL、WWL、RBL、RWL和存储单元的连接关系图；
图7为一种存储器的俯视结构示意图；
图8a至图8d为形成一种存储器的方法中各步骤完成后相对应的结构示意图；
图9a为本申请实施例的芯片堆叠结构的外部结构示意图；
图9b为本申请实施例的芯片堆叠结构的部分结构示意图；
图10为图9的M-M剖面图；
图11为本申请实施例的存储器的部分结构示意图；
图12为图11的存储器的详细结构示意图；
图13为本申请实施例的芯片堆叠结构的部分结构示意图；
图14为本申请实施例的芯片堆叠结构的形成方法的工艺流程图；
图15a至图15m为图14工艺流程的每一步骤完成后的剖面图；
图16为本申请实施例的芯片堆叠结构的部分结构示意图；
图17为本申请实施例的芯片堆叠结构的形成方法的工艺流程图；
图18a至图18g为图17工艺流程的每一步骤完成后的剖面图；
图19为本申请实施例的芯片堆叠结构的部分结构示意图；
图20为图19的N-N剖面图；
图21为本申请实施例的存储器的部分结构示意图；
图22为本申请实施例的芯片堆叠结构的形成方法的工艺流程图；
图23a至图23j为图22工艺流程的每一步骤完成后的剖面图；
图24为本申请实施例的半导体结构的部分结构示意图。
附图标记：
11-中框；110-边框；111-承载板；12-后壳；13-显示屏；01-电路板；02-芯片；021-第一芯片；022-第二芯片；03-导电通道；
100-第一芯片；101-第一衬底；200-第二芯片；201-第二衬底；21-第一掺杂区；22-第二掺杂区；23-栅极；24-栅绝缘层；25-孔；26-柱状结构；300、301、302-金属层；400、401、402-键合层；3-介质层；4-保护层；500-WL；600-电容器；62-第一电极层；62-电容介质层；63-第二电极层；700-逻辑控制电路；800-布线层；900-封装基板。
具体实施方式
本申请实施例提供一种电子设备。该电子设备可以包括手机(mobile phone)、平板电脑(pad)、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)设备、增强现实(augmented reality，AR)，还可以是家用电器，还可以是汽车、人工智能等设备，还可以是服务器(server)、数据中心(data center)等。本申请实施例对上述电子设备的具体形式不做特殊限制。
上述任意一种电子设备以手机为例，如图2所示，该电子设备可以包括中框11、后壳12以及显示屏13。该中框11包括用于承载显示屏13的承载板110，以及绕承载板110一周的边框111，后壳12与中框11相连接，可以防止外界的水汽和尘土对电子设备内的结构(比如，防止对承载在承载板110上的电路板以及承载在电路板上的电子器件)的性能造成影响。
结合图3，上述的电子设备还可以包括处理器110、存储器120、通用串行总线(universal serial bus，USB)接口130、充电管理模块140、电源管理模块141、天线1，天线2，移动通信模块150，无线通信模块160等。
可以理解的是，图3所示结构并不构成对电子设备的具体限定。在本申请另一些实施例中，电子设备可以包括比图3更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。
处理器110可以包括一个或多个处理单元，例如：处理器110可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processing unit，GPU)，图像信号处理器(image signal processor，ISP)，控制器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器或神经网络处理器(neural-networkprocessing unit，NPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。
在一些实施例中，处理器110可以包括一个或多个接口。接口可以包括集成电路(inter-integrated circuit，I2C)接口，集成电路内置音频(inter-integrated circuit sound，I2S)接口，脉冲编码调制(pulse code modulation，PCM)接口，通用异步收发传输器(universal asynchronous receiver/transmitter，UART)接口，移动产业处理器接口(mobile industry processor interface，MIPI)，通用输入输出(general-purpose input/output，GPIO)接口，用户标识模块(subscriber identity module，SIM)接口，和/或通用串行总线(universal serial bus，USB)接口130等。
USB接口130具体可以是Mini USB接口，Micro USB接口，USB Type C接口等。USB接口130可以用于连接充电器为电子设备充电，也可以用于电子设备与外围设备之间传输数据。也可以用于连接耳机，通过耳机播放音频等。
充电管理模块140用于从充电器接收充电输入。其中，充电器可以是无线充电器，也可以是有线充电器。
电源管理模块141接收充电管理模块140的输入，为处理器110、存储器120等供电。在其他一些实施例中，电源管理模块141也可以设置于处理器110中。在另一些实施例中，电源管理模块141和充电管理模块140也可以设置于同一个器件中。
电子设备的无线通信功能可以通过天线1，天线2，移动通信模块150，无线通信模块160，调制解调处理器以及基带处理器等实现。
天线1和天线2用于发射和接收电磁波信号。电子设备中的每个天线可用于覆盖单个或多个通信频带。不同的天线还可以复用，以提高天线的利用率。例如：可以将天线1复用为无线局域网的分集天线。在另外一些实施例中，天线可以和调谐开关结合使用。
移动通信模块150可以提供应用在电子设备上的包括2G/3G/4G/5G等无线通信的解决方案。移动通信模块150可以包括至少一个滤波器，开关，功率放大器，低噪声放大器(lownoise amplifier，LNA)等。移动通信模块150可以由天线1接收电磁波，并对接收的电磁波进行滤波，放大等处理，传送至调制解调处理器进行解调。移动通信模块150还可以对经调制解调处理器调制后的信号放大，经天线1转为电磁波辐射出去。
无线通信模块160可以提供应用在电子设备上的包括无线局域网(wireless local area networks，WLAN)(如无线保真(wireless fidelity，Wi-Fi)网络)，蓝牙(bluetooth，BT)，全球导航卫星系统(global navigation satellite system，GNSS)，调频(frequency modulation，FM)，近距离无线通信技术(near field communication，NFC)，红外技术(infrared，IR)等无线通信的解决方案。无线通信模块160可以是集成至少一个通信处理模块的一个或多个器件。无线通信模块160经由天线2接收电磁波，将电磁波信号调频以及滤波处理，将处理后的信号发送到处理器110。无线通信模块160还可以从处理器110接收待发送的信号，对其进行调频，放大，经天线2转为电磁波辐射出去。
在一些实施例中，电子设备的天线1和移动通信模块150电连接，天线2和无线通信模块160电连接，使得电子设备可以通过无线通信技术与网络以及其他设备通信。所述无线通信技术可以包括全球移动通讯系统(global system formobile communications，GSM)，通用分组无线服务(general packet radio service，GPRS)，码分多址接入(code division multiple access，CDMA)等。
存储器120可以用于存储计算机可执行程序代码，所述可执行程序代码包括指令。处理器110通过运行存储在存储器120的指令，和/或存储在设置于处理器中的存储器的指令，执行电子设备的各种功能应用以及数据处理。
在此基础上，上述的电子设备还可以包括电路板，例如印刷电路板(printed circuit board，PCB)。上述的处理器110、存储器120封装后可以设置在电路板上， 并与电路板电连接。
下面结合附图，对电子设备中的存储器存在的不同形态分别进行说明。
图4a中示出了存储器存在的一种形态，第一芯片021和第二芯片022堆叠封装，并设置在PCB01上，第一芯片021和第二芯片022中的一个芯片为控制器，另一个芯片为存储器，比如为DRAM，并且第一芯片021和第二芯片022之间可以通过硅通孔(through silicon via，TSV)和重布线层(redistribution layer，RDL)相导通。在图4a中，由于控制器和存储器为两个相独立的芯片，因此该存储器可以被称为独立式存储器。
图4b中示出了存储器存在的另一种形态，第一芯片021和第二芯片022分别封装后，可以分别通过电连接结构与PCB01连接，比如通过球阵列(ball grid array，BGA)与PCB01连接。其中，第一芯片021和第二芯片022的一个芯片为控制器，另一个芯片为存储器，控制器和存储器可以通过布设在PCB01上金属走线实现电导通。和图4a相同，由于控制器和存储器为两个相独立的芯片，因此该存储器可以被称为独立式存储器。
上述的存储器可以是包含1T1C存储单元的DRAM，或者可以是包含2T0C存储单元的DRAM，或者可以是包含其他结构存储单元的DRAM，这里的1T1C示为一个存储单元包括一个晶体管(transistor)，一个电容器(capacitor)，2T0C示为一个存储单元包括两个晶体管(transistor)，不包括电容器(capacitor)。
图5示出了包含1T1C存储单元的DRAM的部分结构图，在该DRAM中，包含有多条位线(bit line，BL)和多条字线(word line，WL)，多条BL沿第一方向(如图5中的X方向)平行排布，多条WL沿第二方向(如图5中的Y方向)平行排布。
在一条WL和一条BL相交叉的位置处，设置有一个存储单元。由于具有多条WL和多条BL，这样一来，就形成了呈阵列布设的多个存储单元，且相邻两个存储单元之间被隔离墙(图中未示出)隔开。
继续结合图5，一个存储单元包括一个晶体管Tr和一个与该晶体管Tr电连接的电容器C。另外，晶体管Tr具有栅极(gate)、源极(source)和漏极(drain)。栅极(gate)与WL连接，漏极(drain)和源极(source)中的一个电极与BL连接，漏极(drain)和源极(source)中的另一个电极与电容器C连接。
图5所示的DRAM在工作时，WL上的电压信号控制晶体管Tr的导通或者断开，进而通过作为数据线的BL读取存储在电容器C中的数据信息，或者通过BL将数据信号写入电容器C中进行存储，以实现读写操作。
图6示出了包含2T0C存储单元的DRAM的部分结构图，在该DRAM中，包括多条写入字线(write word line，WWL)、多条写入位线(write bit line，WBL)、多条读取字线(read word line，RWL)以及多条读取位线(read bit line，RBL)，和上述图5一样，也包含呈阵列布设的多个存储单元。
继续结合图6，一个存储单元包括两个晶体管，两个晶体管中的一个晶体管可以被称为写晶体管Tr1，另一个晶体管可以被称为读晶体管Tr0，写晶体管Tr1和读晶 体管Tr0均是具有源极、漏极和栅极的三端子器件。
其中，写晶体管Tr1、读晶体管Tr0和WWL、WBL、RWL和RBL的连接关系为：写晶体管Tr1的第一极与读晶体管Tr0的栅极电连接，写晶体管Tr1的第二极与WBL电连接，写晶体管Tr1的栅极与WWL电连接，读晶体管Tr0的第一极与RWL电连接，读晶体管Tr0的第二极与RBL电连接。这里的第一极指的是晶体管中的源极和漏级中的一个电极，第二极指的是晶体管中的源极和漏级中的另一个电极。
在上述图5所示的包含1T1C存储单元的DRAM中，或者图6所示的包含2T0C存储单元的DRAM中，晶体管可以采用垂直柱状晶体管(vertical pillar transistor，VPT)结构，因为VPT结构形成在衬底中，且VPT的沟道与衬底相垂直，相比沟道与衬底相平行的晶体管结构，VPT结构占据面积相对较小，进而，可以在单位面积的衬底上集成更多的存储单元，以提升存储器的存储容量。
比如，如图7所示的DRAM中，该DRAM的存储单元可以是图5所示的1T1C存储单元，由图7可以看出，一个存储单元在X方向和Y方向上分别仅具有1F的活动区域和1F的场区域，最终一个存储单元占据2FX2F＝4F 2个区域，随着半导体器件的不断微缩，相比其他的沟道与衬底相平行布设的晶体管结构，具有VPT的存储单元可以明显的提高存储集成密度，提高存储容量。
在包含1T1C存储单元的DRAM中，VPT形成在衬底中，电容器位于VPT的上方，BL位于VPT的下方，且VPT中的源极或者漏极中的一个电极需要与BL电连接。
在一些可选择的实施例中，通过在衬底中掺杂高浓度的杂质以形成BL，图8a至图8d给出了一种制造包含1T1C存储单元的DRAM的方法，该方法的BL是通过高浓度的杂质掺杂形成，具体制备过程包括：结合图8a，在衬底上开设多个孔，以形成多个柱状结构，并在柱状结构的底部进行掺杂(图8a中弯曲的虚线视为进行掺杂)，以形成BL和源极(source)；再执行图8b所示的步骤，继续开孔，以将连接在一起的BL断开，形成多个彼此独立的BL；再执行图8c所示的步骤，在相邻两个BL之间的孔内填充介质层；然后再执行图8d所示的步骤，在介质层上形成WL，再对柱状结构的顶部进行掺杂，形成漏极(drain)，最后在漏极(drain)上方形成电容器C。
在采用图8a至图8d所示方法制备得到的DRAM中，由于BL是通过高浓度杂质掺杂得到，在最终形成的DRAM中，多条BL中掺杂的杂质分布可能不一致，进而会导致与多条BL连接的多个存储单元的性能不一致，比如，读取速度。还有，在掺杂杂质后，高浓度的杂质对电子流动的阻碍较大，进而引出较大的寄生电阻，但是若杂质浓度低的话，电子迁移率低，导电性又会变差，所以，既要实现高电子迁移率，又要寄生电阻小，还需要保障多个多条BL中掺杂的杂质分布基本一致，采用图8a至图8d所示方法制得的结构是无法实现的。
本申请提供了一种芯片堆叠结构，该芯片堆叠结构可以位于上述的存储器中，当被应用在存储器中时，相比上述所述的通过高浓度掺杂得到的BL结构，可以避免因高掺杂影响存储器性能的现象，且可以保障多条BL的读取速度基本一致。
另外，本申请实施例提供的芯片堆叠结构也可以被应用在包含逻辑电路的芯片结构中，比如，存储器中的逻辑电路中，系统级芯片(system on chip，SOC)，或者中央处理器(central processing unit，CPU)等半导体结构中，因为在一些逻辑器件中，对漏电要求，栅控能力要求是比较高的，所以，就可以采用本申请给出的芯片堆叠结构。
下面结合附图对本申请涉及的芯片堆叠结构进行详细说明。
图9a给出了本申请实施例的一种芯片堆叠结构的外部结构示意图，该芯片堆叠结构包括具有第一衬底101的第一芯片100，以及第二芯片200，以及键合连接第一芯片100的第一衬底101和第二芯片200的键合层400。也就是说采用了芯片与芯片相结合的表面活化键合(surface activation bonding，SAB)工艺将两个芯片堆叠。
需要说明的是，本申请涉及的芯片可以是晶圆(wafer)，也可以是从晶圆(wafer)上切割得到的裸片(die)。
在第一衬底101中形成有半导体器件，比如，晶体管。图9b示出了第一衬底101中形成的半导体器件的结构，并且在图9b中示出了该半导体器件与键合层和第二芯片200之间的关系。
下面结合图9b和图10进行详细描述，图10为图9b的M-M剖面图，在第一衬底101中形成有VPT结构，且VPT结构的源极和漏极是通过在第一衬底101中掺杂得到，如图9b和图10，第一衬底101具有沿堆叠方向P方向延伸的柱状结构，柱状结构具有沿堆叠方向P方向排布的第一掺杂区21和第二掺杂区22，这里的第一掺杂区21和第二掺杂区22的其中一个掺杂区形成VPT结构的源极，另一个掺杂区形成VPT结构的漏极，当给VPT结构的源极和漏极施加电压时，位于源极和漏极之间的第一衬底101就会形成沟道，以使源极和漏极之间电流通过。
当然，该VPT结构还包括栅极和栅绝缘层，在图9b和图10中，未示出栅极和栅绝缘层的结构，下面的描述会对栅极和栅绝缘层的设置位置进行说明。
上述的芯片堆叠结构还包括与VPT电连接的结构，比如，若上面涉及的VPT为存储单元中的晶体管结构时，则需要在VPT的下方设置BL，以与第一掺杂区21电连接。
如图9b和图10所示，给出了BL的一种设置方式，也就是，在第二芯片200的靠近第一衬底101的表面上设置金属层301，并且，金属层301与键合层401接触，还有，第一掺杂区21与键合层401接触。可以这样理解，金属层301设置在第二芯片200上，键合层401设置在金属层301上，VPT设置在键合层401上，且VPT的第一掺杂区21与键合层401接触，进而，第一掺杂区21通过键合层401与金属层301电连接。
基于上述对与第一掺杂区21电连接的BL的结构的描述，与VPT电连接的BL不是通过高掺杂得到，而是采用了金属层作为BL，这样的BL结构可以被称为metal BL结构。在可实现的工艺步骤中，比如，可以先在第二芯片200上形成金属层301，再将形成有金属层301的第二芯片200通过键合层401与第一芯片的第一衬底101键合，然后再在第一衬底101中通过掺杂得到第一掺杂区21和第二掺杂区22，以使第一掺杂区21通过键合层401与金属层301电导通。
这里的金属层301的材质可以选择铜(Cu)、铁(Fe)、钨(Wu)等金属中的一种或者至少两种的混合。
采用金属层的BL相比高掺杂结构的埋入式BL的优势可以这样理解，在进行掺杂工艺时，例如，通过在衬底中掺杂杂质磷(P)或者掺杂杂质砷(As)等杂质形成BL时，掺杂的这些杂质有可能会引入较大的电阻，进而引起BL的阻值较大，反而，金属层形成的BL一般是采用沉积工艺形成，金属层的BL的阻值远小于重掺杂的BL的阻值，这样的话，金属层的BL相比重掺杂的BL会提升存储器的存储性能，比如，提升读写速度、降低存储器功耗等。
在一些可选择的实施方式中，该芯片堆叠结构会包括形成在第一衬底101中的多个VPT结构，比如，图9b所示结构位于存储器中时，该存储器包括多个呈阵列的存储单元，从而包括多个呈阵列布设的多个VPT结构。示例的，可以结合图5和图9b，多个VPT结构包括Tr1和Tr2，且Tr1和Tr2沿Y方向排布，那么，如图5和图9b所示，就可以将金属层301沿Y方向延伸，还有，如图9b所示，键合层401也沿Y方向延伸，Tr1和Tr2均形成在键合层401上，也就是，Tr1和Tr2均通过键合层401与金属层301电连接。
若采用高掺杂工艺形成与Tr1电连接的BL1，以及与Tr2电连接的BL2时，这里的BL1和BL2尽管是同时掺杂形成，但是由于掺杂工艺条件的限定，很容易引起BL1的电阻和BL2的电阻有差异，进而，导致包含BL1的存储单元的存储性能和包含BL2的存储单元的存储性能有差异，比如，BL1中掺杂的杂质浓度和BL2中掺杂的杂质浓度不一样，导致与BL1连接的存储单元的读写速度和与BL2连接的存储单元的读写速度不一致。但是，采用本申请的金属层作为两个存储单元的共用的BL时，基本可以弱化两个存储单元的读写速度不一致的现象。
在另外一些可选择的实施方式中，比如，结合图5和图9b中，多个VPT结构包括Tr1和Tr3，且Tr1和Tr3沿X方向排布，该X方向可以与上述的Y方向正交，进而，如图5和图9b，该芯片堆叠结构还包括金属层302，以及还包括键合层402，金属层302形成在衬底100上，键合层402堆叠在金属层302上，Tr3堆叠在键合层402上，也就是Tr3通过键合层402与金属层302电导通。示例的，若图9b所示结构位于存储器中时，结合图5，沿Y方向排布的多个VPT共用一条BL，从而会出现图9b所示的金属层301和金属层302均沿Y方向延伸。还有，结合图5，沿X方向排布的多个VPT共用一条WL，所以，就需要使沿X方向排布的相邻的两个金属层之间绝缘，以及沿X方向排布的相邻的两个键合层之间绝缘，比如，如图10所示，在金属层301和金属层302之间填充有介质层3，以及在键合层401和键合层402之间填充有介质层3，这样的话，形成的该金属层可以被称为埋入式金属层结构，若该金属层为存储器中的BL，这样的BL就可以被称为埋入式metal BL结构。
上述涉及的Tr2和Tr3的结构和Tr1的结构均相同，上述已经介绍了Tr1的结构，在此不再赘述Tr2和Tr3的结构。另外，在存储器中，还会包括更多的晶体管结构，这里的多个晶体管结构中的每一个晶体管可以采用上述的Tr1结构，还有，与每一个晶体管连接的BL可以采用上述介绍的metal BL结构。
当采用上述图9b和图10所示的VPT结构作为2T0C存储单元中的晶体管结构 时，这里的metal BL结构可以是图6所示结构中的与写晶体管Tr1电连接的WBL，或者还可以是与读晶体管Tr0电连接的RBL。
下面对上述涉及的键合层可选择的材料进行说明。
示例的，可以采用掺杂有导电材料的多晶硅(Poly-Si)形成键合层；或者，再示例的，可以采用掺杂有导电材料的单晶硅(Si)形成键合层；或者，再示例的，采用层叠的掺杂有导电材料的多晶硅(Poly-Si)和掺杂有导电材料的单晶硅(Si)作为键合层。
图11示出了包含1T1C存储单元的存储器的剖面结构图，该存储器包括上述所述的第一芯片和第二芯片，以及用于键合第一芯片和第二芯片的键合层之外，还包括电容器600，并且，该电容器600设置在第一衬底101的远离第二芯片200的一侧，并与第二掺杂区22电连接。
在一些可选择的实施例中，包含有VPT结构的第一衬底101上方形成有介质层，介质层内形成有与VPT结构相连接的通孔，电容器600形成在该通孔中，其中，如图12所示，形成在第一衬底101上的介质层3中具有通孔，电容器600形成在该通孔中，电容器600包括第一电极层61、电容介质层62和第二电极层63，第一电极层61形成在通孔的侧面和底面上，电容介质层62形成在第一电极层61上，第二电极层63形成在电容介质层62上，且第一电极层61与VPT结构的第二掺杂区22电连接。
图11和图12中，还示出了VPT结构的栅极和栅绝缘层，该VPT结构是一种环栅(gate-all-around，GAA)器件，结合图11所示的，栅极23沿着柱状结构的位于第一掺杂区21和第二掺杂区22的之间的部分的外围环绕，并且栅极23和柱状结构的相接处的位置处被栅绝缘层24隔离开。
上述栅绝缘层24的材料可以SiO 2(二氧化硅)、Al 2O 3(氧化铝)、HfO 2(二氧化铪)、ZrO 2(氧化锆)、TiO 2(二氧化钛)、Y 2O 3(三氧化二钇)和Si 3N 4(氮化硅)等绝缘材料中的一种或多种。该栅绝缘层24也可以被称为栅极电介质层或者栅氧介质层。
这里的栅绝缘层24选择的材料可以和隔离在相邻两个键合层之间的绝缘介电的材料相同，也可以不同，比如，如图12所示的，相邻的键合层401和键合层402之间的介质层3的材料，和栅绝缘层24的材料都可以选择SiO 2。
在图12所示的存储器中，还示出了字线(word line，WL)结构，WL用于电连接沿X方向排布的多个VPT结构，例如，如图12，沿X方向排布的多个VPT结构中，每相邻两个VPT结构的栅极23通过WL500电连接。在可实现的工艺步骤中，可以在相邻两个栅绝缘层24之间填充导电材料，这样就形成如图12所示的栅极23和WL500呈一体的结构。
采用图11和图12所示结构的存储器时，VPT结构位于上下布设的电容器600和金属BL之间，这样的话，可以减少电容器与BL间的寄生效应，提高该存储器的性能，比如，读取速度等；另外，由于栅极环绕在位于源极和漏极之间的沟道的外围，也就是该VPT结构为环栅结构，这样的话，可以使该存储器获得更好的开关电流比。
图13给出了本申请实施例的另一种芯片堆叠结构的部分结构的剖面图，和上述的图11和图12所示的芯片堆叠结构的区别是，图13中，第二芯片200包括第二衬底201，且第二衬底201上形成有逻辑控制电路700，且逻辑控制电路700可以与用于VPT结构电连接的金属层电连接，以使形成在第一芯片中的存储器与形成在第二芯片200中的逻辑控制电路700电连接。
继续结合图13，在第二衬底201上具有逻辑控制电路700时，可以在逻辑控制电路700上形成介电层3，在介电层中设置多个间隔布设的金属层。
图14给出了一种形成图12所示芯片堆叠结构的方法的流程框图，图15a至图15m是执行图14中的每一步骤相对应的结构图。
如图14的步骤S101和图15a，在第二芯片200的表面上形成金属层300。
由于图15a至图15m是用于制造包含多个晶体管的芯片堆叠结构，比如，用于形成具有多个存储单元的存储器，进而，就需要如图15a所示的，在第二芯片200的表面上形成多个金属层300，且相邻两个金属层之间是绝缘的，也就是金属层300形成在由介电材料形成的介质层中。
在一些可选择的实施例中，当第二芯片200为集成有逻辑控制电路的芯片，在形成金属层300之前，可以先在逻辑控制电路的表面上形成介质层，再在介质层上形成如图15a所示的金属层300，若需要该金属层300与的逻辑控制电路电连接时，需要在介质层内形成用于电导通金属层300和逻辑控制电路的电连接结构，比如导电通道。
如图14的步骤S102和图15b，在金属层300的远离第二芯片200的表面上形成键合层400。
这里的键合层400可以包括掺杂有导电材料的多晶硅，或者可以包括掺杂有导电材料的单晶硅。
如图14的步骤S103和图15c，通过键合层400将第一芯片100和包含有金属层300的第二芯片200键合。也就是，第一芯片100堆叠在第二芯片200上，并通过键合层400与第二芯片200进行连接。
这里的第一芯片100是没有形成半导体器件的衬底结构，下述直接采用第一衬底101替代第一芯片100结构来描述。
如图15d，将第一衬底101键合在第二芯片200之后，需要对第一衬底101的远离第二芯片200的背面进行减薄处理，比如，可以采用机械研磨工艺减小第一衬底101的厚度，示例的，可以将第一衬底101的厚度减小至300nm左右，这个数据仅是一个示例性的说明，具体需要减小至多少还需要根据应用的场景决定。
如图14的步骤S104，在第一芯片的第一衬底内形成晶体管，其中，第一衬底具有沿堆叠方向延伸的柱状结构，柱状结构具有沿堆叠方向排布的第一掺杂区和第二掺杂区，第一掺杂区相对第二掺杂区靠近第二芯片，第一掺杂区和第二掺杂区的其中一个掺杂区形成晶体管的源极，另一个掺杂区形成晶体管的漏极，且第一掺杂区与键合层相接触，以通过键合层与金属层电连接。
下面结合图15e至图15l对步骤S104的内容进行详细解释。
如图15e，在第一衬底101内开设多个间隔布设的孔25，以使相邻的两个孔之间 形成柱状结构26。
并且，这些孔25贯通芯片200的部分，也就是不能完全穿过芯片200贯通至键合层400。
如图15f，在柱状结构26的顶面(就是远离衬底100的面)，以及柱状结构26的侧面形成保护层4。该保护层4的材料可以选择介电材料。
如图15g，沿着孔25的轴向继续开设，以使孔贯通键合层400直至第二芯片200。这样的话，就会将呈一体的键合层400分割成如图15g所示的多个彼此独立的键合层400。
如图15h，对柱状结构26的靠近键合层400的部分进行掺杂，以形成第一掺杂区21，该第一掺杂区21为VPT结构中的源极或者漏极中的一个电极，比如可以为源极。
基于上述可以看出，本申请在进行掺杂前，执行了两次开孔工艺，第一次开设的孔仅贯通第一衬底101的部分，再在开孔后形成的柱状结构的侧面和顶面形成保护层，然后再执行第二次开孔，以使第一衬底101的靠近第二芯片200的部分外漏，在对外漏的芯片进行掺杂。这样的话，第一次开设的孔仅贯通第一衬底101的部分，目的是为了形成保护层，该保护层可以保护位于其内的芯片结构，以阻止掺杂的杂质被注入至位于介质层内的芯片中。
另外，结合图15a和图15h，解释图15a所示的在第二芯片200上设置多个彼此之间绝缘的金属层300的原因，若在执行图15a时，在第二芯片200上形成一层金属层，而不是多个彼此之间绝缘的金属层300，在执行图15g时的第二开孔时，就需要将孔贯通金属层300，以使金属层300外漏，这样的话，在执行图15h的进行掺杂工艺时，由于金属层外漏，掺杂的高能杂质有可能会被注入至金属层300中，或者，金属层300中的金属离子被激发的扩散至金属层300的外部，这样会影响该金属层的导电性能。
但是，本申请采用的是在15a中的多个金属层被包覆在介质层中，在执行图15g所示的开孔时，金属层依然被包覆在介质层内，不会外漏，进而在进行掺杂工艺时，不会影响金属层的导电性能。
继续结合图15i对芯片堆叠结构的形成方法解释，如图15i，在相邻两个键合层400之间的孔内，以及相邻两个柱状结构26之间的孔内填充介质层3，且该介质层3仅将柱状结构26的底部的第一掺杂区21覆盖即可，因为柱状结构26的位于第一掺杂21的上方的侧面还需要设置栅极，所以，该介质层3仅将第一掺杂区21即可。
在图15i所示的形成介质层3的过程中，一般采用沉积工艺形成，随后，会通过刻蚀工艺将多余的介质层刻蚀掉，这样的话，如图15i和图15h相比可以看出，就会将柱状结构26的侧面的保护层4也刻蚀掉。
如图15j，在柱状结构26的侧面形成栅绝缘层24和栅极，以及用于连接相邻两个栅极的金属层，比如WL500。
在形成栅绝缘层24时，不能将柱状结构26的侧面全部覆盖，因为还需要给形成VPT结构的另一掺杂区预留空间。
如图15k，对柱状结构26的远离第二芯片200的部分进行掺杂，以形成第二掺 杂区22，该第二掺杂区22形成VPT结构中的源极或者漏极的一个电极，比如可以为漏极。
如图15l，去除柱状结构26的顶面的保护层。
若该芯片堆叠结构为包含1T1C存储单元的存储器时，可以继续执行图15m所示的步骤，在柱状结构26的顶部形成电容器600，以使电容器600与第二掺杂区22接触电连接。
图16给出了本申请实施例的另一种芯片堆叠结构的部分结构的剖面图，该结构的芯片堆叠结构和上述的图15a至图15m所示方法制得的芯片堆叠结构的区别是：键合层的材料选择金属制得。也就是，键合层和用于与VPT结构电连接的BL结构均采用了金属材料。
图17给出了一种形成图16所示结构的方法的流程框图，图18a至图18g是执行图17中的每一步骤相对应的结构图。
如图17的步骤S201和图18a，在第二芯片200的表面上形成第一金属层310，在第一芯片的第一衬底101的表面进行掺杂，并在掺杂区域上形成第二金属层320。
在一些可选择的实施例中，当第二芯片200为集成有逻辑控制电路的芯片时，在形成第一金属层310之前，可以先在逻辑控制电路的表面上形成介质层，再在介质层上形成如图18a所示的第一金属层310，若需要该第一金属层310与第二芯片200内的逻辑控制电路电连接时，需要在介质层内形成用于电导通第一金属层310和逻辑控制电路的导电通道。
这里的第一金属层310和第二金属层320的材料可以是相同的金属材料，也可以是不同的金属材料。比如，可以选择铜(Cu)、铁(Fe)、钨(Wu)等金属中的一种或者至少两种的混合。
如图17的步骤S202和图18b，通过第一金属层310和第二金属层320相键合，以使第一芯片和第二芯片连接。也就是，本实施例采用的是金属与金属的键合工艺，在图15a至图15m所示方法中采用的是硅基与硅基的键合工艺。
如图17的步骤S203，在第一衬底内形成晶体管，其中，第一衬底具有沿堆叠方向延伸的柱状结构，柱状结构具有沿堆叠方向排布的第一掺杂区和第二掺杂区，第一掺杂区相对第二掺杂区靠近第二芯片，第一掺杂区和第二掺杂区的其中一个掺杂区形成晶体管的源极，另一个掺杂区形成晶体管的漏极，且第一掺杂区与第二金属层电连接。
下面结合图18c至图18g对步骤S203的内容进行详细解释。
如图18c，在第一衬底101内开设多个间隔布设的孔25，并且，这些孔25穿过第二金属层320、第一金属层310，直至第二芯片200的表面，以使相邻的两个孔之间形成柱状结构26。
还有，由于孔25穿过第一衬底101，这样的话，形成的每一个柱状结构26中包含了用于形成VPT结构中的源极或者漏极的一个电极的第一掺杂区21。
如图18d，在相邻两个柱状结构26之间的孔25内形成介质层3，该介质层3将相邻两个第一金属层之间绝缘，以及将相邻两个第二金属层之间绝缘，还有，柱状结 构26的侧面也覆盖有介质层，以形成VPT结构的栅绝缘层24，并且，该栅绝缘层不能完全覆盖柱状结构的顶部的侧面，因为在柱状结构的顶部还需要进行掺杂，以形成VPT结构的另一掺杂区。
如图18e，在栅绝缘层24的远离柱状结构26的一侧形成栅极，以及用于连接相邻两个栅极的金属层，比如WL500。
如图18f，对柱状结构26的远离第二芯片200的部分进行掺杂，以形成VPT结构中的另一掺杂区，比如为作为源极或者漏极中的一个电极的第二掺杂区22。
如图18g，在柱状结构26的顶部形成电容器600，以使电容器600与第二掺杂区22接触电连接。
基于上述的图18a至图18g所示的制得芯片堆叠结构的方法，可以看出，在金属与金属键合之前，在第一衬底101中已经进行了掺杂工艺，并且该掺杂是对第一衬底101的表面区域进行整体掺杂，再通过后续的开孔工艺将呈一体的掺杂区域被分割成多个彼此独立的、且用于形成VPT结构的电极的掺杂区，如此的话，可以保障被分割后的多个彼此独立的掺杂区的性能基本一致，比如，该芯片堆叠结构为存储器的话，就可以优化多个存储单元的存储性能。
图19给出了本申请实施例的再一种芯片堆叠结构的部分结构的剖面图，图20为图19的N-N剖面图，该芯片堆叠结构和上述两种方法制得的芯片堆叠结构的相同之处在于：该芯片也包括第一芯片和第二芯片，并且，第一芯片和第二芯片通过键合层400相键合，第一芯片的第一衬底101形成有VPT结构，VPT结构的源极和漏极通过掺杂形成，比如，图19中示出了作为源极和漏极中其中一个电极的第一掺杂区21，和作为源极和漏极中另一个电极的第二掺杂区22，该芯片也包括金属层301，该金属层301可以是存储器中且与VPT结构电连接的BL。
图19和图20所示芯片堆叠结构和上述两种方法制得的芯片堆叠结构的不同之处在于：键合层400可以采用介电材料制得，以及，金属层301形成在第一掺杂区21的靠近第二芯片200的一侧。
在图19和图20所示的芯片堆叠结构中，键合层400可以采用氧化硅(SiO 2)、氮化硅(SiN)、碳氧化硅(SiOC)、氮氧化硅(SiON)中的一种或者至少两种的组合。
在一些可选择的实施方式中，该芯片堆叠结构会包括形成在第一衬底101中的多个VPT结构，比如，在存储器中，包括多个呈阵列的存储单元，进而包括多个呈阵列布设的多个VPT结构。示例的，在图19中，多个VPT结构包括Tr1和Tr2，Tr1和Tr2沿Y方向排布，那么，就可以将金属层301沿Y方向延伸，Tr1和Tr2均形成在金属层301上。
若采用高掺杂工艺形成与Tr1电连接的BL1，以及与Tr2电连接的BL2时，这里的BL1和BL2尽管是同时掺杂形成，但是由于掺杂工艺条件的限定，很容易引起BL1的电阻和BL2的电阻有差异，进而，导致包含BL1的存储单元的存储性能和包含BL1的存储单元的存储性能有差异，比如，BL1中掺杂的杂质浓度和BL2中掺杂的杂质浓度不一样，导致与BL1连接的存储单元的读写速度和与BL2连接的存储单 元的读写速度不一致。但是，采用本申请的金属层作为两个存储单元的共用的金属BL时，基本可以弱化两个存储单元的读写速度不一致的现象。
在另外一些可选择的实施方式中，比如，在图19中，多个VPT结构包括Tr1和Tr3，且Tr1和Tr3沿X方向排布，进而，该芯片堆叠结构还包括金属层302，金属层302和金属层301沿X方向排布，并且金属层302形成在Tr3的第一掺杂区21的靠近第一衬底100的一侧，并与键合层400接触。
示例的，若图19所示结构为存储器时，沿Y方向排布的多个VPT共用一条BL，进而会出现图19所示的金属层301沿Y方向延伸。还有，沿X方向排布的多个VPT共用一条WL，所以，就需要使沿X方向排布的相邻的两个金属层之间绝缘。
这里的填充在相邻两个金属层之间的绝缘介质可以是氧化硅(SiO 2)、氮化硅(SiN)、碳氧化硅(SiOC)、氮氧化硅(SiON)中的一种或者至少两种的组合。
还有，当填充在相邻两个金属层之间的绝缘介质和键合层的材料相同时，填充在相邻两个金属层之间的绝缘介质和键合层可以一起形成，下面在解释该半导体装置的形成方法时，将会介绍相邻两个金属层之间的绝缘介质和键合层一起成型的可选择的工艺手段。
和上述的所示的芯片堆叠结构相同的是，在该芯片堆叠结构中，第二芯片也包括第二衬底，第二衬底上集成逻辑控制电路，且该逻辑控制电路可以与金属层电连接。
由于该芯片堆叠结构中的键合层400可以采用介电材料制得，为了实现逻辑控制电路与金属层电连接，需要在键合层400内形成电导通结构，比如，导电通孔、金属焊盘等，通过这些电导通结构将逻辑控制电路和金属层进行电导通。
图21给出了包含1T1C存储单元的存储器的部分结构图，该结构是在图20所示结构的基础上，再形成电容器600，且电容器600设置在VPT结构的第二掺杂区22的上方，并与第二掺杂区22电连接。
对于图21所示结构中的电容器600的结构上述已经进行了说明，在此不再赘述。
图22给出了一种形成图21所示结构的方法的流程框图，图23a至图23j是执行图22中的每一步骤相对应的结构图。
如图22的步骤S301和图23a，在第一芯片的第一衬底101的表面进行掺杂，以形成第一掺杂区。
如图22的步骤S302和图23b，在第一掺杂区上形成金属层300。
这里的金属层300的材料可以选择铜(Cu)、铁(Fe)、钨(Wu)等金属中的一种或者至少两种的混合。
如图22的步骤S303，利用键合层将第二芯片200和包含有金属层300的第一衬底101堆叠，且金属层300朝向第二芯片200。
下面结合图23c至图23e对步骤S303的内容进行详细解释。
如图23c，在金属层300和第一衬底101内开设多个间隔布设的孔25，以使相邻的两个孔之间形成柱状结构26，并且，这些孔25贯通金属层300和第一衬底101的部分，进而，形成的每一个柱状结构26不仅包括金属层300，还包括第一衬底101 的部分，另外，孔25至少需要穿过上述步骤形成的掺杂区。
由于每一个孔25贯穿第一衬底101的第一掺杂区，进而，如图23c，每一个柱状结构26中包含了用于形成VPT结构中的源极或者漏极的一个电极的第一掺杂区21。
如图23d，形成键合层400，并且该键合层400需要将上述图23c开设的孔填满，以及在金属层300的远离第一衬底101的一侧形成键合层400。
该键合层400的材料可以是氧化硅(SiO 2)、氮化硅(SiN)、碳氧化硅(SiOC)、氮氧化硅(SiON)等绝缘材料中的一种或者至少两种的组合。
如图23e，利用键合层400将第一衬底101和第二芯片200键合连接。
继续结合图22解释该芯片堆叠结构的形成方法。
如图22的步骤S304，在第一衬底内形成晶体管，其中，第一衬底形成有第二掺杂区，第一掺杂区相对第二掺杂区靠近第二芯片，第一掺杂区和第二掺杂区的其中一个掺杂区形成晶体管的源极，另一个掺杂区形成晶体管的漏极，且第一掺杂区与金属层相接触，以与金属层电连接。
下面结合图23f至图23j对步骤S304的内容进行详细解释。
如图23f，对第一衬底101的远离衬底100的背面进行减薄处理，以使键合层400露出。
如图23g，对第一衬底101的远离第二芯片200的表面进行掺杂，以形成VPT结构中的源极或者漏极的另一个电极的第二掺杂区22。
基于上述的图23a的用于形成VPT结构的电极的第一掺杂区，和图23g的用于形成VPT结构的另一电极的第二掺杂区，均是通过对第一衬底101的表面进行掺杂而得到，在衬底表面进行掺杂可以降低掺杂工艺难度，并且，还可以使掺杂的离子浓度比较均匀。
如图23h，去除部分键合层400，以使包含有第一掺杂区21和第二掺杂区22的柱状结构的侧面形成栅绝缘层24。
执行图23h所示步骤是为了在形成的空间内布设VPT结构的栅极。
如图23i，在栅绝缘层24的远离柱状结构的一侧形成栅极，以及用于连接相邻两个栅极的金属层，比如WL500。
如图23j，在第二掺杂区22的顶部形成电容器600，以使电容器600与第二掺杂区22接触并电连接。
由上述的所示的不同结构的芯片堆叠结构中，以及采用不同方法形成的芯片堆叠结构中，均包含了通过芯片键合(wafer bonding)的第一芯片和第二芯片，并且与芯片堆叠结构中的VPT结构电连接的结构采用的是金属(metal)结构，降低了现有的通过重掺杂得到的与VPT结构电连接的结构所引起的一些影响，比如，存储器的读取速度、多个存储单元的读取一致性等。
上述制得的芯片堆叠结构可以集成在封装基板上，封装后再集成在PCB板上，比如，图24所示了一种半导体结构，该半导体结构包括了上述涉及的其中一种芯片堆叠结构，并且，该芯片堆叠结构的第一芯片100相对第二芯片200靠近封装基板900设置，第二芯片200的第二衬底201的靠近第一衬底101的表面集成了逻辑控制 电路700(比如为控制器)，存储器中的电容器600的靠近封装基板900的位置处设置有布线层800，该布线层800可以通过沿堆叠方向贯通的导电通道03与逻辑控制电路700电连接，被封装后的包含有封装基板900、第一芯片100和第二芯片200的结构再集成在PCB01上，以实现与PCB01的电连接。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (28)

  1. 一种芯片堆叠结构，其特征在于，包括：
    第一芯片；
    第二芯片；
    第一键合层，所述第一芯片通过所述第一键合层堆叠在所述第二芯片上；
    所述第一芯片包括靠近所述第二芯片的第一衬底，所述第一衬底中形成有第一晶体管；
    所述第二芯片包括第二衬底，所述第二衬底的朝向所述第一衬底的一侧形成有与所述第一键合层接触的第一金属层；
    其中，所述第一衬底具有沿堆叠方向延伸的第一柱状结构，所述第一柱状结构具有沿所述堆叠方向排布的第一掺杂区和第二掺杂区，所述第一掺杂区相对所述第二掺杂区靠近所述第二芯片，所述第一掺杂区和所述第二掺杂区的其中一个掺杂区形成所述第一晶体管的源极，另一个掺杂区形成所述第一晶体管的漏极，且所述第一掺杂区与所述第一键合层接触，以通过所述第一键合层与所述第一金属层电连接。
  2. 根据权利要求1所述的芯片堆叠结构，其特征在于，所述第二衬底的朝向所述第一衬底的一侧形成有介质层，所述第一金属层形成在所述介质层中。
  3. 根据权利要求1或2所述的芯片堆叠结构，其特征在于，所述第一金属层的材质选择铜、铁或钨中的至少一种。
  4. 根据权利要求1～3中任一项所述的芯片堆叠结构，其特征在于，所述第一键合层包括多晶硅和/或单晶硅。
  5. 根据权利要求1～3中任一项所述的芯片堆叠结构，其特征在于，所述第一键合层包括金属材料。
  6. 根据权利要求1～5中任一项所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构位于存储器中，所述第一金属层为所述存储器的位线；
    所述存储器还包括：形成在所述第一衬底中的第二晶体管；
    所述第一衬底具有沿所述堆叠方向延伸的第二柱状结构，所述第二柱状结构具有沿所述堆叠方向排布的第三掺杂区和第四掺杂区，所述第三掺杂区相对所述第四掺杂区靠近所述第二芯片，所述第三掺杂区和所述第四掺杂区的其中一个掺杂区形成所述第二晶体管的源极，另一个掺杂区形成所述第二晶体管的漏极；
    所述第二柱状结构和所述第一柱状结构沿与所述第一衬底相平行的第一方向排布；
    所述第一键合层和第一金属层均沿所述第一方向延伸，且所述第一掺杂区和所述第三掺杂区域均位于所述第一键合层上，所述第三掺杂区通过所述第一键合层与所述第一金属层电连接。
  7. 根据权利要求6所述的芯片堆叠结构，其特征在于，所述存储器还包括：形成在所述第一衬底中的第三晶体管；
    所述第一衬底具有沿所述堆叠方向延伸的第三柱状结构，所述第三柱状结构具有沿所述堆叠方向排布的第五掺杂区和第六掺杂区，所述第五掺杂区相对所述第六掺杂 区靠近所述第二芯片，所述第五掺杂区和所述第六掺杂区的其中一个掺杂区形成所述第三晶体管的源极，另一个掺杂区形成所述第三晶体管的漏极；
    所述第三柱状结构和所述第一柱状结构沿与所述第一衬底相平行的第二方向排布，所述第二方向与所述第一方向垂直；
    所述存储器还包括第二金属层和第二键合层，所述第二金属层设置在所述第二衬底的朝向所述第一衬底的一侧，且所述第二键合层位于所述第一衬底和所述第二金属层之间，所述第二金属层为所述存储器的位线；
    所述第二金属层和所述第一金属层沿所述第二方向排布，且所述第二金属层和所述第一金属层之间绝缘；
    所述第二键合层和所述第一键合层沿所述第二方向排布，且所述第二键合层和所述第一键合层之间绝缘；
    所述第五掺杂区与所述第二键合层接触，以通过所述第二键合层与所述第二金属层电连接。
  8. 根据权利要求7所述的芯片堆叠结构，其特征在于，所述存储器还包括字线；
    所述第一柱状结构的位于所述第一掺杂区和所述第二掺杂区之间的部分的外围环绕有所述第一晶体管的栅极，且所述栅极和所述第一柱状结构相接触的位置处被第一栅绝缘层隔离开；
    所述第三柱状结构的位于所述第五掺杂区和所述第六掺杂区之间的部分的外围环绕有所述第三晶体管的栅极，且所述第三晶体管的栅极和所述第三柱状结构相接触的位置处被第二栅绝缘层隔离开；
    所述字线环绕在所述第一晶体管的栅极的外围和所述第三晶体管的栅极的外围，以电连接所述第一晶体管的栅极和所述第三晶体管的栅极。
  9. 根据权利要求6～8中任一项所述的芯片堆叠结构，其特征在于，所述存储器还包括电容器，所述电容器形成在所述第一衬底的远离所述第二芯片的一侧，并与所述第二掺杂区电连接。
  10. 根据权利要求1～9中任一项所述的芯片堆叠结构，其特征在于，所述第二衬底的朝向所述第一衬底的一侧形成有逻辑控制电路，所述第一衬底和所述逻辑控制电路之间具有介质层，所述第一金属层形成在所述介质层中。
  11. 一种芯片堆叠结构，其特征在于，包括：
    第一芯片；
    第二芯片；
    键合层，所述第一芯片通过所述键合层堆叠在所述第二芯片上；
    所述第一芯片包括靠近所述第二芯片的第一衬底，所述第一衬底的朝向所述第二芯片的一侧形成有与所述键合层接触的第一金属层，所述第一衬底中形成有第一晶体管；
    其中，所述第一衬底具有沿堆叠方向延伸的第一柱状结构，所述第一柱状结构沿所述堆叠方向排布的第一掺杂区和第二掺杂区，所述第一掺杂区相对所述第二掺杂区靠近所述第二芯片，所述第一掺杂区和所述第二掺杂区的其中一个掺杂区形成所述第一晶体管的源极，另一个掺杂区形成所述第一晶体管的漏极，且所述第一掺杂区与所 述第一金属层接触，以与所述第一金属层电连接。
  12. 根据权利要求11所述的芯片堆叠结构，其特征在于，所述第一衬底的朝向所述第二芯片的表面形成有介质层，所述第一金属层形成在所述介质层中。
  13. 根据权利要求11或12所述的芯片堆叠结构，其特征在于，所述键合层包括介电材料。
  14. 根据权利要求11～13中任一项所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构位于存储器中，所述第一金属层为所述存储器的位线；
    所述存储器还包括：形成在所述第一衬底中的第二晶体管；
    所述第一衬底具有沿所述堆叠方向延伸的第二柱状结构，所述第二柱状结构具有沿所述堆叠方向排布的第三掺杂区和第四掺杂区，所述第三掺杂区相对所述第四掺杂区靠近所述第二芯片，所述第三掺杂区和所述第四掺杂区的其中一个掺杂区形成所述第二晶体管的源极，另一个掺杂区形成所述第二晶体管的漏极；
    所述第二柱状结构和所述第一柱状结构沿与所述第一衬底相平行的第一方向排布；
    所述第一金属层沿所述第一方向延伸，且所述第一掺杂区和所述第三掺杂区域均位于所述第一金属层上，所述第三掺杂区与所述第一金属层电连接。
  15. 根据权利要求14所述的芯片堆叠结构，其特征在于，所述存储器还包括：形成在所述第一衬底中的第三晶体管；
    所述第一衬底具有沿所述堆叠方向延伸的第三柱状结构，所述第三柱状结构具有沿所述堆叠方向排布的第五掺杂区和第六掺杂区，所述第五掺杂区相对所述第六掺杂区靠近所述第二芯片，所述第五掺杂区和所述第六掺杂区的其中一个掺杂区形成所述第三晶体管的源极，另一个掺杂区形成所述第三晶体管的漏极；
    所述第三柱状结构和所述第一柱状结构沿与所述第一衬底相平行的第二方向排布，所述第二方向与所述第一方向垂直；
    所述存储器还包括第二金属层，所述第二金属层形成在所述第五掺杂区的靠近所述第二芯片的一侧，所述第二金属层为所述存储器的位线；
    所述第二金属层和所述第一金属层沿所述第二方向排布，且所述第二金属层与所述第一金属层之间绝缘；
    所述第五掺杂区与所述第二金属层接触，以与所述第二金属层电连接。
  16. 根据权利要求15所述的芯片堆叠结构，其特征在于，所述存储器还包括字线；
    所述第一柱状结构的位于所述第一掺杂区和所述第二掺杂区之间的部分的外围环绕有所述第一晶体管的栅极，且所述栅极和所述第一柱状结构相接触的位置处被第一栅绝缘层隔离开；
    所述第三柱状结构的位于所述第五掺杂区和所述第六掺杂区之间的部分的外围环绕有所述第三晶体管的栅极，且所述第三晶体管的栅极和所述第三柱状结构相接触的位置处被第二栅绝缘层隔离开；
    所述字线环绕在所述第一晶体管的栅极的外围和所述第三晶体管的栅极的外围，以电连接所述第一晶体管的栅极和所述第三晶体管的栅极。
  17. 根据权利要求14～16中任一项所述的芯片堆叠结构，其特征在于，所述存储器还包括电容器，所述电容器形成在所述第一衬底的远离所述第二芯片的一侧，并与所述第二掺杂区电连接。
  18. 根据权利要求11～17中任一项所述的芯片堆叠结构，其特征在于，所述第二芯片包括第二衬底，所述第二衬底的靠近所述第一衬底的一侧形成有逻辑控制电路，所述第一衬底和所述逻辑控制电路之间具有介质层，所述第一金属层形成在所述介质层中。
  19. 一种芯片堆叠结构的形成方法，其特征在于，包括：
    在第二芯片的表面上形成金属层；
    利用键合层将包括第一衬底的第一芯片堆叠在具有所述金属层的所述第二芯片上，且所述金属层与所述键合层相接触；
    在所述第一衬底内形成晶体管，其中，所述第一衬底具有沿堆叠方向延伸的柱状结构，所述柱状结构具有沿所述堆叠方向排布的第一掺杂区和第二掺杂区，所述第一掺杂区相对所述第二掺杂区靠近所述第二芯片，所述第一掺杂区和所述第二掺杂区的其中一个掺杂区形成所述晶体管的源极，另一个掺杂区形成所述晶体管的漏极，且所述第一掺杂区与所述键合层相接触，以通过所述键合层与所述金属层电连接。
  20. 根据权利要求19所述的芯片堆叠结构的形成方法，其特征在于，所述利用键合层将包括第一衬底的第一芯片堆叠在具有所述金属层的所述第二芯片上，包括：
    在所述金属层的远离所述第二芯片的表面上形成包括多晶硅和/或单晶硅材料的键合层，以将包含有所述多晶硅和/或所述单晶硅的所述键合层与所述第一衬底键合。
  21. 根据权利要求19所述的芯片堆叠结构的形成方法，其特征在于，所述利用键合层将包括第一衬底的第一芯片堆叠在具有所述金属层的所述第二芯片上，包括：
    在所述第一衬底的表面上形成包括金属材料的键合层，以将包含有所述金属材料的所述键合层与所述第二芯片的所述金属层键合。
  22. 根据权利要求21所述的芯片堆叠结构的形成方法，其特征在于，在所述第一衬底的表面上形成包括金属材料的所述键合层之前，所述形成方法还包括：
    在所述第一衬底的表面进行掺杂，形成掺杂区，以在所述掺杂区上形成包括金属材料的所述键合层。
  23. 根据权利要求19～22中任一项所述的芯片堆叠结构的形成方法，其特征在于，所述第二芯片包括第二衬底；
    在所述第二芯片的表面上形成所述金属层之前，所述形成方法还包括：
    在所述第二衬底上形成逻辑控制电路；
    在所述逻辑控制电路上形成介质层，以在所述介质层上形成所述金属层。
  24. 一种芯片堆叠结构的形成方法，其特征在于，包括：
    在第一芯片的第一衬底的表面上进行掺杂，以形成第一掺杂区；
    在所述第一掺杂区上形成金属层；
    利用键合层将第二芯片和包含有所述金属层的所述第一衬底堆叠，且所述金属层朝向所述第二芯片；
    在所述第一衬底内形成晶体管，其中，所述第一衬底形成有第二掺杂区，所述第一掺杂区相对所述第二掺杂区靠近所述第二芯片，所述第一掺杂区和所述第二掺杂区的其中一个掺杂区形成所述晶体管的源极，另一个掺杂区形成所述晶体管的漏极，且所述第一掺杂区与所述金属层相接触，以与所述金属层电连接。
  25. 根据权利要求24所述的芯片堆叠结构的形成方法，其特征在于，所述利用键合层将第二芯片和包含有所述金属层的所述第一衬底堆叠，包括：
    在所述金属层的远离所述第一衬底的表面上形成包括介电材料的键合层，以将包含有所述介电材料的所述键合层与所述第二芯片键合。
  26. 根据权利要求24或25所述的芯片堆叠结构的形成方法，其特征在于，所述第二芯片包括第二衬底；
    所述利用键合层将第二芯片和包含有所述金属层的所述第一芯片堆叠之前，所述形成方法还包括：
    在所述第二衬底上形成逻辑控制电路；
    在所述逻辑控制电路上形成介质层，以将所述键合层与所述介质层键合。
  27. 一种半导体结构，其特征在于，包括：
    封装基板；
    存储器，所述存储器包括如权利要求1～18中任一项所述的芯片堆叠结构，或者如权利要求19～26中任一项所述的芯片堆叠结构的形成方法制得的芯片堆叠结构；
    所述存储器设置在所述封装基板上，并与所述封装基板电连接。
  28. 根据权利要求27所述的半导体结构，其特征在于，所述半导体结构还包括：
    电路板；
    所述封装基板设置在所述电路板上，并与所述电路板电连接。
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