KR20190014260A - 수직형 반도체 소자 - Google Patents

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Abstract

수직형 반도체 소자는, 기판의 제1 영역 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비될 수 있다. 상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물이 구비될 수 있다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 규칙적으로 배치되는 채널 구조물들이 구비될 수 있다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 형성되고, 상기 제2 영역과 가장 인접하게 배치되는 제1 더미 구조물들이 구비될 수 있다. 상기 패드 구조물을 관통하여 상기 기판 상에 배치되는 제2 더미 구조물들을 포함될 수 있다. 상기 채널 구조물은 상기 제1 방향으로 제1 폭을 갖고, 상기 제1 더미 구조물은 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.

Description

수직형 반도체 소자{VERTICAL SEMICONDUCTOR DEVICES}
본 발명은 수직형 반도체 소자에 관한 것이다. 보다 상세하게는, 전기적 불량이 감소되는 수직형 반도체 소자에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 반도체 소자가 개발되고 있다. 상기 수직형 반도체 소자에 포함되는 상기 메모리 셀들의 적층 수가 증가되면서, 상기 메모리 셀들을 형성하는 것이 용이하지 않다.
본 발명의 일 과제는 전기적 불량이 감소되는 수직형 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판의 제1 영역 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비된다. 상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물이 구비된다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 규칙적으로 배치되는 채널 구조물들이 구비된다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 형성되고, 상기 제2 영역과 가장 인접하게 배치되는 제1 더미 구조물들이 구비된다. 상기 패드 구조물을 관통하여 상기 기판 상에 배치되는 제2 더미 구조물들이 구비된다. 상기 채널 구조물은 상기 제1 방향으로 제1 폭을 갖고, 상기 제1 더미 구조물은 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판의 제1 영역 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비된다. 상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물이 구비된다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 규칙적으로 배치되는 채널 구조물들이 구비된다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 형성되고, 상기 제2 영역과 가장 인접하게 배치되는 제1 더미 구조물들이 구비된다. 상기 패드 구조물을 관통하여 상기 기판 상에 배치되는 제2 더미 구조물들을 포함한다. 서로 이웃하는 열에 배치되는 가장 인접한 채널 구조물들의 제1 방향의 중심 사이 간격은 제1 피치를 갖고, 서로 이웃하는 열에 배치되는 서로 인접하는 채널 구조물과 제1 더미 구조물들의 제1 방향의 중심 사이 간격은 상기 제1 피치보다 넓은 제2 피치를 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판의 제1 영역 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물이 구비된다. 상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물이 구비된다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 규칙적으로 배치되는 채널 구조물들이 구비된다. 상기 도전 패턴 구조물을 관통하여 상기 기판 상에 형성되고, 상기 제2 영역과 가장 인접하게 배치되고, 상기 채널 구조물들의 상부면의 형상과 다른 상부면 형상을 갖는 제1 더미 구조물들이 구비된다. 상기 패드 구조물을 관통하여 상기 기판 상에 배치되는 제2 더미 구조물들을 포함한다.
예시적인 실시예들에 따르면, 상기 더미 채널 구조물들의 배치에 의해 안정된 구조를 갖는 수직형 반도체 소자를 제공할 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다.
도 3은 도 2의 A1부위를 확대한 평면도이다.
도 4는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 5는 도 4의 A2부위를 확대한 평면도이다.
도 6은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 7은 도 6의 A3부위를 확대한 평면도이다.
도 8은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 9는 도 8의 A4부위를 확대한 평면도이다.
도 10은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 11는 도 10의 A5부위를 확대한 평면도이다.
도 12는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 13은 도 12의 A6부위를 확대한 평면도이다.
도 14는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 15 내지 도 25는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 26은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 27 및 도 28은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 29는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 30은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 31은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 32는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다. 도 3은 도 2의 A1부위를 확대한 평면도이다.
도 1 내지 3을 참조하면, 제1 영역(R1) 및 제2 영역(R2)이 구분된 기판(100)이 구비될 수 있다. 상기 제1 영역(R1)은 메모리 셀들이 배열되는 셀 영역일 수 있고, 상기 제2 영역(R2)은 배선들이 연결되는 배선 영역일 수 있다.
상기 제1 영역(R1) 상에는 도전 패턴 구조물(140), 채널 구조물(122) 및 제1 더미 구조물(124)이 구비될 수 있다. 상기 제2 영역(R2) 상에는 패드 구조물(142), 제2 더미 구조물(126) 및 콘택 플러그(136)이 구비될 수 있다.
상기 기판(100)은 반도체 기판, 예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 제1 영역(R1, R2)에 형성되는 도전 패턴 구조물(140)에 대해 설명한다. 상기 도전 패턴 구조물(140)은 도전 패턴들(134) 및 절연막들(102)이 서로 번갈아 반복 적층되는 구조를 가질 수 있다. 즉, 상기 도전 패턴들(134)은 상기 기판(100) 상부면으로부터 수직한 제3 방향으로 서로 이격되면서 적층될 수 있다.
상기 도전 패턴 구조물(140)은 제1 방향으로 연장될 수 있다. 상기 도전 패턴 구조물(140)은 복수개가 구비되고, 상기 제1 방향과 실질적으로 수직한 제2 방향으로 서로 이격되면서 배치될 수 있다.
상기 도전 패턴 구조물(140)의 도전 패턴(134)은 그라운드 선택 라인(ground selection line, GSL), 스트링 선택 라인(string selection line, SSL) 및 상기 접지 선택 라인과 스트링 선택 라인들 사이에 워드 라인들을 포함할 수 있다.
상기 도전 패턴(134)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 도전 패턴(134)은 금속 패턴 및 베리어 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 예를들어, 텅스텐, 구리, 코발트, 알루미늄 등을 포함할 수 있고, 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상기 제2 영역(R2)에 형성되는 패드 구조물(142)에 대해 설명한다.
상기 패드 구조물(142)은 상기 도전 패턴 구조물(140)의 제1 방향의 양 단부와 접할 수 있다. 즉, 상기 도전 패턴 구조물(140) 및 패드 구조물(142)은 하나의 몸체를 가질 수 있으며, 상기 제1 방향으로 연장될 수 있다.
구체적으로, 상기 패드 구조물(142)은 도전 패턴(134) 및 절연막(102)이 적층되는 구조를 가질 수 있다. 상기 패드 구조물(142)의 도전 패턴(134)은 상기 도전 패턴 구조물(140)에 포함되는 도전 패턴(134)과 일체로 형성되고, 서로 동일한 물질로 형성될 수 있다. 상기 패드 구조물(142) 및 도전 패턴 구조물(140)에 포함되는 절연막(102)은 일체로 형성되며, 실질적으로 동일한 물질을 포함할 수 있다.
상기 패드 구조물(142)의 가장자리는 계단 형상을 가질 수 있다. 즉, 상기 도전 패턴(134)의 가장자리의 상부면은 계단 형상을 가짐으로써, 각 계단별로 서로 다른 평면을 가질 수 있다. 상기 도전 패턴(134)의 상부면은 콘택 플러그와 접촉되기 위한 패드로 제공될 수 있다. 예시적인 실시예에서, 상기 패드 구조물들(142) 각각에 포함되는 각 패드의 수는 상기 제1 영역(R1)에 형성되는 도전 패턴들(134)의 적층 수와 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 패드 구조물(142)은 제1 방향 및 제2 방향으로 각각 계단이 형성될 수 있다. 예를들어, 상기 패드 구조물(142)은 상기 제1 방향으로 복수의 계단층을 포함하고, 상기 제2 방향으로 복수의 계단층이 포함될 수 있다.
상기 패드 구조물(142)을 덮는 제1 상부 층간 절연막(108)이 구비될 수 있다. 상기 제1 상부 층간 절연막(108) 및 상기 도전 패턴 구조물(140) 상에 제2 상부 층간 절연막(128)이 구비될 수 있다.
상기 제1 및 제2 상부 층간 절연막(108, 128) 각각의 상부면은 평탄할 수 있다.
상기 채널 구조물(122) 및 제1 더미 구조물(124)은 상기 도전 패턴 구조물(140)을 관통하는 필러 형상을 가질 수 있다. 상기 제1 더미 구조물(124)은 제2 영역(R2)과 인접하는 상기 제1 영역(R1)의 가장자리 부위에 배치될 수 있다. 또한, 상기 제2 더미 구조물(126)은 상기 제1 상부 층간 절연막(108) 및 패드 구조물(142)을 관통하는 필러 형상을 가질 수 있다.
예시적인 실시예에서, 상기 채널 구조물(122)은 상기 제1 영역(R1) 내의 도전 패턴 구조물(140)을 관통하여 기판(100) 표면을 노출하는 채널홀 내부에 구비될 수 있다. 상기 제1 더미 구조물(124)은 상기 제1 방향으로 상기 제2 영역(R2)과 가장 인접하는 상기 제1 영역(R1)의 가장자리 부위의 도전 패턴 구조물(140)을 관통하여 기판(100) 표면을 노출하는 제1 더미홀 내부에 구비될 수 있다. 상기 제2 더미 구조물(126)은 상기 제1 상부 층간 절연막(108) 및 패드 구조물(142)을 관통하는 제2 더미홀의 내부에 구비될 수 있다.
예시적인 실시예에서, 상기 채널홀, 제1 더미홀 및 제2 더미홀의 저면에는 각각 반도체 패턴(112)이 더 구비될 수 있다. 즉, 상기 기판(100)과 채널 구조물(122) 사이, 상기 기판(100)과 제1 더미 구조물(124) 사이 및 상기 기판(100)과 제2 더미 구조물(126) 사이에 각각 반도체 패턴(112)이 구비될 수 있다. 이 경우, 상기 채널 구조물(122), 제1 더미 구조물(124) 및 제2 더미 구조물(126) 각각은 상기 반도체 패턴(112) 상에 형성될 수 있다. 일부 실시예에서, 상기 채널 구조물(122), 제1 더미 구조물(124) 및 제2 더미 구조물(126)은 기판(100)과 직접 접촉할 수도 있다.
예시적인 실시예에서, 상기 채널 구조물(122), 제1 및 제2 더미 구조물들(124, 126)은 서로 동일한 적층 구조를 가질 수 있다. 예시적인 실시예에서, 상기 채널 구조물(122) 및 제1 및 제2 더미 구조물들(124, 126)은 유전막 구조물(114), 채널(116), 매립 절연 패턴(118) 및 상부 도전 패턴(120)을 포함할 수 있다.
상기 채널(116)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 채널(116)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 p형 불순물을 포함할 수도 있다. 상기 매립 절연 패턴(118)은 상기 채널(116)의 내부 공간을 채울 수 있다. 상기 매립 절연 패턴(118)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 상기 채널(116)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 상기 매립 절연 패턴(118)은 생략될 수 있다. 상기 유전막 구조물(114)은 상기 채널(116)의 외측벽을 감싸는 형상을 가질 수 있다. 상기 유전막 구조물(114)은 상기 채널(116)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 상기 블록킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 상부 도전 패턴(120)은 상기 채널홀, 제1 더미홀 및 제2 더미홀의 각각의 상부에 구비될 수 있다. 즉, 상기 상부 도전 패턴(120)은 상기 유전막 구조물(114), 채널(116), 매립 절연 패턴(118) 상에 배치될 수 있다.
상기 반도체 패턴(112)은 예를 들면, 단결정 실리콘 또는 폴리실리콘을 포함할 수 있다.
이하에서는, 평면도를 참조하여 채널 구조물(122), 제1 더미 구조물(124) 및 제2 더미 구조물(126)을 설명한다.
상기 채널 구조물(122)은 복수개가 구비되며, 규칙적으로 배열될 수 있다. 예시적인 실시예에서, 각 행(r)의 채널 구조물들(122)은 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 짝수행과 홀수행의 채널 구조물들은 상기 제2 방향으로 서로 지그재그로 배열될 수 있다.
상기 채널 구조물들(122)의 상부면은 균일한 제1 폭(W1)을 가지는 원형일 수 있다. 상기 제1 방향으로 서로 이웃하는 채널 구조물들(122)은 각각 동일한 제1 간격(d1)으로 이격될 수 있다. 상기 서로 이웃하는 열(c)에 배치되는 가장 인접한 구조물들의 제1 방향의 중심 사이의 거리를 피치라고 정의할 때, 상기 채널 구조물들은 제1 피치(P1)를 가질 수 있다.
예시적인 실시예에서, 상기 도전 패턴 구조물(140) 및 채널 구조물(122)은 메모리 셀들로 제공될 수 있다.
일부 실시예에서, 상기 도전 패턴 구조물(140) 및 채널 구조물(122)은 대부분 데이터를 저장하는 메모리 셀들로 제공되지만, 상기 채널 구조물들(122) 중에서 상기 제1 더미 구조물(124)과 인접하는 일부의 채널 구조물은 실질적으로 동작되지 않는 더미 셀로 제공될 수도 있다.
상기 제1 더미 구조물(124)은 복수개가 구비되며, 규칙적으로 배열될 수 있다. 상기 제1 더미 구조물들(124)은 상기 채널 구조물(122)과 인접하게 배치될 수 있다.
상기 제1 더미 구조물(124)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 상기 제2 영역(R2)과 가장 인접하게 배치되는 구조물일 수 있다. 즉, 상기 제1 더미 구조물(124)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 가장 마지막 열(c)에 위치하는 구조물일 수 있다. 상기 제1 더미 구조물들(124)은 상기 제2 방향으로 일렬로 배치될 수 있다. 또한, 상기 제1 더미 구조물들(124)은 이웃하는 채널 구조물(122)과 상기 제2 방향으로 서로 지그재그로 배열될 수 있다.
상기 제1 더미 구조물(124) 및 이와 이웃하는 채널 구조물(122)은 상기 제1 피치(P1)와 다른 제2 피치(P2)를 가질 수 있다. 예시적인 실시예에서, 상기 제2 피치(P2)는 상기 제1 피치(P1)보다 더 클 수 있다. 상기 제1 더미 구조물(124)은 상기 채널 구조물(122)과 다른 배열을 갖거나 및/또는 다른 형상을 가질 수 있다. 즉, 평면도에서 볼 때, 상기 제1 더미 구조물(124)은 상기 채널 구조물(122)과 다른 형상을 가질 수 있다.
예를들어, 상기 제1 더미 구조물(124)의 상부면은 상기 채널 구조물(122)의 상부면에 비해 상기 제1 방향으로 더 긴 형상을 갖는 타원 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 더미 구조물(124)의 상부면은 상기 제1 방향으로는 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 가지고, 상기 제2 방향으로는 상기 제1 폭(W1)을 가질 수 있다.
한편, 상기 제1 방향으로 서로 이웃하는 제1 더미 구조물(124)과 채널 구조물(122) 사이는 상기 제1 간격(d1)으로 이격될 수 있다. 상기 제1 더미 구조물(124)은 상기 제1 방향으로 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖기 때문에, 상기 제2 피치(P2)는 상기 제1 피치(P1)보다 더 클 수 있다.
상기 제1 더미 구조물(124)은 상기 채널 구조물(122)과 실질적으로 동일한 적층 구조를 가질 수 있다. 그러나, 상기 제1 더미 구조물(124)에는 전기적 신호가 인가되지 않아서, 상기 도전 패턴 구조물(140) 및 제1 더미 구조물(124)은 실질적인 메모리 셀들로 동작되지 않을 수 있다.
상기 제2 더미 구조물(126)은 복수개가 구비될 수 있다. 서로 이웃하는 제2 더미 구조물들(126)은 상기 제1 간격(d1)보다 넓은 간격을 가질 수 있다. 따라서, 상기 제2 더미 구조물들(126)의 배치 밀도는 상기 채널 구조물들(122) 및 제1 더미 구조물들(124)의 배치 밀도보다 낮을 수 있다. 또한, 상기 제2 더미 구조물들(126)은 상기 제2 피치(P2)보다 더 넓은 피치를 가질 수 있다.
상기 제2 더미 구조물(126)은 상기 배선 구조물들(142)을 지지하기 위한 지지 패턴으로 제공될 수 있다.
설명한 것과 같이, 상기 채널 구조물들(122)은 상기 제1 피치(P1)를 갖도록 배치되고, 상기 제1 더미 구조물(124) 및 이와 인접하는 채널 구조물(122)은 상기 제2 피치(P2)를 갖도록 배치될 수 있다. 또한, 상기 제2 더미 구조물들(126)은 상기 제2 피치(P2)보다 더 넓은 피치를 갖도록 배치될 수 있다.
상기 제1 더미 구조물(124)은 실질적인 메모리 셀로 동작하는 채널 구조물(122)과 도전 패턴 구조물(140)을 공유하고 있다. 때문에, 상기 제1 더미 구조물(124)에서 불량이 발생되는 경우, 상기 공유된 도전 패턴 구조물(140)을 통해 상기 실질적인 메모리 셀들에 전기적 불량이 발생될 수 있다.
상기 제1 더미 구조물들(124)은 상기 채널 구조물들(122)과 배치 밀도가 크게 다른 제2 더미 구조물들(126)과 인접하게 배치될 수 있다. 따라서, 상기 제1 더미 구조물들과 상기 채널 구조물들을 동일한 형상 및/또는 배열을 갖도록 형성하는 경우, 실재로 상기 채널 구조물들(122)과 다른 형상을 갖는 제1 더미 구조물들이 형성될 수 있다. 예를들어, 상기 제1 더미 구조물들과 상기 채널 구조물들을 형성하기 위한 제1 더미홀 및 채널홀을 동일한 레티클을 사용하여 사진 공정 및 식각 공정을 수행하여 형성하면, 상기 채널홀은 정상적으로 형성되지만 상기 제1 더미홀은 기판 부위를 노출하지 못하거나 상기 채널홀에 비해 작은 폭을 가질 수 있다. 상기 제1 더미홀에서 낫 오픈 불량또는 폭이 작아지는 불량이 발생되면, 상기 반도체 패턴이 형성되지 않거나 제1 더미 구조물에 포함되는 막이 정상적으로 적층되지 않는 등의 불량이 발생될 수 있다.
그러나, 상기 제1 더미 구조물(124) 및 이와 인접하는 채널 구조물(122)이 상기 제2 피치(P2)를 갖도록 배치함으로써, 상기 제1 더미 구조물(124)을 형성하는 과정에서 예를들어, 제1 더미홀의 낫 오픈 불량이 감소될 수 있다. 따라서, 상기 제1 더미 구조물(124)의 불량이 감소될 수 있다.
상기 제1 및 제2 상부 층간 절연막(108, 128)을 관통하여 상기 패드 구조물(142)의 각 도전 패턴(134)의 상부면과 접촉하는 콘택 플러그(도 2, 136)가 구비될 수 있다. 상기 콘택 플러그(136)는 상기 패드 구조물(142)의 도전 패턴(134)의 각 층 상부면에 적어도 하나씩 형성될 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(136)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
도시하지는 않았지만, 상기 콘택 플러그(136) 상부면 상에 배선 라인이 구비될 수 있다.
도 4는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다. 도 5는 도 4의 A2부위를 확대한 평면도이다.
도 4 및 도 5에 도시된 수직형 반도체 소자는 제1 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 4 및 도 5를 참조하면, 상기 제1 더미 구조물(124)은 상기 제1 영역 내에서 상기 제1 방향으로 가장 끝에 위치하는 열(c)에 배치될 수 있다. 상기 제1 더미 구조물(124) 및 이와 이웃하는 채널 구조물(122)은 상기 제1 피치(P1)와 다른 제2 피치(P2) 및 다른 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제1 더미 구조물(124)의 상부면은 상기 채널 구조물(122)의 폭인 상기 제1 폭(W1)보다 더 넓은 제2 폭(W2)을 갖는 원형일 수 있다. 상기 제1 방향으로 서로 이웃하는 제1 더미 구조물(124)과 채널 구조물(122) 사이는 상기 제1 간격(d1)으로 이격될 수 있다. 상기 제1 더미 구조물(124)은 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖기 때문에, 상기 제2 피치(P2)는 상기 제1 피치(P1)보다 더 클 수 있다.
이와같이, 상기 제1 더미 구조물들(124)과 이와 인접하는 상기 채널 구조물들(122)은 제2 피치(P2)를 갖도록 배치함으로써, 상기 제1 더미 구조물(124)의 불량이 감소될 수 있다.
도 6은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다. 도 7은 도 6의 A3부위를 확대한 평면도이다.
도 6 및 도 7에 도시된 수직형 반도체 소자는 제1 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 6 및 도 7을 참조하면, 상기 제1 더미 구조물(124) 및 이와 이웃하는 채널 구조물(122)은 상기 제1 피치(P1)와 다른 제2 피치(P2) 및 다른 형상을 가질 수 있다.
상기 제1 더미 구조물(124)의 상부면은 이등변 삼각형의 형상을 가질 수 있다. 상기 이등변 삼각형의 밑변은 상기 제2 영역(R2)에 인접하게 배치될 수 있다. 상기 제1 더미 구조물(124)의 상부면은 상기 제1 방향으로 상기 제1 폭(W1)보다 더 넓은 제2 폭(W2)을 가질 수 있다. 즉, 상기 이등변 삼각형의 높이는 상기 제2 폭(W2)을 가질 수 있다.
상기 제1 방향으로 서로 이웃하는 제1 더미 구조물(124)과 채널 구조물(122) 사이는 상기 제1 간격(d1)으로 이격될 수 있다. 상기 제1 더미 구조물(124)은 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖기 때문에, 상기 제2 피치(P2)는 상기 제1 피치(P1)보다 더 클 수 있다.
도 8은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다. 도 9는 도 8의 A4부위를 확대한 평면도이다.
도 8 및 도 9에 도시된 수직형 반도체 소자는 제1 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 8 및 도 9를 참조하면, 상기 제1 더미 구조물(124) 및 이와 이웃하는 채널 구조물(122)은 상기 제1 피치(P1)와 다른 제2 피치(P2) 및 다른 형상을 가질 수 있다.
상기 제1 더미 구조물(124)의 상부면은 이등변 삼각형의 형상을 가질 수 있다. 상기 이등변 삼각형의 밑변은 상기 제1 영역(R1)에 인접하게 배치될 수 있다. 상기 제1 더미 구조물(124)의 상부면은 상기 제1 방향으로 상기 제1 폭(W1)보다 더 넓은 제2 폭(W2)을 가질 수 있다. 즉, 상기 이등변 삼각형의 높이는 상기 제2 폭(W2)을 가질 수 있다.
상기 제1 방향으로 서로 이웃하는 제1 더미 구조물(124)과 채널 구조물(122) 사이는 상기 제1 간격(d1)으로 이격될 수 있다. 상기 제1 더미 구조물(124)은 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖기 때문에, 상기 제2 피치(P2)는 상기 제1 피치(P1)보다 더 클 수 있다.
도 10은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다. 도 11는 도 10의 A5부위를 확대한 평면도이다.
도 10 및 도 11에 도시된 수직형 반도체 소자는 제1 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 10 및 도 11을 참조하면, 상기 제1 더미 구조물(124) 및 이와 이웃하는 채널 구조물(122)은 상기 제1 피치(P1)와 다른 제2 피치(P2) 및 다른 형상을 가질 수 있다.
상기 제1 더미 구조물(124)의 상부면은 마름모 형상을 가질 수 있다. 상기 마름모에서 긴 길이를 갖는 대각선이 제1 방향으로 향하도록 배치될 수 있다. 상기 마름모에서 긴 길이를 갖는 대각선은 상기 제1 방향으로 상기 제1 폭보다 더 넓은 제2 폭을 가질 수 있다.
상기 제1 방향으로 서로 이웃하는 제1 더미 구조물(124)과 채널 구조물(122) 사이는 상기 제1 간격(d1)으로 이격될 수 있다. 상기 제1 더미 구조물(124)은 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖기 때문에, 상기 제2 피치(P2)는 상기 제1 피치(P1)보다 더 클 수 있다.
도 12는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다. 도 13은 도 12의 A6부위를 확대한 평면도이다.
도 12 및 도 13에 도시된 수직형 반도체 소자는 제1 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 12 및 도 13을 참조하면, 상기 제1 더미 구조물(124) 및 이와 이웃하는 채널 구조물(122)은 상기 제1 피치(P1)와 다른 제2 피치(P2) 및 다른 형상을 가질 수 있다.
상기 제1 더미 구조물(124)의 상부면은 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 더미 구조물(124)은 복수개가 구비되고 서로 이격되면서 일렬로 배치될 수 있다. 하나의 제1 더미 구조물(124)의 일 측과 인접하여 상기 채널 구조물(122)이 2개 이상 배치될 수 있다. 상기 제1 더미 구조물(124)은 상기 제1 방향으로 상기 제1 폭(W1)과 동일하거나 또는 상기 제1 폭(W1)보다 더 넓은 제3 폭(W3)을 가질 수 있다.
상기 제1 방향으로 서로 이웃하는 제1 더미 구조물(124)과 채널 구조물(122) 사이는 상기 제1 간격(d1)으로 이격될 수 있다. 상기 제2 피치(P2)는 상기 제1 피치(P1)보다 더 클 수 있다.
또한, 상기 제1 더미 구조물(124)을 형성하기 위한 제1 더미홀의 내부 용적이 상기 채널 구조물(122)을 형성하기 위한 채널홀의 내부 용적보다 더 클 수 있다. 따라서, 상기 제1 더미홀을 형성하는 공정에서 상기 제1 더미홀의 낫 오픈 불량이 감소될 수 있다. 이에 따라 상기 제1 더미 구조물(124)의 불량이 감소될 수 있다.
도 14는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 14에 도시된 수직형 반도체 소자는 제1 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 14를 참조하면, 상기 제1 더미 구조물(124) 및 이와 이웃하는 채널 구조물(122)은 상기 제1 피치(P1)와 다른 제2 피치(P2) 및 다른 형상을 가질 수 있다.
상기 제1 더미 구조물(124)의 상부면은 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 각 도전 패턴 구조물(140)에는 1개의 제1 더미 구조물(124)이 구비될 수 있다. 상기 제1 더미 구조물(124)은 상기 제1 방향으로 상기 제1 폭(W1)과 동일하거나 또는 상기 제1 폭(W1)보다 더 넓은 제3 폭(W3)을 가질 수 있다.
상기 제1 방향으로 서로 이웃하는 제1 더미 구조물(124)과 채널 구조물(122) 사이는 상기 제1 간격(d1)으로 이격될 수 있다. 상기 제2 피치(P2)는 상기 제1 피치(P1)보다 더 클 수 있다.
또한, 상기 제1 더미 구조물(124)을 형성하기 위한 제1 더미홀의 내부 용적이 상기 채널 구조물(122)을 형성하기 위한 채널홀의 내부 용적보다 더 클 수 있다. 따라서, 상기 제1 더미홀을 형성하는 공정에서 상기 제1 더미홀의 낫 오픈 불량이 감소될 수 있다. 이에 따라 상기 제1 더미 구조물(124)의 불량이 감소될 수 있다.
도 15 내지 도 25는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
구체적으로, 도 15, 16, 18, 19, 21, 23 및 24는 단면도들이고, 도 17, 20, 22 및 25는 평면도들이다. 이하에서는, 도 1 내지 3에 도시된 수직형 반도체 소자의 제조 방법에 대해 주로 설명한다.
도 15를 참조하면, 제1 및 제2 영역의 기판(100) 상에 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층하여 예비 몰드 구조물(106)을 형성할 수 있다.
예시적인 실시예에서, 상기 기판(100)상에 형성된 최하부 절연막(102)은 패드 절연막으로 제공될 수 있다. 최상부에 형성된 절연막은 다른 절연막들보다 두께가 더 두꺼울 수 있다.
예를들어, 상기 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 예를들어, 상기 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
도 16 및 17을 참조하면, 상기 제2 영역의 기판(100) 상에 형성된 상기 예비 몰드 구조물(106)의 가장자리 부위를 단계적으로 식각한다. 따라서, 상기 기판(100) 상에 예비 계단형 몰드 구조물(106a)을 형성할 수 있다. 예시적인 실시예에서, 상기 제2 영역(R2)에 위치하는 상기 예비 계단형 몰드 구조물(106a)은 상기 제1 방향으로 계단 형상을 가질 수 있고, 또한 제2 방향으로도 계단 형상을 가질 수 있다. 상기 제1 및 제2 방향으로 형성되는 계단의 층수는 한정되지 않을 수 있다.
상기 제1 영역의 예비 계단형 몰드 구조물(106a)에 포함되는 상기 희생막(104)은 후속 공정을 통해 메모리 셀의 도전 패턴으로 변환될 수 있다.
상기 제2 영역의 예비 계단형 몰드 구조물(106a) 내에서, 서로 다른 높이의 상부 평면을 갖는 각 계단들은 후속 공정을 통해 상기 메모리 셀에 포함되는 도전 패턴들과 각각 전기적으로 연결되는 패드 영역으로 제공될 수 있다.
도 18을 참조하면, 상기 예비 계단형 몰드 구조물(106a)을 덮는 제1 상부 층간 절연막(108)을 형성한다. 상기 제1 상부 층간 절연막(108)의 상부면은 평탄할 수 있다.
예시적인 실시예에서, 상기 제1 상부 층간 절연막(108)은 실리콘 산화물, 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화막을 형성하고, 상기 증착된 산화막의 상부면에 평탄화 공정을 수행하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
도 19 및 20을 참조하면, 상기 예비 계단형 몰드 구조물(106a) 및 제1 상부 층간 절연막(108)을 이방성 식각하여, 상기 예비 계단형 몰드 구조물(106a) 및 제1 상부 층간 절연막(108)을 관통하여 상기 기판(100) 표면을 노출하는 관통홀들(110a, 110b, 110c)을 형성한다. 즉, 상기 제1 영역(R1) 상의 예비 계단형 몰드 구조물(106a)에는 채널홀들(110a) 및 제1 더미홀들(110b)이 형성될 수 있다. 또한, 상기 제2 영역(R2) 상의 예비 계단형 몰드 구조물에는 제2 더미홀들(110c)이 형성될 수 있다. 상기 제1 더미홀(110b)은 상기 제2 영역(R2)과 인접하는 상기 제1 영역(R1)의 제1 방향으로 가장자리 부위에 배치될 수 있다. 즉, 상기 제1 더미홀(110b)은 상기 제1 방향으로 가장 끝에 위치하는 열에 배치될 수 있다.
후속 공정을 통해서, 상기 채널홀(110a) 내에는 채널 구조물이 형성되고, 상기 제1 더미홀(110b)에는 제1 더미 구조물이 형성되고, 상기 제2 더미홀(110c)에는 제2 더미 구조물이 형성될 수 있다. 따라서, 상기 채널홀(110a), 제1 더미홀(110b) 및 제2 더미홀(110c)은 각각 상기 채널 구조물, 제1 더미 구조물 및 제2 더미 구조물의 배열 및 형상에 따라 형성될 수 있다.
예시적인 실시예에서, 상기 채널홀들(110a)은 상기 제1 피치(P1)를 갖도록 배치될 수 있다. 상기 채널홀들(110a)의 상부면은 균일한 제1 폭(W1)을 가지는 원형일 수 있다. 상기 제1 방향으로 서로 이웃하는 채널홀들은 각각 동일한 제1 간격(d1)으로 이격될 수 있다.
상기 제1 더미홀(110b)과 이와 인접하는 채널홀(110a)은 상기 제1 피치(P1)와 다른 제2 피치(P2)를 갖도록 배치될 수 있다. 예시적인 실시예에서, 상기 제2 피치(P2)는 상기 제1 피치(P1)보다 더 클 수 있다. 따라서, 상기 제1 더미홀들(110b)은 상기 채널홀들(110a)과 다른 배열을 갖거나 및/또는 다른 형상을 가질 수 있다.
상기 제1 방향으로 서로 이웃하는 제2 더미홀들(110c)은 상기 제1 간격(d1)보다 넓은 간격을 갖도록 배치될 수 있다. 또한, 상기 제2 더미홀들(110c)은 상기 제2 피치(P2)보다 더 넓은 피치를 가질 수 있다.
평면도에서 볼 때, 상기 제1 더미홀(110b)은 상기 채널홀(110a)과 다른 형상을 가질 수 있다.
상기 제1 및 제2 더미홀들(110b, 110c) 및 채널홀들(110a)을 형성하기 위하여 사진 식각 공정이 수행될 수 있다. 상기 사진 공정에서, 상기 제1 더미홀(110b) 부위에 사용되는 레티클 형상은 상기 채널홀(110a) 부위에 사용되는 레티클 형상 및 제2 더미홀 부위에 사용되는 레티클 형상은 서로 다를 수 있다.
예시적인 실시예에서, 도 1 내지 3에 도시된 반도체 소자를 형성하는 경우, 상기 제1 더미홀(110b) 부위에 사용되는 레티클 형상은 제1 방향으로 긴 직사각형 형상을 가질 수 있다. 이 때, 상기 제1 더미홀(110b)의 상부면은 상기 제1 방향으로 더 긴 형상을 갖는 타원 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 더미홀(110b)의 상부면은 상기 제1 방향으로는 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 가지고, 상기 제2 방향으로는 상기 제1 폭(W1)을 가질 수 있다.
예시적인 실시예에서, 도 4 및 5에 도시된 반도체 소자를 형성하는 경우, 상기 제1 더미홀(110b) 부위에 사용되는 레티클 형상은 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는 정사각형 형상을 가질 수 가질 수 있다. 이 때, 상기 제1 더미홀(110b)의 상부면은 상기 제1 폭보다 더 넓은 제2 폭을 갖는 원형일 수 있다.
예시적인 실시예에서, 도 6 및 7에 도시된 반도체 소자를 형성하는 경우, 상기 제1 더미홀(110b)의 상부면은 이등변 삼각형의 형상을 가질 수 있다. 상기 이등변 삼각형의 밑변은 상기 제2 영역(R2)에 인접하게 배치될 수 있다.
예시적인 실시예에서, 도 8 및 9에 도시된 반도체 소자를 형성하는 경우, 상기 제1 더미홀(110b)의 상부면은 이등변 삼각형의 형상을 가질 수 있다. 상기 이등변 삼각형의 밑변은 상기 제1 영역(R1)에 인접하게 배치될 수 있다.
예시적인 실시예에서, 도 10 및 11에 도시된 반도체 소자를 형성하는 경우, 상기 제1 더미홀(110b)의 상부면은 마름모 형상을 가질 수 있다.
예시적인 실시예에서, 도 12 및 13에 도시된 반도체 소자를 형성하는 경우, 상기 제1 더미홀(110b)의 상부면은 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 더미홀(110b)은 복수개가 구비되고 서로 이격되면서 일렬로 배치될 수 있다.
예시적인 실시예에서, 도 14에 도시된 반도체 소자를 형성하는 경우, 상기 제1 더미홀(110b)의 상부면은 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
이와같이, 상기 제1 더미홀(110b)의 형상 및 배치에 따라 도 1 내지 도 14에 도시된 반도체 소자를 각각 형성할 수 있다.
상기와 같이, 상기 제1 더미홀(110b)과 이와 인접하는 채널홀들(110a)은 상기 제2 피치(P2)를 갖도록 배치되므로, 상기 제1 더미홀들(110b)을 형성하는 과정에서 상기 제1 더미홀들(110b)이 낫 오픈되는 등의 불량이 감소될 수 있다. 따라서, 후속 공정에서 형성되는 제1 더미 구조물의 불량이 감소될 수 있다.
도 21을 참조하면, 상기 채널홀(110a), 제1 더미홀(110b) 및 제2 더미홀(110c)의 하부에는 상기 기판(100)과 접촉하는 반도체 패턴(112)을 더 형성할 수 있다. 이 후, 상기 채널홀들(110a) 내부를 채우는 채널 구조물들(122)을 형성하고, 상기 제1 더미홀들(110b) 내부를 채우는 제1 더미 구조물들(124)을 형성하고, 상기 제2 더미홀들(110c) 내부를 채우는 제2 더미 구조물들(126)을 형성한다. 상기 채널 구조물(122), 제1 더미 구조물(124) 및 제2 더미 구조물(126)은 상기 반도체 패턴(112) 상에 형성될 수 있다.
구체적으로, 상기 채널홀들(110a) 및 제1 더미홀들(110b) 및 제2 더미홀들(110c)에 노출되는 기판(100) 상에 선택적 에피택셜 성장 공정을 수행하여 상기 반도체 패턴(112)을 형성할 수 있다. 상기 반도체 패턴(112) 상에, 상기 채널홀(110a) 내부를 채우는 채널 구조물(122)과 상기 제1 더미홀(110b) 내부를 채우는 제1 더미 구조물(124) 및 상기 제2 더미홀(110c) 내부를 채우는 제2 더미 구조물(126)을 형성할 수 있다. 상기 채널 구조물(122) 및 제1 및 제2 더미 구조물들(124, 126)은 동일한 적층 구조를 가질 수 있다.
예시적인 실시예에서, 상기 채널 구조물(122) 및 제1 더미 구조물(124) 및 제2 더미 구조물(126)은 유전막 구조물(114), 채널(116), 매립 절연 패턴(118) 및 상부 도전 패턴(120)을 포함할 수 있다.
상기 유전막 구조물(114)은 도시하지는 않았지만, 상기 채널(116) 표면으로부터 적층되는 터널 절연막, 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 상기 채널(116)은 상기 유전막 구조물(114) 및 반도체 패턴(112) 상에 형성될 수 있다. 상기 매립 절연 패턴(118)은 상기 채널(116)에 의해 생성되는 공간을 채우도록 형성될 수 있다. 상기 상부 도전 패턴(120)은 상기 유전막 구조물(114), 채널(116) 및 매립 절연 패턴(118) 상에 형성될 수 있다.
상기 채널 구조물(122)은 상기 채널홀(110a)과 실질적으로 동일한 배치 및 형상을 갖고, 상기 제1 더미 구조물(124)은 상기 제1 더미홀(110b)과 실질적으로 동일한 배치 및 형상을 갖고, 상기 제2 더미 구조물(126)은 상기 제2 더미홀(110c)과 실질적으로 동일한 배치 및 형상을 가질 수 있다.
즉, 상기 채널 구조물(122), 제1 더미 구조물(124) 및 제2 더미 구조물(126)은 상기 제1 더미홀들(110b)의 배치 및 형상에 따라, 도 1 내지 도 14에 도시된 반도체 소자 중 어느 하나와 동일한 형상 및 배치를 가질 수 있다.
도 22 및 도 23을 참조하면, 상기 제1 상부 층간 절연막(108) 및 예비 계단형 몰드 구조물(106a) 상에 제2 상부 층간 절연막(128)을 형성한다. 상기 제2 상부 층간 절연막(128)의 상부면은 평탄할 수 있다.
상기 예비 계단형 몰드 구조물(106a), 제1 및 제2 상부 층간 절연막(108, 128)을 이방성 식각하여 상기 제1 방향으로 연장되는 개구부(130)를 형성한다. 따라서, 상기 예비 계단형 몰드 구조물(106a)이 서로 분리되어 상기 개구부(130)의 양 측으로 계단형 몰드 구조물(106b)이 형성될 수 있다. 상기 개구부(130)의 저면에는 기판(100) 표면이 노출될 수 있다.
이 후, 상기 개구부(130)에 의해 측벽이 노출된 희생막들(104)을 제거할 수 있다. 예시적인 실시예들에 따르면, 상기 희생막들(104)은 등방성 식각 공정을 통해 제거될 수 있다. 상기 희생막들(104)이 제거됨에 따라, 각 층의 절연막들(102) 사이에 갭(132)이 형성될 수 있다.
상기 희생막들(104)이 제거될 때, 상기 채널 구조물(122) 및 제1 및 제2 더미 구조물들(124, 126)에 의해 상기 계단형 몰드 구조물(106b)의 절연막들(102)이 안정적으로 지지될 수 있다.
도 24 및 25를 참조하면, 상기 갭(132)의 내부에 도전 물질을 채워넣음으로써 상기 제1 및 제2 영역(R1, R2)에 각각 도전 패턴들(134)을 형성한다.
따라서, 상기 제1 영역(R1)에는 도전 패턴들(134) 및 절연막들(102)이 적층되는 도전 패턴 구조물(140)이 형성될 수 있다. 상기 제2 영역(R2)에는 상기 도전 패턴들(134) 및 절연막(102)이 적층되고 계단 형상을 갖는 패드 구조물들(142)이 형성될 수 있다.
상기 개구부(130) 내를 채우는 절연 패턴(144)을 형성할 수 있다.
이 후, 상기 제1 및 제2 상부 층간 절연막(108, 128)을 관통하여 상기 패드 구조물들(142)의 도전 패턴들(134)과 각각 접촉하는 콘택 플러그들(136)을 형성한다. 상기 콘택 플러그들(136)은 상기 제2 더미 구조물(126)과 서로 이격되도록 형성된다.
상기 제2 상부 층간 절연막(128) 상에 상기 콘택 플러그(136)의 상부면과 전기적으로 연결되는 배선 라인(도시안됨)을 형성한다. 상기 배선 라인은 상기 제2 방향으로 연장될 수 있다.
상기 설명한 공정을 통해, 예시적인 실시예에 따른 수직형 반도체 소자를 제조할 수 있다.
도 26은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 26에 도시된 수직형 반도체 소자는 제2 더미 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 26을 참조하면, 상기 제1 더미 구조물(124) 및 채널 구조물(122)은 동일한 적층 구조를 가질 수 있다. 상기 제2 더미 구조물(126a)은 상기 제1 더미 구조물(124) 및 채널 구조물(122)과는 다른 적층 구조를 가질 수 있다.
예를들어, 상기 제2 더미 구조물(126a)은 절연 물질만으로 구성된 필러 형상을 가질 수 있다. 상기 절연 물질은 실리콘 산화물을 포함할 수 있다.
그러나, 상기 제2 더미 구조물들(126a)의 배치는 도 1 내지 3을 참조로 설명한 것과 실질적으로 동일할 수 있다.
다른 예시적인 실시예에서, 수직형 반도체 소자는 도 4 내지 도 14를 참조로 설명한 수직형 반도체 소자와 동일한 구성을 가지면서, 다만, 상기 제2 더미 구조물들(126a)은 절연 물질만으로 구성된 필러 형상을 가질 수도 있다.
도 27 및 도 28은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 27을 참조하면, 먼저, 도 15 내지 도 18을 참조로 설명한 것과 동일한 공정을 수행한다.
이 후, 상기 제1 영역(R1)의 상기 예비 계단형 몰드 구조물(106a)을 이방성 식각하여, 채널홀들(110a) 및 제1 더미홀들(110b)을 형성한다.
상기 채널홀(110a) 및 제1 더미홀(110b)하부에 상기 기판(100)과 접촉하는 반도체 패턴(112)을 형성한다. 상기 반도체 패턴(112) 상에, 상기 채널홀들(110a) 내부를 채우는 채널 구조물들(122)을 형성하고, 상기 제1 더미홀들(110b) 내부를 채우는 제1 더미 구조물들(124)을 형성한다.
도 28을 참조하면, 상기 제2 영역(R2)의 상기 예비 계단형 몰드 구조물(106a) 및 제1 상부 층간 절연막(108)을 이방성 식각하여 제2 더미홀들(110c)을 형성한다. 상기 제2 더미홀들(110c) 내부에 절연 물질을 채워넣고 평탄화함으로써, 제2 더미 구조물들(126a)을 형성한다. 상기 절연 물질은 실리콘 산화물을 포함할 수 있다.
이와같이, 상기 채널 구조물들(122) 및 제1 더미 구조물들(124)을 형성하는 공정과, 상기 제2 더미 구조물들(126a)을 형성하는 공정을 별도로 수행할 수 있다. 따라서, 상기 채널 구조물들(122) 및 제1 더미 구조물들(124)은 서로 동일한 적층 구조를 가질 수 있다. 또한, 상기 제2 더미 구조물(126a)은 상기 채널 구조물들(122) 및 제1 더미 구조물들(124)과 서로 다른 구조를 가질 수 있다.
이와는 다른 방법으로, 상기 제2 더미 구조물(126a)을 먼저 형성한 다음에, 상기 채널 구조물(122) 및 제1 더미 구조물(124)을 형성할 수도 있다.
이 후, 도 22 내지 도 25를 참조로 설명한 공정들을 동일하게 수행할 수 있다. 따라서, 도 28에 도시된 것과 동일한 반도체 소자를 제조할 수 있다.
도 29는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 29에 도시된 수직형 반도체 소자는 제1 더미 구조물을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 29를 참조하면, 상기 제1 더미 구조물(125) 및 이와 이웃하는 채널 구조물(122)과 다른 형상을 가질 수 있다.
상기 제1 더미 구조물(125)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 상기 제2 영역(R2)과 인접하게 배치되는 구조물일 수 있다. 예시적인 실시예에서, 상기 제1 더미 구조물(12)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 가장 마지막 열(c)로부터 복수개의 열에 위치하는 구조물일 수 있다. 도 29에 도시된 것과 같이, 상기 제1 더미 구조물(12)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 가장 마지막 열(c)로부터 2개의 열에 각각 위치할 수 있다.
상기 제1 더미 구조물(125)은 도 1 내지 도 3을 참조로 설명한 것과 동일한 형상을 가질 수 있다. 즉, 상기 제1 더미 구조물(125)의 상부면은 상기 채널 구조물(122)의 상부면에 비해 상기 제1 방향으로 더 긴 형상을 갖는 타원 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 더미 구조물(125)의 상부면은 상기 제1 방향으로는 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 가지고, 상기 제2 방향으로는 상기 제1 폭(W1)을 가질 수 있다.
도 30은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 30에 도시된 수직형 반도체 소자는 제1 더미 구조물을 제외하고는 도 10 및 도 11을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 30을 참조하면, 상기 제1 더미 구조물(125) 및 이와 이웃하는 채널 구조물(122)과 다른 형상을 가질 수 있다.
상기 제1 더미 구조물(125)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 상기 제2 영역(R2)과 인접하게 배치되는 구조물일 수 있다. 예시적인 실시예에서, 상기 제1 더미 구조물(125)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 가장 마지막 열(c)로부터 복수개의 열에 위치하는 구조물일 수 있다. 도 30에 도시된 것과 같이, 상기 제1 더미 구조물(125)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 가장 마지막 열(c)로부터 2개의 열에 각각 위치할 수 있다.
상기 제1 더미 구조물(125)은 도 10 및 도 11을 참조로 설명한 것과 동일한 형상을 가질 수 있다. 즉, 상기 제1 더미 구조물(125)의 상부면은 마름모 형상을 가질 수 있다. 상기 마름모에서 긴 길이를 갖는 대각선이 제1 방향으로 향하도록 배치될 수 있다. 상기 마름모에서 긴 길이를 갖는 대각선은 상기 제1 방향으로 상기 제1 폭(W1)보다 더 넓은 제2 폭(W2)을 가질 수 있다.
이와 다른 실시예에서, 도시하지는 않았지만, 상기 도 4 내지 도 9 및 도 12 내지 도 14를 참조로 설명한 수직형 메모리 소자들 중 어느 하나와 동일한 구조를 갖고, 다만, 상기 제1 더미 구조물(124)이 상기 제1 영역(R1) 내에서 상기 제1 방향으로 가장 마지막 열(c)로부터 2개의 열에 위치하도록 할 수 있다.
도 31은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 31에 도시된 수직형 반도체 소자는 제1 더미 구조물을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 31을 참조하면, 상기 제1 더미 구조물(125a) 및 이와 이웃하는 채널 구조물(122)과 다른 형상을 가질 수 있다.
상기 제1 더미 구조물(125a)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 상기 제2 영역(R2)과 가장 인접하게 배치될 수 있다. 상기 제1 더미 구조물(125a)의 상부면은 정형화된 형상을 갖지 않을 수 있다. 도 31에 도시된 것과 같이, 상기 제1 더미 구조물(125a)의 상부면은 상기 제2 방향으로 연장될 수 있다. 상기 제1 더미 구조물(125a)의 일부 측벽은 곡선을 가질 수 있다.
이와같이, 상기 제1 더미 구조물(125a)의 형상이 상기 채널 구조물과 다르게 변하는 경우, 상기 제1 더미 구조물(125a)을 형성하기 위한 제1 더미홀을 형성할 때 사진 공정 마진이 증가하게 되어 0상기 제1 더미홀의 불량이 감소될 수 있다. 또한, 상기 제1 더미 구조물(125a)의 불량이 감소될 수 있다.
도 32는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 32에 도시된 수직형 반도체 소자는 제1 더미 구조물을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일할 수 있다.
도 32를 참조하면, 상기 제1 더미 구조물(125b) 및 이와 이웃하는 채널 구조물(122)과 다른 형상을 가질 수 있다.
상기 제1 더미 구조물(125b)은 상기 제1 영역(R1) 내에서 상기 제1 방향으로 상기 제2 영역(R2)과 가장 인접하게 배치될 수 있다. 상기 제1 더미 구조물(125b)의 상부면은 정형화된 형상을 갖지 않을 수 있다. 도 32에 도시된 것과 같이, 상기 제1 더미 구조물(125b)의 상부면은 다각형의 형상을 가질 수 있다. 또한, 상기 제1 더미 구조물(125b)의 상부면의 면적은 상기 채널 구조물(122)의 상부면 면적보다 더 클 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 절연막
104 : 희생막 106a :예비 계단형 몰드 구조물
108 : 제1 상부 층간 절연막
110a : 채널홀 110b : 제1 더미홀
110c : 제2 더미홀 112 : 반도체 패턴
114 : 유전막 구조물 116 : 채널
118 : 매립 절연 패턴 120 : 상부 도전 패턴
122 : 채널 구조물 124 : 제1 더미 구조물
126, 126a : 제2 더미 구조물
128 : 제2 상부 층간 절연막
130 : 개구부 132 : 갭
134 : 도전 패턴 136 : 콘택 플러그
140 : 도전 패턴 구조물 142 : 패드 구조물
144 : 절연 패턴

Claims (20)

  1. 기판의 제1 영역 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물;
    상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물;
    상기 도전 패턴 구조물을 관통하여 상기 기판 상에 규칙적으로 배치되는 채널 구조물들;
    상기 도전 패턴 구조물을 관통하여 상기 기판 상에 형성되고, 상기 제2 영역과 가장 인접하게 배치되는 제1 더미 구조물들; 및
    상기 패드 구조물을 관통하여 상기 기판 상에 배치되는 제2 더미 구조물들을 포함하고,
    상기 채널 구조물은 상기 제1 방향으로 제1 폭을 갖고, 상기 제1 더미 구조물은 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 도전 패턴 구조물 및 패드 구조물은 도전 패턴 및 절연막이 반복 적층되는 구조를 갖고, 상기 패드 구조물은 상기 제1 방향으로 계단 형상을 갖는 수직형 반도체 소자.
  3. 제1항에 있어서, 서로 이웃하는 열에 배치되는 가장 인접한 채널 구조물들의 제1 방향의 중심 사이 간격은 제1 피치를 갖고, 서로 이웃하는 열에 배치되는 서로 인접하는 채널 구조물과 제1 더미 구조물들의 제1 방향의 중심 사이 간격은 상기 제1 피치보다 넓은 제2 피치를 갖는 수직형 반도체 소자.
  4. 제3항에 있어서, 서로 인접하는 상기 제2 채널 구조물들의 제1 방향의 중심 사이의 간격은 상기 제2 피치보다 더 넓은 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 제1 더미 구조물의 상부면은 상기 채널 구조물의 상부면에 비해 상기 제1 방향으로 더 긴 형상을 갖는 타원 형상을 갖는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 제1 더미 구조물의 상부면은 원형, 삼각형 또는 다각형을 갖는 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 제1 더미 구조물의 상부면은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는 수직형 반도체 소자.
  8. 제1항에 있어서, 상기 제1 더미 구조물들은 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치되고, 상기 제1 더미 구조물들 및 상기 제1 더미 구조물과 가장 인접하는 채널 구조물은 상기 제2 방향으로 지그 재그로 배치되는 수직형 반도체 소자.
  9. 제1항에 있어서, 상기 채널 구조물, 제1 및 제2 더미 구조물들은 서로 동일한 적층 구조를 갖는 수직형 반도체 소자.
  10. 제1항에 있어서, 상기 채널 구조물과 제1 더미 구조물은 서로 동일한 적층 구조를 갖고, 상기 채널 구조물과 제2 더미 구조물들은 서로 다른 적층 구조를 갖는 수직형 반도체 소자.
  11. 제1항에 있어서, 상기 채널 구조물들은 각 행에서 상기 제1 방향으로 나란하게 배치되고, 짝수행과 홀수행의 채널 구조물들은 상기 제1 방향과 수직한 제2 방향으로 서로 지그재그로 배열되는 수직형 반도체 소자.
  12. 기판의 제1 영역 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물;
    상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물;
    상기 도전 패턴 구조물을 관통하여 상기 기판 상에 규칙적으로 배치되는 채널 구조물들;
    상기 도전 패턴 구조물을 관통하여 상기 기판 상에 형성되고, 상기 제2 영역과 가장 인접하게 배치되는 제1 더미 구조물들; 및
    상기 패드 구조물을 관통하여 상기 기판 상에 배치되는 제2 더미 구조물들을 포함하고,
    서로 이웃하는 열에 배치되는 가장 인접한 채널 구조물들의 제1 방향의 중심 사이 간격은 제1 피치를 갖고, 서로 이웃하는 열에 배치되는 서로 인접하는 채널 구조물과 제1 더미 구조물들의 제1 방향의 중심 사이 간격은 상기 제1 피치보다 넓은 제2 피치를 갖는 수직형 반도체 소자.
  13. 제12항에 있어서, 상기 도전 패턴 구조물 및 패드 구조물은 도전 패턴 및 절연막이 반복 적층되는 구조를 갖고, 상기 패드 구조물은 상기 제1 방향으로 계단 형상을 갖는 수직형 반도체 소자.
  14. 제12항에 있어서, 상기 채널 구조물은 상기 제1 방향으로 제1 폭을 갖고, 상기 제1 더미 구조물은 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는 수직형 반도체 소자.
  15. 제12항에 있어서, 상기 제1 더미 구조물의 상부면은 상기 채널 구조물의 상부면에 비해 상기 제1 방향으로 더 긴 형상을 갖는 타원 형상을 갖는 수직형 반도체 소자.
  16. 제12항에 있어서, 상기 제1 더미 구조물의 상부면은 원형, 삼각형 또는 다각형을 갖는 수직형 반도체 소자.
  17. 제12항에 있어서, 상기 채널 구조물 및 제1 더미 구조물들은 서로 동일한 적층 구조를 갖는 수직형 반도체 소자.
  18. 기판의 제1 영역 상에 형성되고, 제1 방향으로 연장되는 도전 패턴 구조물;
    상기 제1 영역 양 측에 위치하는 기판의 제2 영역 상에서 형성되고, 상기 도전 패턴 구조물의 측벽과 접하는 패드 구조물;
    상기 도전 패턴 구조물을 관통하여 상기 기판 상에 규칙적으로 배치되는 채널 구조물들;
    상기 도전 패턴 구조물을 관통하여 상기 기판 상에 형성되고, 상기 제2 영역과 가장 인접하게 배치되고, 상기 채널 구조물들의 상부면의 형상과 다른 상부면 형상을 갖는 제1 더미 구조물들; 및
    상기 패드 구조물을 관통하여 상기 기판 상에 배치되는 제2 더미 구조물들을 포함하는 수직형 반도체 소자.
  19. 제18항에 있어서, 상기 채널 구조물의 상부면은 상기 제1 방향으로 제1 폭을 갖고, 상기 제1 더미 구조물의 상부면은 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는 수직형 반도체 소자.
  20. 제18항에 있어서, 서로 이웃하는 열에 배치되는 가장 인접한 채널 구조물들의 제1 방향의 중심 사이 간격은 제1 피치를 갖고, 서로 이웃하는 열에 배치되는 서로 인접하는 채널 구조물과 제1 더미 구조물들의 제1 방향의 중심 사이 간격은 상기 제1 피치보다 넓은 제2 피치를 갖는 수직형 반도체 소자.
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