CN109427806B - 包括堆叠结构和沟槽的半导体装置 - Google Patents

包括堆叠结构和沟槽的半导体装置 Download PDF

Info

Publication number
CN109427806B
CN109427806B CN201810653341.7A CN201810653341A CN109427806B CN 109427806 B CN109427806 B CN 109427806B CN 201810653341 A CN201810653341 A CN 201810653341A CN 109427806 B CN109427806 B CN 109427806B
Authority
CN
China
Prior art keywords
dummy
main
trench
source line
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810653341.7A
Other languages
English (en)
Other versions
CN109427806A (zh
Inventor
曹升铉
李光镐
柳志桓
金钟秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109427806A publication Critical patent/CN109427806A/zh
Application granted granted Critical
Publication of CN109427806B publication Critical patent/CN109427806B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了一种半导体装置。所述半导体装置包括位于基底上的多个块。沟槽设置在多个块之间。导电图案形成在沟槽内部。沟槽中的最外面的沟槽的下端形成在比与最外面的沟槽相邻的沟槽的下端的水平高的水平处。多个块中的每个包括交替且重复地堆叠的绝缘层和栅电极。柱沿与基底的上表面正交的方向穿过绝缘层和栅电极。

Description

包括堆叠结构和沟槽的半导体装置
本专利申请要求于2017年8月22日在韩国知识产权局(KIPO)提交的第10-2017-0106033号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思的示例性实施例涉及一种半导体装置，更具体地，涉及一种包括堆叠结构和沟槽的半导体装置。
背景技术
通过使电子装置变轻、变薄和变短可以提高半导体装置的集成度。作为示例，已经尝试了使用其中绝缘层和电极层交替并重复地堆叠在基底上的堆叠结构的技术。可以通过垂直穿过堆叠结构并且平行的多个沟槽来限定多个单元块。所述多个沟槽中的每个可以具有相对高的纵横比。在包括沟槽的半导体装置中，沟槽中的最外面的沟槽会容易受到由模倾斜导致的各种缺陷的影响。
发明内容
本发明构思的示例性实施例提供了一种在单元阵列区的边缘处出现的缺陷数量减少并且集成度相对高的半导体装置。
本发明构思的示例性实施例提供了一种形成在单元阵列区的边缘处出现的缺陷数量减少并且集成度相对高的半导体装置的方法。
根据本发明构思的示例性实施例的半导体装置包括位于基底上的多个块。沟槽设置在所述多个块之间。导电图案形成在沟槽内部。沟槽中的最外面的沟槽的下端形成在比与最外面的沟槽相邻的沟槽的下端的水平高的水平处。所述多个块中的每个包括交替且重复地堆叠的绝缘层和栅电极。柱沿与基底的上表面正交的方向穿过绝缘层和栅电极。
根据本发明构思的示例性实施例的半导体装置包括具有主块区和与主块区相连的虚设块区的基底。多个主块在基底上形成在主块区中。多个虚设块在基底上形成在虚设块区中。多个主沟槽设置在主块之间。多个虚设沟槽设置在虚设块之间。主源极线形成在主沟槽内部。虚设源极线形成在虚设沟槽内部。主块和虚设块中的每个包括交替且重复地堆叠的绝缘层和栅电极。柱被定位和定尺寸为沿与基底的上表面正交的方向穿过绝缘层和栅电极。虚设源极线中的最外面的虚设源极线的下端形成在比主源极线的下端水平高的水平处。
根据本发明构思的示例性实施例的半导体装置包括位于基底上的多个主块和多个虚设块。主沟槽位于主块之间。虚设沟槽位于虚设块之间。主源极线形成在主沟槽内部。虚设源极线形成在虚设沟槽内部。主块和虚设块中的每个包括交替且重复地堆叠的绝缘层和栅电极。柱被定位和定尺寸为沿与基底的上表面正交的方向穿过绝缘层和栅电极。从虚设沟槽中选择的至少一个虚设沟槽具有与主沟槽中的每个的宽度不同的宽度。
根据本发明构思的示例性实施例的半导体装置包括基底，所述基底包括主块区和虚设块区。至少两个主块柱位于主块区中。至少两个虚设柱位于虚设块区中。至少两个主块沟槽位于主块区中。所述至少两个主块柱将所述至少两个主块沟槽彼此分开。主源极线位于所述至少两个主块沟槽中的每个中。至少两个虚设块沟槽位于虚设块区中。虚设源极线位于所述至少两个虚设块沟槽中的每个中。栅电极和绝缘层交替且重复地堆叠在基底上方。栅电极和绝缘层中的每个的延伸方向与所述至少两个主块柱和所述至少两个虚设柱的延伸方向垂直。所述至少两个虚设块沟槽中的一个的最低水平比所述至少两个主块沟槽中的每个的最低水平与基底的所述上表面间隔得更远。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其它目的、特征和方面对于本领域普通技术人员将变得更加清楚，其中：
图1至图6是示出了根据本发明构思的示例性实施例的半导体装置的剖视图；
图7和图8均是示出了图1的一部分的局部放大图；
图9是根据本发明构思的示例性实施例的半导体装置的局部剖视图；
图10是根据本发明构思的示例性实施例的半导体装置的布局图；
图11至图18是沿着图10的线I-I'截取的剖视图，其示出了根据本发明构思的示例性实施例的形成半导体装置的方法；以及
图19是根据本发明构思的示例性实施例的半导体装置的布局图。
具体实施方式
图1至图6是示出根据本发明构思的示例性实施例的半导体装置的剖视图。图7和图8均是示出图1的一部分的局部放大图。根据本发明构思的示例性实施例的半导体装置可以包括诸如垂直NAND(VNAND)或三维NAND(3D-NAND)存储器的闪速存储器。
参照图1，根据本发明构思的示例性实施例的半导体装置可以包括具有主块区MB和虚设块区DB的单元阵列区。虚设块区DB可以与主块区MB相连。虚设块区DB可以设置在单元阵列区的边缘处。作为示例，基底21可以包括虚设块区DB和主块区MB。
半导体装置可以包括绝缘层25、模层27、第一绝缘中间层29、柱41和42、第二绝缘中间层45、沟槽131、132、141、142和143、杂质区47、栅极绝缘层53、栅电极G1至Gn、间隔件55、源极线151、152、161、162和163、第三绝缘中间层57、第一位插塞61、子位线63、第四绝缘中间层65、第二位插塞67以及位线69，以上组件形成在具有主块区MB和虚设块区DB的基底21上。
柱41和42可以包括形成在主块区MB中的单元柱41和形成在虚设块区DB中的虚设柱42。柱41和42中的每个可以包括半导体图案31、沟道结构37和导电垫39。沟道结构37可以包括信息存储图案33、沟道图案34和芯图案35。
沟槽131、132、141、142和143可以包括第一主沟槽131、第二主沟槽132、第一虚设沟槽141、第二虚设沟槽142和第三虚设沟槽143。沟槽131、132、141、142和143可以彼此平行地定位。例如，沟槽131、132、141、142和143中的每个的延伸方向可以沿与基底21的上表面正交的方向延伸，沟槽131、132、141、142和143的延伸方向可以基本彼此平行。在本发明构思的示例性实施例中，沟槽131、132、141、142和143可以称作字线切口(WLCUT)或共源极线(CSL)沟槽。沟槽131、132、141、142和143可以限定第一主块MB1、第二主块MB2、第三主块MB3、第一虚设块DB1、第二虚设块DB2和第三虚设块DB3。
第一主块MB1、第二主块MB2和第三主块MB3可以限定在主块区MB中。第一虚设块DB1、第二虚设块DB2和第三虚设块DB3可以限定在虚设块区DB中。在本发明构思的示例性实施例中，可以选择性地省略第二虚设块DB2和第三虚设块DB3。在本发明构思的示例性实施例中，虚设块区DB可以包括4到8个虚设块，但是本发明构思的示例性实施例不限于此。
第一主块MB1、第二主块MB2、第三主块MB3、第一虚设块DB1、第二虚设块DB2和第三虚设块DB3中的每个可以包括其中绝缘层25和栅电极G1至Gn交替并重复地堆叠的堆叠结构。第一主块MB1、第二主块MB2和第三主块MB3中的每个可以包括(例如，沿着与基底21的上表面正交的方向)垂直穿过绝缘层25和栅电极G1至Gn的单元柱41。第一虚设块DB1、第二虚设块DB2和第三虚设块DB3中的每个可以包括虚设柱42。模层27可以部分地保留在第一虚设块DB1和第二虚设块DB2中。模层27可以设置在绝缘层25之间。模层27中的每个可以形成在与栅电极G1至Gn中的每个的水平基本相同的水平处。模层27可以与栅电极G1至Gn的侧表面直接接触。作为示例，模层27中的每个可以设置在相应的绝缘层25的上表面的一部分上(例如，可以与所述一部分直接接触)。例如，模层27中的每个可以设置在相应的绝缘层25的上表面的其上未设置相应的栅电极(例如，栅电极G1至Gn中的一个)的部分上(例如，可以与所述部分直接接触)。因此，相应的栅电极可以设置在相应的绝缘层25的第一部分上，而模层27设置在相应的绝缘层25的第二部分上。
第一栅电极G1可以与地选择线(GSL)对应。第二栅电极G2至第(n-2)栅电极Gn-2中的每个可以与控制栅极线对应。第(n-1)栅电极Gn-1和第n栅电极Gn中的每个可以与串选择线(SSL)或漏极选择线(DSL)对应。
第一虚设块DB1可以限定在虚设块区DB的最外侧区域(例如，虚设块区的距离主块区MB相对最远的区域)中。第一虚设沟槽141可以形成在第一虚设块DB1与第二虚设块DB2之间。第一虚设沟槽141可以形成为沟槽131、132、141、142和143中最外面的沟槽。第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143可以(例如，沿着与基底21的上表面正交的方向)垂直地完全穿过绝缘层25和栅电极G1至Gn。第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143的下端可以形成在比基底21的上端(例如，上表面)的水平低的水平处。
第一虚设沟槽141的下端可以形成在比第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143的下端的水平高的水平处。在本发明构思的示例性实施例中，第一虚设沟槽141的下端可以形成在比模层27中的最低层的水平高的水平处。第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143的横向宽度可以彼此基本相同。例如，横向宽度可以沿着与基底21的上表面平行的方向彼此相同。第一虚设沟槽141的横向宽度可以小于第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143中的每个的横向宽度。
在本发明构思的示例性实施例中，第一虚设沟槽141的下端可以形成在比第一栅电极G1的水平高的水平处。第一虚设沟槽141的下端可以形成在第一栅电极G1与第二栅电极G2之间。第一虚设沟槽141的下端可以形成在模层27中的最低层与第二栅电极G2之间。
杂质区47可以处于与共源极区对应的位置。源极线151、152、161、162和163可以包括第一主源极线151、第二主源极线152、第一虚设源极线161、第二虚设源极线162和第三虚设源极线163。
第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163均可以与杂质区47中的对应的一个直接接触。第一虚设源极线161的下端可以与绝缘层25中的第二低层直接接触。例如，第一虚设源极线161的下端可以位于绝缘层25中的第二低层的上表面与下表面之间。
第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163的下端可以形成在比基底21的上端(例如，上表面)的水平低的水平处。第一虚设源极线161的下端可以形成在比第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163的下端的水平高的水平处。在本发明构思的示例性实施例中，第一虚设源极线161的下端可以形成在比模层27中的最低层高的水平处。第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163的横向宽度可以彼此基本相同。第一虚设源极线161的横向宽度可以小于第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163中的每个的横向宽度。
在本发明构思的示例性实施例中，第一虚设源极线161的下端可以形成在比第一栅电极G1的水平高的水平处。第一虚设源极线161的下端可以形成在第一栅电极G1与第二栅电极G2之间。第一虚设源极线161的下端可以形成在模层27中的最低层与第二栅电极G2之间。
根据本发明构思的另一实施例(例如，见图1)，半导体装置可以包括包含主块区MB和虚设块区DB的基底21。至少两个主块柱(例如，41)可以位于主块区MB中。至少两个虚设柱(例如，42)可以位于虚设块区DB中。至少两个主块沟槽(例如，131和132)可以位于主块区MB中。至少两个主块柱可以将至少两个主块沟槽彼此分开。主源极线(例如，151和152)可以位于至少两个主块沟槽中的每个中。至少两个虚设块沟槽(例如，141、142和/或143)可以位于虚设块区DB中。虚设源极线(例如，161、162和/或163)可以位于至少两个虚设块沟槽中的每个中。栅电极(例如，Gn至G1)和绝缘层(例如，25)可以交替且重复地堆叠在基底21上方。栅电极和绝缘层中的每个的延伸方向可以与至少两个主块柱和至少两个虚设柱的延伸方向垂直。至少两个虚设块沟槽中的一个(例如，141)的最低的水平可以比至少两个主块沟槽(例如，131和132)中的每个的最低的水平与基底21的上表面间隔得更远。
参照图2，第一虚设沟槽141的横向宽度可以与第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143中的每个的横向宽度基本相同。第一虚设沟槽141的下端可以形成在比第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143的下端的水平高的水平处。在本发明构思的示例性实施例中，第一虚设沟槽141的下端可以形成在比模层27中的最低层的水平高的水平处。
第一虚设源极线161的横向宽度可以与第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163中的每个的横向宽度基本相同。第一虚设源极线161的下端可以形成在比第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163的下端的水平高的水平处。在本发明构思的示例性实施例中，第一虚设源极线161的下端可以形成在比模层27中的最低层的水平高的水平处。
参照图3，第二虚设沟槽142的下端可以形成在比第一主沟槽131、第二主沟槽132和第三虚设沟槽143的下端的水平高的水平处。第二虚设沟槽142的下端可以形成在比第一虚设沟槽141的下端的水平低的水平处。在本发明构思的示例性实施例中，第二虚设沟槽142可以定位和定尺寸为(例如，沿与基底21的上表面正交的方向)穿过第一栅电极G1，第二虚设沟槽142的下端可以形成在比基底21的上端(例如，上表面)的水平高的水平处。
第二虚设源极线162的下端可以形成在比第一主源极线151、第二主源极线152和第三虚设源极线163的下端的水平高的水平处。第二虚设源极线162的下端可以形成在比第一虚设源极线161的下端的水平低的水平处。在本发明构思的示例性实施例中，第二虚设源极线162的下端可以形成在比基底21的上端(例如，上表面)的水平高的水平处。
参照图4，第二虚设沟槽142的下端可以形成在比第一主沟槽131、第二主沟槽132和第三虚设沟槽143的下端的水平高的水平处。第二虚设沟槽142的下端可以形成在比第一虚设沟槽141的下端的水平低的水平处。在本发明构思的示例性实施例中，第二虚设沟槽142和第一虚设沟槽141的下端可以形成在比基底21的上端(例如，上表面)的水平低的水平处。
第二虚设源极线162的下端可以形成在比第一主源极线151、第二主源极线152和第三虚设源极线163的下端的水平高的水平处。第二虚设源极线162的下端可以形成在比第一虚设源极线161的下端的水平低的水平处。在本发明构思的示例性实施例中，第二虚设源极线162和第一虚设源极线161的下端可以形成在比基底21的上端(例如，上表面)的水平低的水平处。
参照图5，半导体装置可以包括下绝缘层25、下模层27、第一绝缘中间层29、下柱41和42、上绝缘层225、上模层227、上柱241和242、第二绝缘中间层45、沟槽131、132、141、142和143、杂质区47、栅极绝缘层53、栅电极G1至Gn和Gm-4至Gm、间隔件55、源极线151、152、161、162和163、第三绝缘中间层57、第一位插塞61、子位线63、第四绝缘中间层65、第五绝缘中间层229、第二位插塞67以及位线69，以上组件形成在基底21上。
下绝缘层25、下模层27、第一绝缘中间层29、栅电极G1至Gn以及下柱41和42可以包括在下堆叠结构中。上绝缘层225、上模层227、栅电极Gm-4至Gm、上柱241和242以及第五绝缘中间层229可以包括在上堆叠结构中。根据本发明构思的示例性实施例的半导体装置可以具有双堆叠结构。在本发明构思的示例性实施例中，半导体装置可以具有多堆叠结构。
下柱41和42可以包括下单元柱41和下虚设柱42。下柱41和42中的每个可以包括半导体图案31、下沟道结构37和下导电垫39。下沟道结构37可以包括下信息存储图案33、下沟道图案34和下芯图案35。上柱241和242可以包括形成在下单元柱41上的上单元柱241和形成在下虚设柱42上的上虚设柱242。上柱241和242中的每个可以包括上沟道结构237和上导电垫239。上导电垫239可以设置在上柱241和242的每个的顶表面上。上沟道结构237可以包括上信息存储图案233、上沟道图案234和上芯图案235。
上绝缘层225、上模层227、第五绝缘中间层229、栅电极Gm-4至Gm、上沟道结构237和上导电垫239可以分别包括与下绝缘层25、下模层27、第一绝缘中间层29、栅电极G1至Gn、下沟道结构37和下导电垫39的材料基本相同的材料，并且可以分别使用与用于形成下绝缘层25、下模层27、第一绝缘中间层29、栅电极G1至Gn、下沟道结构37和下导电垫39类似的方法形成。
参照图6，半导体装置可以包括下绝缘层25、下模层27、第一绝缘中间层29、上绝缘层225、上模层227、柱41和42、第二绝缘中间层45、沟槽131、132、141、142和143，杂质区47、栅极绝缘层53、栅电极G1至Gn和Gm-4至Gm、间隔件55、源极线151、152、161、162和163、第三绝缘中间层57、第一位插塞61、子位线63、第四绝缘中间层65、第五绝缘中间层229、第二位插塞67和位线69，以上组件形成在基底21上。
下绝缘层25、下模层27、第一绝缘中间层29以及栅电极G1至Gn可以包括在下堆叠结构中。上绝缘层225、上模层227、栅电极Gm-4至Gm以及第五绝缘中间层229可以包括在上堆叠结构中。根据本发明构思的示例性实施例的半导体装置可以具有双堆叠结构。在本发明构思的示例性实施例中，半导体装置可以具有多堆叠结构。
柱41和42可以包括单元柱41和虚设柱42。柱41和42中的每个可以包括半导体图案31、沟道结构37和导电垫239。沟道结构37可以包括信息存储图案33、沟道图案34和芯图案35。柱41和42中的每个可以穿过上堆叠结构和下堆叠结构。
根据本发明构思的示例性实施例，可以形成限定主块MB1、MB2和MB3的主沟槽131和132以及限定虚设块DB1、DB2和DB3的虚设沟槽141、142和143。主源极线151和152可以分别形成在主沟槽131和132内部，虚设源极线161、162和163可以分别形成在虚设沟槽141、142和143内部。第一虚设沟槽141的下端可以形成在比主沟槽131和132的下端的水平高的水平处。第一虚设源极线161的下端可以形成在比主源极线151和152的下端的水平高的水平处。由于第一虚设沟槽141和第一虚设源极线161的构造的缘故，可以显著减小在单元阵列区的边缘处(例如，在虚设块区DB的最外边缘处)出现的缺陷的数量。因此，可以使虚设块DB1、DB2和DB3的大小和数量最小化。
参照图7，信息存储图案33可以包括隧道绝缘层71、围绕隧道绝缘层71的外侧的电荷存储层72以及围绕电荷存储层72的外侧的第一阻挡层73。第二阻挡层75可以覆盖栅电极G1至Gn的上表面和下表面，并且可以设置在栅电极G1至Gn与第一阻挡层73之间。
参照图8，信息存储图案33可以包括隧道绝缘层71、围绕隧道绝缘层71的外侧的电荷存储层72以及围绕电荷存储层72的外侧的第一阻挡层73。第一阻挡层73可以与栅电极G1至Gn直接接触。可以省略第二阻挡层75(见图7)，并且因此第一阻挡层73可以在省略第二阻挡层75时与栅电极G1至Gn直接接触。
图9是根据本发明构思的示例性实施例的半导体装置的局部剖视图。
参照图9，沟槽131、132、141、142和143的底部可以形成为倒圆且尖的。在本发明构思的示例性实施例中，沟槽131、132、141、142和143的下区可以形成为沿着向下方向(例如，沿着与基底21的上表面正交的方向)渐缩。源极线151、152、161、162和163的下端可形成为倒圆且尖的。在本发明构思的示例性实施例中，源极线151、152、161、162和163的下区可以形成为沿着向下方向(例如，沿着与基底21的上表面正交的方向)渐缩。
图10是根据本发明构思的示例性实施例的半导体装置的布局图。图11至图18是沿着图10的线I-I'截取的剖视图，其示出了根据本发明构思的示例性实施例的形成半导体装置的方法。在本发明构思的示例性实施例中，图10可以示出VNAND存储器的单元阵列区的一部分。
参照图10和图11，可以在具有主块区MB和虚设块区DB的基底21上形成绝缘层25和模层27。可以交替地并重复地堆叠绝缘层25和模层27。
基底21可以包括半导体基底，诸如，硅晶片或者绝缘体上硅(SOI)晶片。例如，基底21可以是包括诸如硼(B)的P型杂质的单晶硅晶片。
模层27可以包括相对于绝缘层25具有蚀刻选择性的材料。例如，绝缘层25可以包括氧化硅，模层27可以包括氮化硅。在本发明构思的示例性实施例中，可使用原位工艺在彼此相同的腔室中形成绝缘层25和模层27。作为示例，可以使用各种类型的化学气相沉积(CVD)方法或原子层沉积(ALD)方法形成绝缘层25和模层27。
参照图10和图12，在虚设块区DB的边缘中，绝缘层25和模层27的边缘可以被图案化并且具有台阶结构。可以在基底21上形成第一绝缘中间层29。第一绝缘中间层29可以覆盖绝缘层25和模层27的被形成为具有台阶结构的边缘。绝缘层25和模层27的边缘可以沿着与基底21的上表面平行的方向面对。第一绝缘中间层29可以包括诸如氧化硅、氮化硅、氮氧化硅或者其组合的绝缘材料。
参照图10和图13，可以将柱41和42形成为(例如，沿着与基底21的上表面正交的方向)穿过绝缘层25和模层27。柱41和42可以包括形成在主块区MB中的单元柱41和形成在虚设块区DB中的虚设柱42。柱41和42中的每个可以包括半导体图案31、沟道结构37和导电垫39。沟道结构37可以包括信息存储图案33、沟道图案34和芯图案35。
半导体图案31可以与基底21直接接触。例如，半导体图案31可以与基底21的上部直接接触。半导体图案31的下表面可以位于基底21的上表面下方。可以使用选择性外延生长(SEG)工艺形成半导体图案31。在本发明构思的示例性实施例中，半导体图案31可以包括具有P型杂质的单晶硅。可以在半导体图案31上形成沟道结构37。可以应用形成多个薄膜的工艺和回蚀工艺作为形成沟道结构37的工艺。
芯图案35可以包括包含氧化硅、氮化硅、氮氧化硅或其组合的绝缘体。在本发明构思的示例性实施例中，芯图案35可以包括多晶硅。沟道图案34可以围绕芯图案35的侧表面和下部。沟道图案34可以包括诸如多晶硅层的半导体层。沟道图案34可以与半导体图案31直接接触。信息存储图案33可以形成为围绕沟道图案34的外侧。
在本发明构思的示例性实施例中(例如，见图7和图8)，信息存储图案33可以包括隧道绝缘层71、围绕隧道绝缘层71的外侧的电荷存储层72以及围绕电荷存储层72的外侧的第一阻挡层73。信息存储图案33可以包括包含氧化硅、氮化硅、氮氧化硅、高K电介质或其组合的多个绝缘层。在本发明构思的示例性实施例中，隧道绝缘层71可以包括氧化硅，电荷存储层72可以包括氮化硅，第一阻挡层73可以包括氧化铝(AlO)。
可以在沟道结构37上形成导电垫39。可以使用形成薄膜的工艺和平坦化工艺形成导电垫39。平坦化工艺可以包括化学机械抛光(CMP)工艺、回蚀工艺或其组合。导电垫39可以与沟道结构37直接接触。导电垫39可以包括诸如多晶硅、金属、金属硅化物、金属氧化物、金属氮化物、导电碳或其组合的导电材料。
参照图10和图14，可以将第二绝缘中间层45形成为覆盖柱41和42。第二绝缘中间层45可以包括包含氧化硅、氮化硅、氮氧化硅、低K电介质或其组合的绝缘层。可以将沟槽131、132、141、142和143形成为(例如，沿着与基底21的上表面正交的方向)穿过第二绝缘中间层45、绝缘层25和模层27。沟槽131、132、141、142和143可以包括第一主沟槽131、第二主沟槽132、第一虚设沟槽141、第二虚设沟槽142和第三虚设沟槽143。沟槽131、132、141、142和143可以限定第一主块MB1、第二主块MB2、第三主块MB3、第一虚设块DB1、第二虚设块DB2和第三虚设块DB3。
可以应用图案化工艺作为形成沟槽131、132、141、142和143的工艺。可以在第二绝缘中间层45上形成硬掩模图案。
可以将第一虚设块DB1限定在虚设块区DB的最外侧区(例如，虚设块区DB的距离主块区MB相对最远的区域)中。可以在第一虚设块DB1与第二虚设块DB2之间形成第一虚设沟槽141。可以将第一虚设沟槽141形成为沟槽131、132、141、142和143中最外面的沟槽。第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143可以(例如，沿着与基底21的上表面正交的方向)垂直地完全穿过绝缘层25和模层27。可以将第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143的下端形成在比基底21的上端(例如，上表面)的水平低的水平处。
可以将第一虚设沟槽141的下端形成在比第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143的下端的水平高的水平处。在本发明构思的示例性实施例中，可以将第一虚设沟槽141的下端形成在比模层27中的最低层的水平高的水平处。绝缘层25中的第二低层可以在第一虚设沟槽141的底部处暴露。第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143的横向宽度可以彼此基本相同。第一虚设沟槽141的横向宽度可以小于第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143中的每个的横向宽度。
可以在暴露第一主沟槽131、第二主沟槽132、第二虚设沟槽142和第三虚设沟槽143的下部处的基底21中形成杂质区47。可以使用离子注入工艺形成杂质区47。在本发明构思的示例性实施例中，杂质区47可以包括诸如磷(P)或砷(As)的N型杂质。杂质区47可以与共源极区对应。
参照图10和图15，可以通过去除模层27形成开口49，开口49与沟槽131、132、141、142和143连通(例如，与沟槽131、132、141、142和143连接)。可以把各向同性蚀刻工艺用作去除模层27的工艺。模层27可以部分地保留在第一虚设块DB1和第二虚设块DB2中。
参照图10和图16，可以形成栅极绝缘层53和栅电极G1至Gn。
可以在半导体图案31的暴露在开口49内部的侧表面上形成栅极绝缘层53。在本发明构思的示例性实施例中，栅极绝缘层53可以包括热氧化物层。可以应用形成薄膜的工艺和蚀刻工艺作为形成栅电极G1至Gn的工艺。蚀刻工艺可以包括各向异性蚀刻工艺、各向同性蚀刻工艺或者其组合。可以在开口49的内部形成栅电极G1至Gn。栅电极G1至Gn可以包括导电材料，诸如金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳或者其组合。例如，栅电极G1至Gn可以包括Ti、TiN、Ta、TaN、W、WN、Ru、Pt或者其组合。
在本发明构思的示例性实施例中，在形成栅电极G1至Gn之前，可以形成第二阻挡层75(例如，见图7)。第二阻挡层75可以覆盖栅电极G1至Gn的上表面和下表面，并且可以设置在栅电极G1至Gn与第一阻挡层73之间。第二阻挡层75可以包括包含氧化硅、氮化硅、氮氧化硅、高K电介质或其组合的绝缘层。
参照图10和图17，可以在沟槽131、132、141、142和143的内部形成间隔件55和源极线151、152、161、162和163。源极线151、152、161、162和163可以包括第一主源极线151、第二主源极线152、第一虚设源极线161、第二虚设源极线162和第三虚设源极线163。
可以使用形成薄膜的工艺和各向异性蚀刻工艺形成间隔件55。间隔件55可以覆盖沟槽131、132、141、142和143的侧壁。间隔件55可以包括包含有氧化硅、氮化硅、氮氧化硅、高K电介质、低K电介质或者其组合的绝缘层。在执行形成间隔件55的工艺的同时，可以使沟槽131、132、141、142和143的底部向下凹陷。源极线151、152、161、162和163可以基本上填充沟槽131、132、141、142和143。
可以应用形成薄膜的工艺和平坦化工艺作为形成源极线151、152、161、162和163的工艺。源极线151、152、161、162和163可以包括诸如金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳或其组合的导电材料。例如，源极线151、152、161、162和163可以包括W层和围绕W层的侧表面和下端的TiN层。可以在源极线151、152、161、162和163与栅电极G1至Gn之间设置间隔件55。第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163可以与杂质区47直接接触。第一虚设源极线161的下端可以与绝缘层25中的第二低层直接接触。例如，第一虚设源极线161的下端可以位于绝缘层25中的第二低层的上表面与下表面之间。
可将第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163的下端形成在比基底21的上端(例如，上表面)的水平低的水平处。可将第一虚设源极线161的下端形成在比第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163的下端的水平高的水平处。在本发明构思的示例性实施例中，可以将第一虚设源极线161的下端形成在比模层27中的最低层的水平高的水平处。第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163的横向宽度可以彼此基本相同。第一虚设源极线161的横向宽度可以小于第一主源极线151、第二主源极线152、第二虚设源极线162和第三虚设源极线163中的每个的横向宽度。
在本发明构思的示例性实施例中，源极线151、152、161、162和163中的每个可以包括多个源极插塞。
参照图10和图18，可以在源极线151、152、161、162和163以及第二绝缘中间层45上形成第三绝缘中间层57。可以将第一位插塞61形成为(例如，沿着与基底21的上表面正交的方向)穿过第三绝缘中间层57和第二绝缘中间层45以与单元柱41直接接触。可以在第三绝缘中间层57上形成子位线63以使其与第一位插塞61直接接触。
第三绝缘中间层57可以包括包含氧化硅、氮化硅、氮氧化硅、低K电介质或其组合的绝缘层。第一位插塞61和子位线63可以包括诸如金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳或其组合的导电材料。
参照回图1和图10，可以将第四绝缘中间层65形成为覆盖第三绝缘中间层57上的子位线63。可以将第二位插塞67形成为穿过第四绝缘中间层65以使其与子位线63直接接触。可以在第四绝缘中间层65上形成位线69以使其与第二位插塞67直接接触。
第四绝缘中间层65可以包括包含氧化硅、氮化硅、氮氧化硅、低K电介质或其组合的绝缘层。第二位插塞67和位线69可以包括诸如金属、金属硅化物、金属氧化物、金属氮化物、多晶硅、导电碳或其组合的导电材料。
图19是根据本发明构思的示例性实施例的半导体装置的布局图。
参照图19，根据本发明构思的示例性实施例的半导体装置可以包括包含主块区MB和虚设块区DB的单元阵列区。半导体装置可以包括第一沟道孔至第九沟道孔H1、H2、H3、H4、H5、H6、H7、H8和H9、第一单元柱至第九单元柱41A、41B、41C、41D、41E、41F、41G、41H和41I、第一主沟槽131、第二主沟槽132、第一虚设沟槽141、第一主源极线151、第二主源极线152、第一虚设源极线161、子沟槽435、绝缘图案455和位线69，以上组件形成在包括主块区MB和虚设块区DB的基底21上。
第二主块MB2可以限定在第一主沟槽131与第二主沟槽132之间。第一单元柱至第九单元柱41A、41B、41C、41D、41E、41F、41G、41H和41I可以形成在第一沟道孔至第九沟道孔H1、H2、H3、H4、H5、H6、H7、H8和H9内部。第二主块MB2可以包括在第一行方向上布置的第一沟道孔至第五沟道孔H1、H2、H3、H4和H5、在第二行方向上布置的第六沟道孔至第九沟道孔H6、H7、H8和H9以及形成在子沟槽435内的绝缘图案455。第一单元柱至第九单元柱41A、41B、41C、41D、41E、41F、41G、41H和41I可以包括与参照图1至图6描述的单元柱41的构造类似的构造。绝缘图案455可以包括氧化硅、氮化硅、氮氧化硅或其组合。
第一沟道孔H1可以与第一主沟槽131相邻，第五沟道孔H5可以与第二主沟槽132相邻，第三沟道孔H3可以布置在第一沟道孔H1与第五沟道孔H5之间，第二沟道孔H2可以布置在第一沟道孔H1与第三沟道孔H3之间，第四沟道孔H4可以布置在第三沟道孔H3与第五沟道孔H5之间。第六沟道孔H6可以与第一主沟槽131相邻，第九沟道孔H9可以与第二主沟槽132相邻，第七沟道孔H7可以布置在第六沟道孔H6与第九沟道孔H9之间，第八沟道孔H8可以布置在第七沟道孔H7与第九沟道孔H9之间。第六沟道孔H6可以布置在第一沟道孔H1与第二沟道孔H2之间，第七沟道孔H7可以布置在第二沟道孔H2与第三沟道孔H3之间，第八沟道孔H8可以布置在第三沟道孔H3与第四沟道孔H4之间，第九沟道孔H9可以布置在第四沟道孔H4与第五沟道孔H5之间。
第一主沟槽131可以与第二主沟槽132平行。子沟槽435可以设置在第一主沟槽131与第二主沟槽132之间。子沟槽435可以与第三沟道孔H3交叉并且可以在第七沟道孔H7与第八沟道孔H8之间延伸。第二主块MB2可以通过子沟槽435而被划分为第一子块MB21和第二子块MB22。第一子块MB21可以包括第一沟道孔H1、第二沟道孔H2、第六沟道孔H6和第七沟道孔H7。第二子块MB22可以包括第四沟道孔H4、第五沟道孔H5、第八沟道孔H8和第九沟道孔H9。
根据本发明构思的示例性实施例，可以提供限定主块的主沟槽和限定虚设块的虚设沟槽。主源极线可以形成在主沟槽内部，虚设源极线可以形成在虚设沟槽内部。虚设沟槽中最外面的虚设沟槽的下端可以形成在比主沟槽的下端的水平高的水平处。虚设源极线中最外面的虚设源极线的下端可以形成在比主源极线的下端的水平高的水平处。通过最外面的虚设沟槽和最外面的虚设源极线的构造可以显著减少在单元阵列区的边缘出现的缺陷的数量。可以使虚设块的大小和数量最小化。因此，可以实现具有较低缺陷出现率以及较高集成度的半导体装置。
虽然已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (22)

1.一种半导体装置，所述半导体装置包括：
多个块，位于基底上；
沟槽，位于所述多个块之间，沟槽中的每个沟槽包括形成在每个沟槽内部的导电图案，
其中，沟槽中的最外面的沟槽的下端形成在比与最外面的沟槽紧邻的沟槽的下端的水平高的水平处，
最外面的沟槽内部的导电图案的下端形成在比与最外面的沟槽紧邻的沟槽内部的导电图案的下端的水平高的水平处，并且
所述多个块中的每个包括交替且重复地堆叠的绝缘层和栅极层以及沿与基底的上表面正交的方向穿过绝缘层和栅极层的柱。
2.根据权利要求1所述的半导体装置，其中，与最外面的沟槽紧邻的沟槽的下端形成在比基底的所述上表面的水平低的水平处。
3.根据权利要求1所述的半导体装置，其中，最外面的沟槽的下端形成在比栅极层中的最低的栅极层的水平高的水平处。
4.根据权利要求3所述的半导体装置，其中，最外面的沟槽的下端形成在比栅极层中的第二低的栅极层的水平低的水平处。
5.根据权利要求1所述的半导体装置，其中，最外面的沟槽的下端形成在比基底的所述上表面的水平低的水平处。
6.根据权利要求1所述的半导体装置，其中，最外面的沟槽的横向宽度小于与最外面的沟槽紧邻的沟槽的横向宽度。
7.一种半导体装置，所述半导体装置包括：
基底，具有主块区和与主块区相连的虚设块区；
多个主块和多个虚设块，所述多个主块在基底上形成在主块区中，所述多个虚设块在基底上形成在虚设块区中；
多个主沟槽和多个虚设沟槽，所述多个主沟槽位于所述多个主块之间，所述多个虚设沟槽位于所述多个虚设块之间；以及
主源极线和虚设源极线，主源极线位于所述多个主沟槽内部，虚设源极线位于所述多个虚设沟槽内部，
其中，所述多个主块和所述多个虚设块中的每个包括：
绝缘层和栅极层，交替且重复地堆叠；以及
柱，所述柱被定位和定尺寸为沿与基底的上表面正交的方向穿过绝缘层和栅极层，并且
虚设源极线中的最外面的虚设源极线的下端形成在比主源极线的下端的水平高的水平处。
8.根据权利要求7所述的半导体装置，其中，主源极线的下端形成在比基底的所述上表面的水平低的水平处。
9.根据权利要求7所述的半导体装置，其中，虚设源极线包括：
第一虚设源极线，与虚设块区的最外面的边缘相邻；以及
第二虚设源极线，形成在第一虚设源极线与主源极线之间，
其中，第一虚设源极线的下端形成在比第二虚设源极线的下端的水平高的水平处。
10.根据权利要求9所述的半导体装置，其中，第二虚设源极线的下端形成在比主源极线的下端的水平高的水平处。
11.根据权利要求9所述的半导体装置，其中，第一虚设源极线的下端形成在比栅极层中的最低的栅极层的水平高的水平处。
12.根据权利要求11所述的半导体装置，其中，第二虚设源极线的下端形成在比基底的所述上表面的水平高的水平处。
13.根据权利要求11所述的半导体装置，其中，第二虚设源极线的下端形成在比栅极层中的最低的栅极层的水平低的水平处。
14.根据权利要求9所述的半导体装置，其中，第一虚设源极线的下区向下渐缩。
15.根据权利要求9所述的半导体装置，其中，第一虚设源极线的横向宽度小于主源极线中的每个的横向宽度。
16.根据权利要求9所述的半导体装置，其中，虚设块包括：
第一虚设块，与虚设块区的最外面的边缘相邻；以及
第二虚设块，形成在第一虚设块与主块之间，
其中，第一虚设源极线形成在第一虚设块与第二虚设块之间。
17.根据权利要求16所述的半导体装置，其中，第一虚设块还包括形成在绝缘层之间并形成在与栅极层的水平基本相同的水平处的模层。
18.根据权利要求17所述的半导体装置，其中，第一虚设源极线的下端形成在比模层中的最低的模层的水平高的水平处。
19.根据权利要求17所述的半导体装置，其中：
所述多个主沟槽包括第一主沟槽和第二主沟槽；并且
所述多个主块包括形成在第一主沟槽与第二主沟槽之间的第一主块，
其中，第一主块包括沿第一行方向布置的第一沟道孔、第二沟道孔、第三沟道孔、第四沟道孔和第五沟道孔、沿第二行方向布置的第六沟道孔、第七沟道孔第八沟道孔和第九沟道孔以及位于子沟槽内部的绝缘图案，
第一沟道孔与第一主沟槽相邻，第五沟道孔与第二主沟槽相邻，第三沟道孔布置在第一沟道孔与第五沟道孔之间，第二沟道孔布置在第一沟道孔和第三沟道孔之间，第四沟道孔布置在第三沟道孔和第五沟道孔之间，
第六沟道孔与第一主沟槽相邻，第九沟道孔与第二主沟槽相邻，第七沟道孔布置在第六沟道孔与第九沟道孔之间，第八沟道孔布置在第七沟道孔与第九沟道孔之间，
柱形成在第一沟道孔至第九沟道孔内部，并且
子沟槽与第三沟道孔交叉并在第七沟道孔与第八沟道孔之间延伸。
20.一种半导体装置，所述半导体装置包括：
多个主块和多个虚设块，位于基底上；
主沟槽和虚设沟槽，主沟槽位于所述多个主块之间，虚设沟槽位于所述多个虚设块之间；以及
主源极线和虚设源极线，主源极线位于主沟槽内部，虚设源极线位于虚设沟槽内部，
其中，所述多个主块和所述多个虚设块中的每个包括：
绝缘层和栅极层，交替且重复地堆叠；以及
柱，所述柱被定位和定尺寸为沿与基底的上表面正交的方向穿过绝缘层和栅极层，
其中，从虚设沟槽中选择的至少一个虚设沟槽具有与主沟槽中的每个的宽度不同的宽度。
21.一种半导体装置，所述半导体装置包括：
基底，包括主块区和虚设块区；
至少两个主块柱，位于主块区中；
至少两个虚设柱，位于虚设块区中；
至少两个主块沟槽，位于主块区中，其中，所述至少两个主块柱将所述至少两个主块沟槽彼此分开，并且其中，主源极线位于所述至少两个主块沟槽中的每个中；
至少两个虚设块沟槽，位于虚设块区中，其中，虚设源极线位于所述至少两个虚设块沟槽中的每个中；以及
栅极层和绝缘层，交替且重复地堆叠在基底上方，其中，栅极层和绝缘层中的每个的延伸方向与所述至少两个主块柱和所述至少两个虚设柱的延伸方向垂直，
其中，所述至少两个虚设块沟槽中的一个的最低水平比所述至少两个主块沟槽中的每个的最低水平与基底的上表面间隔得更远。
22.根据权利要求21所述的半导体装置，其中，位于所述至少两个虚设块沟槽中的所述一个中的源极线与基底的所述上表面间隔开。
CN201810653341.7A 2017-08-22 2018-06-22 包括堆叠结构和沟槽的半导体装置 Active CN109427806B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170106033A KR102471273B1 (ko) 2017-08-22 2017-08-22 적층 구조체와 트렌치들을 갖는 반도체 소자
KR10-2017-0106033 2017-08-22

Publications (2)

Publication Number Publication Date
CN109427806A CN109427806A (zh) 2019-03-05
CN109427806B true CN109427806B (zh) 2024-04-16

Family

ID=65435688

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810653341.7A Active CN109427806B (zh) 2017-08-22 2018-06-22 包括堆叠结构和沟槽的半导体装置

Country Status (3)

Country Link
US (4) US10707229B2 (zh)
KR (1) KR102471273B1 (zh)
CN (1) CN109427806B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102471273B1 (ko) 2017-08-22 2022-11-28 삼성전자주식회사 적층 구조체와 트렌치들을 갖는 반도체 소자
KR102380824B1 (ko) 2017-12-04 2022-03-31 삼성전자주식회사 반도체 소자
US20190280103A1 (en) * 2018-03-09 2019-09-12 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US11322508B2 (en) * 2018-06-01 2022-05-03 Intel Corporation Flash memory components and methods
US10748921B2 (en) * 2018-10-25 2020-08-18 Micron Technology, Inc. Integrated assemblies which include stacked memory decks, and methods of forming integrated assemblies
KR20200116573A (ko) * 2019-04-01 2020-10-13 삼성전자주식회사 반도체 소자
CN111755455A (zh) * 2019-07-16 2020-10-09 长江存储科技有限责任公司 在三维存储器件中的自对准触点和用于形成该自对准触点的方法
US20210104439A1 (en) * 2019-10-04 2021-04-08 Macronix International Co., Ltd. Memory device and method for fabricating the same
TWI738073B (zh) * 2019-10-04 2021-09-01 旺宏電子股份有限公司 記憶體元件及其製作方法
JP2021150295A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
CN111540748B (zh) * 2020-04-03 2021-03-16 长江存储科技有限责任公司 三维存储器结构及其制备方法
US11362142B2 (en) 2020-05-18 2022-06-14 Micron Technology, Inc. Electronic apparatus with tiered stacks having conductive structures isolated by trenches, and related electronic systems and methods
US11631615B2 (en) * 2020-05-18 2023-04-18 Micron Technology, Inc. Microelectronic devices including contact structures with enlarged areas, and related electronic systems and methods
US11862573B2 (en) * 2020-08-04 2024-01-02 Micron Technology, Inc. NAND flash block architecture enhancement to prevent block lifting
KR20220058038A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11915974B2 (en) * 2021-04-12 2024-02-27 Micron Technology, Inc. Integrated circuitry, a memory array comprising strings of memory cells, a method used in forming a conductive via, a method used in forming a memory array comprising strings of memory cells

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103125023A (zh) * 2011-09-28 2013-05-29 丰田自动车株式会社 半导体装置及其制造方法
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
KR20160020019A (ko) * 2014-08-12 2016-02-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160069903A (ko) * 2014-12-09 2016-06-17 삼성전자주식회사 반도체 소자

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
US20120208347A1 (en) 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20150017600A (ko) 2013-08-07 2015-02-17 에스케이하이닉스 주식회사 반도체 메모리 소자
JP2015056443A (ja) * 2013-09-10 2015-03-23 株式会社東芝 不揮発性記憶装置の製造方法
JP2015170643A (ja) * 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150139255A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9502429B2 (en) 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
KR20160090952A (ko) 2015-01-22 2016-08-02 삼성전자주식회사 노광 장치 및 그것의 레티클 형성 방법
US9859297B2 (en) 2015-03-10 2018-01-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US9553105B2 (en) * 2015-03-10 2017-01-24 Samsung Electronics Co., Ltd. Semiconductor devices including gate insulation layers on channel materials
JP6676947B2 (ja) * 2015-12-14 2020-04-08 富士電機株式会社 半導体装置
KR20180061554A (ko) * 2016-11-29 2018-06-08 삼성전자주식회사 3차원 반도체 메모리 장치
KR102471273B1 (ko) 2017-08-22 2022-11-28 삼성전자주식회사 적층 구조체와 트렌치들을 갖는 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103125023A (zh) * 2011-09-28 2013-05-29 丰田自动车株式会社 半导体装置及其制造方法
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
KR20160020019A (ko) * 2014-08-12 2016-02-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160069903A (ko) * 2014-12-09 2016-06-17 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
US20190067320A1 (en) 2019-02-28
US10707229B2 (en) 2020-07-07
CN109427806A (zh) 2019-03-05
US11056506B2 (en) 2021-07-06
US20200303412A1 (en) 2020-09-24
KR102471273B1 (ko) 2022-11-28
US20210313352A1 (en) 2021-10-07
US20230081495A1 (en) 2023-03-16
KR20190020996A (ko) 2019-03-05

Similar Documents

Publication Publication Date Title
CN109427806B (zh) 包括堆叠结构和沟槽的半导体装置
KR102427324B1 (ko) 3차원 반도체 메모리 장치
US9716062B2 (en) Multilevel interconnect structure and methods of manufacturing the same
US10373673B2 (en) Semiconductor memory device and method of fabricating the same
CN110349958B (zh) 三维半导体存储器件
US9659958B2 (en) Three-dimensional semiconductor memory device
US10916554B2 (en) Three-dimensional semiconductor memory device
US20180294225A1 (en) Three-dimensional semiconductor memory device and method of fabricating the same
KR102419168B1 (ko) 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102523139B1 (ko) 반도체 메모리 소자
US9299716B2 (en) Methods of manufacturing a semiconductor device
US8338874B2 (en) Flash memory device with an array of gate columns penetrating through a cell stack
CN106024794B (zh) 半导体器件及其制造方法
US10700085B2 (en) Vertical memory devices
US9899408B2 (en) Non-volatile memory device having vertical structure and method of manufacturing the same
US9524983B2 (en) Vertical memory devices
KR102414511B1 (ko) 3차원 반도체 소자
KR101206506B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20120118947A (ko) 수직형 메모리 장치 및 그 제조 방법
KR20130006794A (ko) 미세 패턴 형성 방법 및 반도체 소자의 제조 방법
US11521983B2 (en) Method of fabricating three-dimensional semiconductor memory device
KR102612408B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20130005434A (ko) 불휘발성 메모리 소자
CN112018120A (zh) 三维半导体存储器件
CN112635482A (zh) 非易失性存储器装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant