CN112185968B - 一种半导体器件 - Google Patents

一种半导体器件 Download PDF

Info

Publication number
CN112185968B
CN112185968B CN202011057464.8A CN202011057464A CN112185968B CN 112185968 B CN112185968 B CN 112185968B CN 202011057464 A CN202011057464 A CN 202011057464A CN 112185968 B CN112185968 B CN 112185968B
Authority
CN
China
Prior art keywords
grid line
semiconductor device
groove structure
structures
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011057464.8A
Other languages
English (en)
Other versions
CN112185968A (zh
Inventor
陆聪
郭芳芳
卢绍祥
曾森茂
李昀朋
郝蓓
李俊文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202011057464.8A priority Critical patent/CN112185968B/zh
Publication of CN112185968A publication Critical patent/CN112185968A/zh
Application granted granted Critical
Publication of CN112185968B publication Critical patent/CN112185968B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Abstract

本申请提供一种半导体器件，包括衬底、位于衬底上的堆叠结构，穿过堆叠结构的栅线隔槽结构，其中，所述栅线隔槽结构具有侧壁，所述侧壁为曲面。由于半导体器件中的栅线隔槽结构通常由刻蚀工艺制作，且具有较大的深宽比，栅线隔槽结构侧壁受到材料应力的作用垂直于栅线隔槽结构侧壁所在的表面，曲面的栅线隔槽结构侧壁，使得栅线隔槽结构侧壁受到的应力方向具有多个，从而避免直线型栅线隔槽结构侧壁受到单一方向应力，出现栅线隔槽结构变形或倾斜、扭曲等问题，导致后续在填充金属过程中，出现金属填充不到位导致出现断路的问题，进而导致半导体器件失效的问题。

Description

一种半导体器件
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种半导体器件。
背景技术
三维存储器(3D NAND)是一种新兴的存储器类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。不同于将存储芯片放置在单面，3D NAND技术垂直堆叠了多层数据存储单元。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
在半导体器件制作过程中，容易出现器件失效的问题。
发明内容
有鉴于此，本发明提供一种半导体器件，以解决现有技术中器件容易出现失效的问题。
为实现上述目的，本发明提供如下技术方案：
一种半导体器件，包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的栅极层和介电层；
穿过所述堆叠结构的栅线隔槽结构，所述栅线隔槽结构具有侧壁，所述侧壁为曲面。
优选地，所述侧壁包括沿栅线隔槽结构的延伸方向首尾相连的若干子侧壁，相邻的两个所述子侧壁不共面。
优选地，至少一个所述子侧壁在所述衬底上的正投影为弧形。
优选地，所述侧壁在所述衬底上的正投影为波浪形，所述侧壁包括沿栅线隔槽结构的延伸方向首尾相连的凹面和凸面。
优选地，还包括穿过所述堆叠结构的若干沟道结构，至少一个所述沟道结构的一部分位于所述凹面内。
优选地，至少一个所述子侧壁在所述衬底上的正投影为线段。
优选地，每个所述栅线隔槽结构包括多个子栅线隔槽结构；
多个所述子栅线隔槽结构的延伸方向位于一条直线上，并间隔设置，相邻两个所述子栅线隔槽结构之间电性连接。
优选地，包括若干所述栅线隔槽结构；
部分所述栅线隔槽结构包括多个子栅线隔槽结构，多个所述子栅线隔槽结构的延伸方向位于一条直线上，并间隔设置，相邻两个所述子栅线隔槽结构之间电性连接；
部分所述栅线隔槽结构贯穿所述堆叠结构。
优选地，所述半导体器件为三维存储器。
经由上述的技术方案可知，本发明提供的半导体器件，包括衬底、位于衬底上的堆叠结构，穿过堆叠结构的栅线隔槽结构，其中，所述栅线隔槽结构具有侧壁，所述侧壁为曲面。由于半导体器件中的栅线隔槽结构通常由刻蚀工艺制作，且具有较大的深宽比，栅线隔槽结构侧壁受到材料应力的作用垂直于栅线隔槽结构侧壁所在的表面，曲面的栅线隔槽结构侧壁，使得栅线隔槽结构侧壁受到的应力方向具有多个，从而避免直线型栅线隔槽结构侧壁受到单一方向应力，出现栅线隔槽结构变形或倾斜、扭曲等问题，导致后续在填充金属过程中，出现金属填充不到位导致出现断路的问题，进而导致半导体器件失效的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中提供的一种半导体器件俯视结构示意图；
图2为现有技术中例提供的另一种半导体器件俯视结构示意图；
图3为本发明实施例提供的一种半导体器件俯视结构示意图；
图4为本发明实施例提供的一种半导体器件俯视结构示意图；
图5为本发明实施例提供的一种半导体器件俯视结构对比示意图；
图6为本发明实施例提供的一种半导体器件俯视结构示意图；
图7为本发明实施例提供的一种半导体器件俯视结构示意图；
图8为本发明实施例提供的另一种半导体器件俯视结构示意图。
具体实施方式
正如背景技术部分所述，现有技术中在半导体器件制作过程中，容易出现器件失效的问题。
发明人经过研究发现出现上述现象的原因是：以3D NAND为例，如图1所示，为3DNAND俯视结构示意图；在制作完成沟道结构CH和顶部选择栅TSG切槽01后得到衬底结构，然后需要在沟道结构之间的预设待形成栅线的位置进行光刻和干法刻蚀，形成沿第一方向X方向延伸的栅线隔槽结构(为方便后续说明，本申请中以GL标号标记隔槽结构)，然后再用金属填充隔槽结构形成栅线Gate Line。
但是，填充金属过程中，由于栅线隔槽结构无法保持形状，填充完金属后，无法保证栅线隔槽结构中的金属的连续性，从而导致出现3D NAND栅线断路问题，造成器件失效的问题。
发明人进一步研究发现，这是由于形成的栅线隔槽结构的深宽比相对于普通沟槽较大，而栅线隔槽结构的侧壁为直线型，导致沟槽切口很脆弱，而且栅线隔槽结构沿其延伸方向延伸较长，栅线隔槽结构的侧壁相当于高度很高的墙壁，当材料内部应力垂直(沿图1中的Y方向)推动时，在应力作用下，很容易出现倾斜或扭曲，造成沟槽图形不稳定，从而导致栅线隔槽结构无法保持形状。
现有技术中，为了解决栅线隔槽结构无法保持形状的问题，也即为了维持栅线隔槽结构图案的稳定性，如图2所示，为现有技术中提供的另一种半导体衬底俯视结构示意图；在制作形成栅线隔槽结构GL后，通过设置支撑结构Z为栅线隔槽结构测波提供材料内部应力的反向支撑力，从而维持栅线隔槽结构图案的稳定性。但是，该制作工艺繁琐，需要在尺寸较小的沟槽内进行其他结构形成，工艺窗口较小，制作难度较大。
基于此，本发明提供一种半导体器件，包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的栅极层和介电层；
穿过所述堆叠结构的栅线隔槽结构，所述栅线隔槽结构具有侧壁，所述侧壁为曲面。
本发明提供的半导体器件，包括衬底、位于衬底上的堆叠结构，穿过堆叠结构的栅线隔槽结构，其中，所述栅线隔槽结构具有侧壁，所述侧壁为曲面。由于半导体器件中的栅线隔槽结构通常由刻蚀工艺制作，且具有较大的深宽比，栅线隔槽结构侧壁受到材料应力的作用垂直于栅线隔槽结构侧壁所在的表面，曲面的栅线隔槽结构侧壁，使得栅线隔槽结构侧壁受到的应力方向具有多个，从而避免直线型栅线隔槽结构侧壁受到单一方向应力，出现栅线隔槽结构变形或倾斜、扭曲等问题，导致后续在填充金属过程中，出现金属填充不到位导致出现断路的问题，进而导致半导体器件失效的问题。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图3，图3为本发明实施例提供的一种半导体器件俯视结构示意图；所述半导体器件包括：衬底、位于衬底上的堆叠结构，堆叠结构包括交替堆叠的栅极层和介电层，所述半导体器件还包括穿过堆叠结构的栅线隔槽结构，所述栅线隔槽结构具有侧壁，所述侧壁为曲面。也即，栅线隔槽结构在所述衬底的表面内沿第一方向延伸；且，沿所述第一方向，所述栅线隔槽结构的侧壁在所述衬底表面的投影为非直线型。
本实施例中衬底为广义定义，并不限定其内部具体结构，可以根据不同的半导体器件选取不同的衬底，所述衬底为制作栅线隔槽结构之前已经完成部分工艺的半导体器件半成品。如图3所示，本实施例中以3D NAND器件为例进行说明，对应的本实施例中所述的衬底为制作完成沟道结构CH、顶部选择栅TSG切槽后的结构，其对应的后续步骤为形成栅线隔槽结构GL。而当半导体器件为其他器件结构，且对应半导体衬底表面也设置有沿第一方向延伸的沟槽时，同样适用于本发明提供的半导体器件结构。
本实施例中栅线隔槽结构为3D NAND结构中的栅线沟槽，由于深宽比较大，容易出现栅线隔槽结构形状变形的问题。本发明实施例的发明构思为，通过将沿第一方向延伸的长度相对于宽度较大的栅线隔槽结构的侧壁，可以参考图3所示结构，沿X方向延伸的栅线隔槽结构侧壁设置为曲面，从而使得对每一部分侧壁的垂直于侧壁的材料内应力方向不同，使得垂直于侧壁的材料内应力不在同一个单一的方向上，进而减弱了材料内应力对栅线隔槽结构侧壁的挤压，避免了栅线隔槽结构侧壁的倾斜或扭曲，导致的栅线隔槽结构稳定性差的问题。
需要说明的是，本发明实施例中所述的曲面，即为栅线隔槽结构在衬底表面上的投影，其侧壁不是直的，而是具有一定角度弯折的线段或弯曲的曲线。可选的，本实施例中侧壁包括沿栅线隔槽结构的延伸方向首尾相连的若干子侧壁，相邻的两个所述子侧壁不共面。
本发明实施例中不限定曲面的具体结构，可选的，若干子侧壁中存在至少一个所述子侧壁在所述衬底上的正投影为线段。
请继续参见图3，与现有技术不同的是，本发明实施例中提供的栅线沟槽GL1的形状如图3所示，沿所述第一方向X，所述栅线隔槽结构GL1的侧壁在所述衬底表面上的投影为多个线段组成的折线。也即，本实施例中通过改变栅线隔槽结构GL1的形状，使得最终得到的栅线隔槽结构的侧壁为曲面，也即具有不同方向的多个线段形成的结构。
由于每个线段的弯折方向不同，而材料的内应力垂直于栅线隔槽结构侧壁，因此，每个线段对应的子侧壁有其自身对应的材料内应力，不同方向的子侧壁所受材料内应力方向不同，最终使得多段子侧壁受到的材料内应力的方向不单一，从而减小了栅线隔槽结构侧壁整体所受材料内应力之和，避免栅线隔槽结构侧壁在受较大材料内应力的作用下发生倾斜或扭曲，导致后续金属填充不充分，出现器件失效问题。
本实施例中不限定多个折线段的弯折方向，由于现有技术中设置栅线沟槽的位置较宽，因此，可以按照该位置宽度设置多个折线段的弯折方向。
可选的，由于通常情况下，栅线沟槽采用光刻工艺干法刻蚀形成，在形成过程中，沟槽的图案形状由掩膜板的形状决定，为了降低掩膜板的制作难度，本实施例中可选的弯折线的方向是规则的，例如，以图3为例，一段折线为沿第一方向X的横线段；然后第一折线为与第一方向X呈一定角度的折线；然后再重复横线段；再一段第二折线，所述第二折线为与所述第一折线关于Y方向对称的折线，相邻的第一折线和第二折线之间为横线段，依次类推。这样由于线段具有一定规则，且尺寸相同的线段较多，可以便于掩膜板的制作，降低掩膜板成本。
在本发明其他实施例中，也可以如图3所示，折线段的尺寸和弯折角随机，同样可以是实现发明目的，本实施例中对此不作详细赘述。
需要说明的是，在本发明的其他实施例中，如图4所示，图4为本发明实施例提供的一种半导体器件俯视结构示意图；由于将侧壁设置为曲面，因此，可以根据沟道结构CH之间的区域进行弯折设置，对应的，可以节省之前设置的栅线隔槽结构位置的半导体衬底面积，如图3中所示，栅线隔槽结构GL1两侧的沟道结构CH边缘之间的宽度为L，如图4中所示，栅线隔槽结构GL1两侧的沟道结构CH边缘之间的宽度为l，由于折线设置，可以将栅线隔槽结构GL1尽量与沟道结构CH的侧壁形状匹配，从而缩短了栅线隔槽结构GL1两侧的沟道结构CH边缘之间的宽度，能够节省较多衬底的面积。
如图5所示，为本发明实施例提供的一种半导体器件俯视结构对比示意图；将图3和图4中的结构放在一起，可以看到，在沿Y方向上，现有技术中器件的长度为H，而本发明中的器件长度为h，由图5可见，H>h，因此，采用本发明实施例提供的半导体器件结构，还可以缩小沟道结构之间的距离，从而将空余出来的面积制作更多有效沟道结构，用于提升存储器件的存储空间。
请参见图6，与现有技术不同的是，本发明实施例中提供的栅线隔槽结构GL2的形状如图6所示，沿所述第一方向X，栅线隔槽结构GL2的侧壁在所述半导体衬底表面上的投影包括多个线段和多个弧形结构，所述线段和所述弧形结构相邻设置。也即，本实施例中通过改变栅线隔槽结构GL的形状，使得最终得到的栅线隔槽结构的侧壁为曲面。
由于正投影为线段和弧形结构对应的子侧壁有其自身对应的材料内应力，每个线段子侧壁和每个弧形结构的子侧壁的弯曲方向不同，而材料的内应力垂直于子侧壁，因此，不同方向的子侧壁所受材料内应力方向不同，最终使得多段子侧壁受到的材料内应力的方向不单一，从而减小了栅线隔槽结构侧壁整体所受材料内应力之和，避免栅线隔槽结构侧壁在受较大材料内应力的作用下发生倾斜或扭曲，导致后续金属填充不充分，出现器件失效问题。
本实施例中不限定多个折线段的弯折方向，也不限定弧形结构的曲率半径。由于现有技术中设置栅线隔槽结构的位置较宽，因此，可以按照该位置宽度设置多个线段的弯折方向和弧形结构的曲率半径。
可选的，由于通常情况下，栅线隔槽结构采用光刻工艺干法刻蚀形成，在形成过程中，栅线隔槽结构的图案形状由掩膜板的形状决定，为了降低掩膜板的制作难度，节省半导体衬底的面积，以便于设置更过沟道孔，提升器件的存储空间。本实施例中可选的线段的方向均沿第一方向X设置，对应的曲线可以沿沟道结构的侧壁设置为弧形结构。例如，以图6为例，一段线段为沿第一方向X的横线段；然后遇到沟道结构，则沿沟道结构的边缘设置为弧形；然后再重复横线段；再一段弧形结构，相邻的两个弧形之间为横线段，依次类推。这样由于线段方向相同，曲线段与沟道结构边缘对应设置，可以便于掩膜板的制作，降低掩膜板成本。
另外，为了更好地与沟道结构的形状匹配，本实施例中，如图7所示，图7为本发明实施例提供的一种半导体器件俯视结构示意图；与现有技术不同的是，本发明实施例中提供的栅线隔槽结构GL3的形状如图7所示，沿所述第一方向X，所述栅线隔槽结构GL3的侧壁在所述衬底表面上的正投影包括多个弧形结构。也即，本实施例中通过改变栅线隔槽结构GL的形状，使得最终得到侧壁为曲面的栅线隔槽结构。
由于弧形结构对应的栅线隔槽结构侧壁有其自身对应的材料内应力，每个弧形结构的弯曲方向不同，而材料的内应力垂直于栅线隔槽结构侧壁，因此，不同方向的子侧壁所受材料内应力方向不同，最终使得多段子侧壁受到的材料内应力的方向不单一，从而减小了栅线隔槽结构侧壁整体所受材料内应力之和，避免栅线隔槽结构侧壁在受较大材料内应力的作用下发生倾斜或扭曲，导致后续金属填充不充分，出现器件失效问题。
本实施例中不限定弧形结构的曲率半径。由于现有技术中设置栅线隔槽结构的位置较宽，因此，可以按照该位置宽度设置多个弧形结构的曲率半径。
可选的，由于通常情况下，栅线隔槽结构采用光刻工艺干法刻蚀形成，在形成过程中，栅线隔槽结构的图案形状由掩膜板的形状决定，为了降低掩膜板的制作难度，同时节省半导体衬底的面积，以便于设置更过沟道结构，提升器件的存储空间。本实施例中可选的，可以沿沟道结构的侧壁设置为弧形结构。例如，以图7为例，遇到沟道结构，则沿沟道结构的边缘设置为弧形，依次类推。这样由于弧形结构与沟道结构边缘对应设置，一方面可以以沟道结构为参照物，设置弧形结构，便于掩膜板的制作，降低掩膜板成本；另一方面，最大程度节省面积，从而提高存储器件的存储空间。
需要说明的是，以上实施例中均以半导体器件为3D NAND为例进行说明，栅线隔槽结构两侧设置有沟道结构。而为了体现本申请中的半导体器件结构能够节省半导体衬底面积，本实施例中在栅线隔槽结构处的沟道结构之间的距离与其他区域的沟道结构之间的距离相同，也即在所述衬底的表面上的投影中，任意相邻两个所述沟道结构之间的距离均相同。
另外，基于相同的发明构思，如图8所示，图8为本发明实施例提供的另一种半导体器件俯视结构示意图，与上面实施例中图7所示结构不同的是，本实施例中栅线隔槽结构GL3在衬底上的图案为断断续续的多段结构，也即每个所述栅线隔槽结构包括多个子栅线隔槽结构；多个所述子栅线隔槽结构的延伸方向位于一条直线上，并间隔设置，相邻两个所述子栅线隔槽结构之间电性连接。
也就是说，通过其他电性连接结构Q将多个分离的填充金属后的子栅线隔槽结构电性连接在一起，实现栅线的功能。本实施例中不限定栅线沟槽的形状，还可以是上面实施例中所述的任意形状。本实施例中不限定填充栅线沟槽的金属是哪种金属，可选的，可以是金属钨。
另外，所有栅线隔槽结构中，还可以部分是整条的，部分是包含多条子栅线隔槽结构的，也就是说，半导体器件包括若干所述栅线隔槽结构；部分所述栅线隔槽结构包括多个子栅线隔槽结构，多个所述子栅线隔槽结构的延伸方向位于一条直线上，并间隔设置，相邻两个所述子栅线隔槽结构之间电性连接；部分所述栅线隔槽结构贯穿所述堆叠结构。
综上所述，本发明提供的半导体器件，包括衬底、位于衬底上的堆叠结构，穿过堆叠结构的栅线隔槽结构，其中，所述栅线隔槽结构具有侧壁，所述侧壁为曲面。由于半导体器件中的栅线隔槽结构通常由刻蚀工艺制作，且具有较大的深宽比，栅线隔槽结构侧壁受到材料应力的作用垂直于栅线隔槽结构侧壁所在的表面，曲面的栅线隔槽结构侧壁，使得栅线隔槽结构侧壁受到的应力方向具有多个，从而避免直线型栅线隔槽结构侧壁受到单一方向应力，出现栅线隔槽结构变形或倾斜、扭曲等问题，导致后续在填充金属过程中，出现金属填充不到位导致出现断路的问题，进而导致半导体器件失效的问题。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的栅极层和介电层；
穿过所述堆叠结构的栅线隔槽结构，所述栅线隔槽结构具有侧壁，所述侧壁为曲面；
所述侧壁包括沿栅线隔槽结构的延伸方向首尾相连的若干子侧壁，相邻的两个所述子侧壁不共面。
2.根据权利要求1所述的半导体器件，其特征在于，至少一个所述子侧壁在所述衬底上的正投影为弧形。
3.根据权利要求2所述的半导体器件，其特征在于，所述侧壁在所述衬底上的正投影为波浪形，所述侧壁包括沿栅线隔槽结构的延伸方向首尾相连的凹面和凸面。
4.根据权利要求3所述的半导体器件，其特征在于，还包括穿过所述堆叠结构的若干沟道结构，至少一个所述沟道结构的一部分位于所述凹面内。
5.根据权利要求1所述的半导体器件，其特征在于，至少一个所述子侧壁在所述衬底上的正投影为线段。
6.根据权利要求1所述的半导体器件，其特征在于，每个所述栅线隔槽结构包括多个子栅线隔槽结构；
多个所述子栅线隔槽结构的延伸方向位于一条直线上，并间隔设置，相邻两个所述子栅线隔槽结构之间电性连接。
7.根据权利要求1所述的半导体器件，其特征在于，包括若干所述栅线隔槽结构；
部分所述栅线隔槽结构包括多个子栅线隔槽结构，多个所述子栅线隔槽结构的延伸方向位于一条直线上，并间隔设置，相邻两个所述子栅线隔槽结构之间电性连接；
部分所述栅线隔槽结构贯穿所述堆叠结构。
8.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件为三维存储器。
CN202011057464.8A 2020-09-30 2020-09-30 一种半导体器件 Active CN112185968B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011057464.8A CN112185968B (zh) 2020-09-30 2020-09-30 一种半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011057464.8A CN112185968B (zh) 2020-09-30 2020-09-30 一种半导体器件

Publications (2)

Publication Number Publication Date
CN112185968A CN112185968A (zh) 2021-01-05
CN112185968B true CN112185968B (zh) 2021-09-24

Family

ID=73946127

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011057464.8A Active CN112185968B (zh) 2020-09-30 2020-09-30 一种半导体器件

Country Status (1)

Country Link
CN (1) CN112185968B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928117B (zh) * 2021-03-15 2022-06-10 长江存储科技有限责任公司 三维存储器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006037431A1 (de) * 2006-08-09 2008-04-17 Ovd Kinegram Ag Verfahren zur Herstellung eines Mehrschichtkörpers sowie Mehrschichtkörper
US9219070B2 (en) * 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
CN104282561B (zh) * 2013-07-02 2018-11-06 中国科学院微电子研究所 FinFET器件及其制作方法
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20180076298A (ko) * 2016-12-27 2018-07-05 아이엠이씨 브이제트더블유 대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법

Also Published As

Publication number Publication date
CN112185968A (zh) 2021-01-05

Similar Documents

Publication Publication Date Title
US10734404B2 (en) Semiconductor device and method of manufacturing the same
CN112151546B (zh) 半导体存储器件
US10573651B2 (en) Semiconductor devices
CN111146206B (zh) 存储器装置
US20140131838A1 (en) Semiconductor structure and method for manufacturing the same
US8394680B2 (en) Layout for semiconductor device and method of fabricating the semiconductor device
US9324732B2 (en) Three-dimensional (3D) non-volatile memory device
CN112185968B (zh) 一种半导体器件
CN112331667B (zh) 三维存储器及其制造方法
US9559049B1 (en) Memory device and method of manufacturing the same
CN112331663A (zh) 半导体存储器器件
CN112054028A (zh) 一种三维存储器结构及其制作方法和三维存储器件
US9455265B2 (en) Semiconductor 3D stacked structure and manufacturing method of the same
CN217214718U (zh) 三维存储器件
TWI462278B (zh) 半導體結構及其製造方法
US9293471B1 (en) Semiconductor apparatus and manufacturing method of the same
CN112687693B (zh) 半导体器件及其制备方法
CN219499929U (zh) 半导体存储器
CN112786613B (zh) 一种三维存储器及其制作方法
US20230232619A1 (en) Semiconductor memory device
KR101168559B1 (ko) 반도체 소자의 레이아웃 및 반도체 소자의 형성방법
KR102063529B1 (ko) 반도체 구조 및 그 제조 방법
TWI521691B (zh) 半導體結構及其製造方法
US9947665B2 (en) Semiconductor structure having dielectric layer and conductive strip
CN114678366A (zh) 三维存储器件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant