CN111406321B - 具有邻接源触点结构的三维存储器件及其形成方法 - Google Patents

Abstract

本文提供了用于形成存储器件的结构和方法的实施例。在一个例子中，存储器件包括衬底、衬底上方的堆叠层、沟道结构、以及每个都垂直地延伸穿过存储堆叠层的源触点结构。源触点结构包括：(i)多个第一源触点部分，每个第一源触点部分均垂直地延伸并且横向地彼此分开；以及(ii)第二源触点部分，其在所述多个第一源触点部分上方垂直地延伸并与所述多个第一源触点部分相接触，第二源触点部分在横向上是连续的。

Description

具有邻接源触点结构的三维存储器件及其形成方法

技术领域

本公开内容的实施例涉及三维(3D)存储器件以及用于形成该3D存储器件的方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。

3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制进出存储阵列的信号的外围设备。

发明内容

提供了具有邻接源触点结构的3D存储器件以及用于形成3D存储器件的方法的实施例。

在一个例子中，一种存储器件包括衬底、衬底上方的堆叠层、沟道结构、以及每个都垂直地延伸穿过存储堆叠层的源触点结构。源触点结构包括：(i)多个第一源触点部分，每个第一源触点部分垂直地延伸并且横向地彼此分开；以及(ii)在多个第一源触点部分上方垂直地延伸并与多个第一源触点部分接触的第二源触点部分，其中第二源触点部分在横向上是连续的。

在另一个例子中，一种存储器件包括衬底、衬底上方的堆叠层、多个沟道结构、以及多个源触点结构。多个源触点结构包括多个第一源触点结构和多个第二源触点结构，其中每个源触点结构都垂直地延伸穿过存储堆叠层。每个第一源触点结构都包括：(i)多个第一源触点部分，每个第一源触点部分垂直地延伸并且横向地彼此分开，以及(ii)在多个第一源触点部分上方垂直地延伸并与多个第一源触点部分接触的第二源触点部分，其中第二源触点部分是连续的。第二源触点结构均在存储堆叠层中连续地延伸。

在另外的例子中，一种用于形成存储器件的方法包括以下的操作。在第一电介质板中形成垂直延伸的多个孔，第一电介质板包括在衬底上交错的多个第一牺牲层和多个第一介电层。在孔中形成多个牺牲结构。在第一电介质板上方形成具有交错的多个第二牺牲层和多个第二介电层的第二电介质板。形成在第二电介质板中延伸的缝隙开口，缝隙开口与牺牲源触点结构对齐并且在牺牲源触点结构上方。通过缝隙开口去除牺牲结构，使得缝隙开口与孔接触以形成缝隙结构。通过缝隙结构在第一电介质板和第二电介质板中形成多个导体层，从而形成存储堆叠层。在缝隙结构中形成源触点结构。

附图说明

并入本文并形成说明书的一部分的附图说明了本公开内容的实施例，并且连同下面的详细描述一起，用于进一步解释本公开内容的原理，使相关领域普通技术人员能够制造和使用本公开内容。

图1A根据本公开内容的一些实施例，示出了具有邻接源触点结构的示例性3D存储器件的横截面视图。

图1B根据本公开内容的一些实施例，示出了具有邻接源触点结构的示例性3D存储器件的俯视图。

图1C根据本公开内容的一些实施例，示出了沿A-A’方向具有邻接源触点结构的示例性3D存储器件的横截面视图。

图2A-2H根据本公开内容的一些实施例，示出了在示例性制造过程的各个阶段具有邻接的源触点结构的3D存储器件的横截面视图。

图3A根据本公开内容的一些实施例，示出了用于形成具有邻接源触点结构的3D存储器件的示例性方法的流程图。

图3B根据本公开内容的一些实施例，示出了图3A中的方法的示例性详细制造操作的流程图。

图4根据本公开内容的一些实施例，示出了具有邻接源触点结构的示例性3D存储器件的另一种横截面视图。

将参考附图来描述本公开内容的实施例。

具体实施方式

虽然讨论了具体的配置和布置，但应当理解，这仅是出于说明性目的。相关领域的普通技术人员将认识到，在不脱离本公开内容的精神和保护范围的情况下，可以使用其它配置和布置。对于相关领域的普通技术人员来说显而易见的是，本公开内容还可以用于各种其它应用中。

应当注意，说明书中对“一个实施例”、“某个实施例”、“示例性实施例”、“一些实施例”等等的引用，指示所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可能不一定包括该特定的特征、结构或特性。此外，这些短语不一定必须指代同一实施例。另外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其它实施例来实施这些特征、结构或特性将在相关领域的普通技术人员的知识范围内。

通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地根据上下文，如本文所使用的术语“一个或多个”可以用于以单数意义来描述任何特征、结构或特性，或者可以用于以多数意义来描述特征、结构或特性的组合。类似地，诸如“一个(a)”、“某个(an)”或“该”之类的术语可以被理解为传达单数用法或者传达复数用法，其至少部分地取决于上下文。另外，可以将术语“基于”理解为不一定旨在传达一组排他性因素，而是可以至少部分地根据上下文，替代地允许存在不一定明确描述的其它因素。

如本文所使用的，术语“标称/名义上”指代在产品或工艺的设计阶段期间设定的用于部件或工艺操作的特征或参数的期望值或目标值、以及高于和/或低于期望值的一系列值。该值的范围可能是由于制造工艺或公差的微小变化造成的。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定数量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10-30％内变化的给定数量的值(例如，值的±10％、±20％或±30％)。

如本文所使用的，阶梯结构指代满足以下情形的一组表面：其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二个)竖直表面(例如，沿z轴)，以使每个水平表面邻接于从该水平表面的第一边缘向上延伸的第一竖直表面，并且邻接于从该水平表面的第二边缘向下延伸的第二竖直表面。“台阶”或“阶梯”是指一组邻接表面的高度的垂直偏移。在本公开内容中，术语“阶梯”和术语“台阶”是指阶梯结构的一层并且可互换地使用。在本公开内容中，水平方向可以指代与衬底(例如，提供用于在其上形成结构的制造平台的衬底)的顶表面平行的方向(例如，x轴或y轴)，垂直方向可以指代与结构的顶表面垂直的方向(例如，z轴)。

广泛地用于各种电子产品中的NAND闪存器件是非易失性的、重量轻的、低功耗的、并具有良好的性能。当前，平面NAND闪存器件已经达到其存储极限。为了进一步增加存储容量并降低每比特的存储成本，已经提出了3D NAND存储器件。现有的3D NAND存储器件通常包括多个存储块。相邻的存储块通常由栅缝隙(GLS)隔开，其中在栅缝隙中形成阵列共源极(ACS)。在形成现有3D NAND存储器件的制造方法中，通常通过蚀刻穿过导体/介电层对的整个堆叠来形成GLS。

随着对更高存储容量需求的持续增长，已经提出了具有多层结构的3D NAND存储器件。与现有的3D NAND存储器件相比，具有多层结构的3D NAND存储器件通常在垂直方向上具有更多的层次(或导体/介电层对)。由于层数的增加，用于形成GLS的现有蚀刻方法变得具有挑战性。例如，在现有的制造工艺中，通常在沟道结构之后，以一步蚀刻的方式形成GLS。从阶梯区域(例如，在其中形成阶梯)到核心区域(例如，在其中形成沟道结构)的图案变化，可以在3D NAND存储器件中引起不均匀的应力。结果，可能在受不均匀应力影响的区域中使GLS变形，从而尤其在3D存储器件的下部形成弯曲/波浪形状(或“鼠咬”形状)。GLS的变形/弯曲形状可能导致GLS(或ACS)与沟道结构之间发生非期望的接触，从而引起短路。此外，在多层面结构中，可能形成具有非期望的高纵横比的GLS，并且用于填充GLS并形成ACS的导电材料可能引起非期望的高应力，从而导致ACS变形甚至塌陷。3D NAND存储器件的性能可能会受到影响。

本公开内容提供了具有多层面结构、在3D存储器件中延伸的邻接的源触点结构的3D存储器件(例如，3D NAND存储器件)，以及形成该3D存储器件的方法。该3D存储器件包括至少两个垂直(例如，沿着z轴)堆叠的平板以及在3D存储器件中延伸的邻接的源触点结构。邻接的源触点结构位于存储块中，将存储单元分离成一对存储指。举一个例子，3D存储器件具有双层结构，并且邻接的源触点结构在第一平板(例如，下平板)中具有多个第一源触点部分，并且在第二平板(例如，上平板)中具有第二源触点部分。第一源触点部分和第二源触点部分彼此接触并导电地连接。在一些实施例中，第一源触点部分彼此地分开(例如，沿横向方向间隔地分布)，并且分别与衬底和第二源触点部分接触。第二源触点部分具有连续的形状(例如，沿着横向方向连续延伸的长方体形状)。在一些实施例中，第一源触点部分具有相同的形状(例如，圆柱形)，并且包括相同的材料(例如，多晶硅)。在一些实施例中，第二源触点部分包括多晶硅和/或钨。源触点结构的结构可以减小由仅由钨形成的源触点结构所施加的应力。

在本公开内容中，分开地形成第一孔(在其中形成第一源触点部分)和第二缝隙开口(在其中形成第二源触点部分)。第一孔和第二缝隙开口邻接以形成缝隙结构。同时，可以在形成源触点结构的相同操作中，部分地或完全地形成其它结构(例如，沟道结构)。在一些实施例中，通过使第一沟道孔和第二沟道孔邻接来形成沟道孔，其中在第一平板和第二平板中分开地形成第一沟道孔和第二沟道孔。缝隙结构和沟道孔的形成可以进一步减小3D存储器件中的应力，并允许形成期望的稳定性的结构(例如，源触点结构和沟道结构)。

图1A-1C根据一些实施例，示出了具有双层结构的示例性3D存储器件100的视图。具体而言，图1A示出了沿着x-z平面的核心区域中的3D存储器件100的横截面视图，图1B示出了沿着x-y平面的核心区域和阶梯区域中的3D存储器件100的俯视图，图3示出了沿着A-A’方向(例如，y-z平面)在核心区域和阶梯区域中的3D存储器件100的横截面视图。如图1A中所示，3D存储器件100可以包括衬底102、在衬底102上方的存储堆叠层104、在存储堆叠层104中垂直延伸(例如，沿z轴)的一个或多个沟道结构116、以及在存储堆叠层104中垂直延伸的一个或多个源触点结构106。存储堆叠层104可以包括在衬底102上方的第一存储板104-1和在第一存储板104-1上的第二存储板104-2。在一些实施例中，3D存储器件100包括在3D存储器件100中的相邻存储板的界面处横向延伸的蚀刻停止层110。3D存储器件100还可以包括覆盖沟道结构116的介电覆盖层124。

衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其它适当的材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或者其任意组合而变薄。在一些实施例中，衬底102包括硅。

存储堆叠层104(例如，第一存储板104-1和第二存储板104-2中的每一个)可以包括多个交错的导体层120和介电层122。沟道结构116和导体层120的相交可以形成3D存储器件100中的多个存储单元(例如，存储单元阵列)。存储堆叠层104中的导体/介电层对的数量(例如，32、64、96或128)确定3D存储器件100中的存储单元的数量。导体层120和介电层122可以在垂直方向(例如，z方向)上交替。换句话说，除了在存储堆叠层104的顶部或底部的那些之外，每个导体层120可以在两侧与两个介电层122邻接，并且每个介电层122可以在两侧与两个导体层120邻接。每个导体层120可以具有相同的厚度，也可以具有不同的厚度。类似地，每个介电层122可以具有相同的厚度，也可以具有不同的厚度。导体层120可以包括导体材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶体硅(多晶硅)、掺杂的硅、硅化物或者其任意组合。介电层122可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施例中，导体层120包括金属层(例如，W)，介电层122包括氧化硅。

沟道结构116可以形成阵列，并且可以各自在衬底102上方垂直地延伸。沟道结构116可以包括半导体沟道，该半导体沟道垂直地延伸穿过交替的导体/介电堆叠层。沟道结构116可以包括沟道孔，该沟道孔填充有多个沟道形成层的沟道形成结构(例如，电介质材料(如，作为存储膜)和/或半导体材料(如，作为半导体层))。在一些实施例中，存储膜是包括隧穿层、存储层(也称为“电荷陷阱层”)和阻挡层的复合层。沟道孔的剩余空间可以部分地或完全地用包括诸如氧化硅之类的电介质材料的电介质核来填充。沟道结构116可以具有穿过存储堆叠层104的圆柱形状(例如，柱形)，或者具有在每个存储板中的梯形形状，并且具有在相邻的存储板之间(例如，在第一存储板104-1和第二存储板104-2之间并沿着沟道结构116的侧壁)的界面处的交错的部分。沟道结构116还可以具有任何其它适当的形状，其不受本公开内容的实施例的限制。根据一些实施例，以从中心朝向侧壁的顺序，径向地布置电介质核、半导体层、隧穿层、存储层和阻挡层。半导体层可以包括硅(例如，非晶硅、多晶硅和/或单晶硅)。隧穿层可以包括氧化硅、氮氧化硅或者其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或者其任意组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。在一个例子中，存储层可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。

在一些实施例中，沟道结构116还包括在沟道结构116的下部(例如，在底部的下端)中的导电插塞126(例如，半导体插塞)。如本文所使用的，当衬底102位于3D存储器件100的最低平面中时，组件(例如，沟道结构116)的“上端”是在垂直方向上较远离衬底102的一端，而组件(例如，沟道结构116)的“下端”是在垂直方向上更靠近衬底102的一端。导电插塞126可以包括半导体材料(例如，硅)，该半导体材料从衬底102外延生长(例如，使用选择性外延生长)或者以任何合适的方向沉积在衬底102中。应当理解，在一些实施例中，导电插塞126包括与衬底102相同的材料的单晶硅。换句话说，导电插塞126可以包括从衬底102生长的外延生长的半导体层。导电插塞126也可以包括与衬底102不同的材料。在一些实施例中，导电插塞126包括硅、锗和硅锗中的至少一种。在一些实施例中，导电插塞126的一部分在衬底102的顶表面上方并且与半导体沟道接触。导电插塞126可以导电地连接到半导体沟道。在一些实施例中，导电插塞126的顶表面位于底部介电层122(例如，存储堆叠层104的底部的介电层)的顶表面和底表面之间。在一些实施例中，导电插塞126的底表面在衬底102的顶表面下方。在一些实施例中，导电插塞126的底表面与衬底102的顶表面接触。

在一些实施例中，沟道结构116还包括在沟道结构116的上部(例如，在上端)中的漏极结构118(例如，沟道塞)。漏极结构118可以与半导体沟道的上端接触，并且可以导电地连接到半导体沟道。漏极结构118可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，漏极结构118包括填充有Ti/TiN或Ta/TaN作为粘合层和填充有钨作为导体材料的开口。通过在3D存储器件100的制造期间覆盖半导体沟道的上端，漏极结构118可以用作蚀刻停止层以防止对填充在半导体沟道中的电介质(例如，氧化硅和氮化硅)进行蚀刻。在后续的操作中，可以在漏极结构118上方形成诸如通孔和/或接触焊盘之类的导电结构。

在一些实施例中，源触点结构106垂直地延伸穿过存储堆叠层104并且与衬底102接触。源触点结构106可以包括绝缘间隔物114和在绝缘间隔物114中的源触点112。可以在衬底102中形成掺杂区130，其与源触点112接触并导电地连接到源触点112。在一些实施例中，绝缘间隔物114具有多层(例如，复合结构)。例如，绝缘间隔物114可以包括径向地朝向源触点结构106的侧壁布置的多个绝缘层(例如，氧化硅、氮化硅和/或氮氧化硅)。源电压可以通过掺杂区130和源触点112来被施加到存储单元。源触点112可以包括多个第一源触点部分112-1和第二源触点部分112-2，每个第一源触点部分112-1在第一存储板104-1中延伸，第二源触点部分112-2在第二存储板104-2中延伸。第二源触点部分112-2可以在第一存储板104-1和第二存储板104-2的界面处与第一源触点部分112-1垂直对齐、接触并导电地连接(例如，沿z方向)。在一些实施例中，每个源极部分沿x-z平面的横截面可以具有梯形形状，其横向尺寸可以朝向衬底102来减小。在一些实施例中，源触点112具有延伸穿过存储堆叠层104的梯形形状或者柱形形状。

源触点结构106可以在第一存储板104-1和第二存储板104-2的界面处具有交错部分。该交错部分可以是沿着源触点结构106的侧壁的。由相邻的源极部分的横向尺寸的差异形成的交错部分，可以包括与相邻的源极部分的端部接触的横向部分。在一些实施例中，绝缘间隔物114可以包括适当的电介质材料(例如，氧化硅)。在一些实施例中，源触点112可以包括诸如钨、多晶硅、掺杂的硅、硅化物、铝、铜和钴中的一种或多种之类的合适的导电材料。在一些实施例中，第一源触点部分112-1包括多晶硅，第二源触点部分112-2包括多晶硅部分136-1和在多晶硅部分136-1上方的钨部分136-2。在一些实施例中，第一源触点部分112-1和第二源触点部分112-2均包括钨。在一些实施例中，每个第一源触点部分112-1都包括钨上的多晶硅，第二源触点部分112-2包括钨。掺杂区130可以包括与衬底102具有相反极性的合适的掺杂剂。

在一些实施例中，3D存储器件100在第一存储板104-1和第二存储板104-2的界面处包括蚀刻停止层110。蚀刻停止层110可以包括分布在源触点结构106和沟道结构116之外的区域中的多个部分。蚀刻停止层110可以包括在介电层122上具有高蚀刻选择性的合适的材料。在一些实施例中，蚀刻停止层110包括多晶硅。

根据一些实施例，图1B示出了源触点结构106的俯视图，每个源触点结构106包括多个第一源触点部分和相应的第二源触点部分，并在阶梯区域和核心区域中沿着相同的横向方向(例如，y轴)延伸。具体而言，图1B示出了在存储堆叠层104中，核心区域(“COREREGION(核心区域)”)中的第一源触点部分112-1和第二源触点部分112-2、以及阶梯区域(“SS区域”)中的第一源触点部分132-1和第二源触点部分132-2的布局。每个第二源触点部分112-2(例如，沿着y轴连续延伸)可以对应于多个第一源触点部分112-1(例如，沿着y-轴分开地分布)，每个第二源触点部分132-2(例如，沿y轴连续延伸)可以对应于多个第一源触点部分132-1(例如，沿y轴分开地分布)。每个第二源触点部分(例如，112-2和132-2)和对应的第一源触点部分(例如，112-1和132-1)可以形成源触点(例如，112和132)。如图1B中所示，源触点112(或源触点结构106)可以在核心区域中横向地(例如，沿着y轴)延伸，并且源触点132可以在阶梯区域中横向地(例如，沿着y轴)延伸。沿着y轴，每个第二源触点部分112-2/132-2的长度可以等于相应的第一源触点部分112-1/132-1延伸的距离。在核心区域中，每个源触点结构106(或源触点112)可以位于存储块150中，以将存储块中的存储单元划分成一对存储指152。也就是说，每个源触点结构106可以位于在存储块中的相邻存储指152之间。在一些实施例中，阶梯区域和核心区域中的源触点结构106不彼此接触。也就是说，在一些实施例中，单个源触点结构106仅在阶梯区域和核心区域之一中延伸。在一些实施例中，源触点132和112的形状、尺寸和组成可以相同或者相似。

图1B还示出了位于存储块之间的一对第二源触点结构128(图1A和图1C中未示出)。也就是说，第二源触点结构128可以将存储堆叠层104中的存储单元划分为一个或多个源触点结构106可位于其中的多个存储块。与源触点结构106不同，每个第二源触点结构128可以在第一存储板104-1和第二存储板104-2中沿着z轴连续地延伸，例如，将相邻存储块中的存储单元进行完全地分开。在一些实施例中，第二源触点结构128可以在阶梯区域和核心区域中沿y轴连续地延伸。也就是说，在一些实施例中，单个第二源触点结构128可以在阶梯区域和核心区域两者中延伸。

沿着x-y平面(例如，横向平面)，第一源触点部分112-1的横截面可以是任何适当的形状，例如圆形(如图1B中所示)、条形、椭圆形、正方形和/或其它形状。在一些实施例中，第二源触点部分112-2的横截面是具有大于宽度(例如，沿x轴)的长度(例如，沿y轴)的条形形状。在各种实施例中，第二源触点部分112-2的横截面包括一种或多种形状(例如，矩形)。在本公开内容的附图中的结构的形状、数量、比例和分布仅仅是用于说明目的，并且不指示结构的实际形状、数量、比例和分布。

在各个实施例中，阶梯区域和核心区域中的沟道结构116可以相同，也可以不同。在一些实施例中，阶梯区域和核心区域中的源触点结构106可以相同，也可以不同。沟道结构116和源触点结构106的具体结构不应当受到本公开内容的实施例限制。

图1C根据一些实施例，示出了沿A-A’方向(例如，沿y-z平面)的源触点112的横截面视图。如图1C中所示，第一源触点部分112-1可以沿y轴分开地分布，并且与第二源触点部分112-2垂直地对齐。第一源触点部分112-1可以在第一存储板104-1和第二存储板104-2的界面处与第二源触点部分112-2接触并导电地连接。举一个例子，第一源触点部分112-1均包括多晶硅，第二源触点部分112-2包括多晶硅部分136-1和在多晶硅部分136-1上方的钨部分136-2。第一源触点部分112-1可以包括任何适当的形状，例如，每个具有彼此相同的形状或者彼此不同的形状。例如，第一源触点部分112-1可以具有柱形和/或梯形形状。在一些实施例中，第一源触点部分112-1沿着y轴均匀地间隔开并且具有彼此相同的形状和尺寸。在一些实施例中，每个第一源触点部分112-1沿z轴具有相同的圆柱形状和相同的高度。在一些实施例中，第二源触点部分112-1在第二存储板104-2中沿着y轴和z轴(或沿着y-z平面)连续延伸。在一些实施例中，第二源触点部分112-1具有长方体形状。与第一源触点部分112-1沿x轴的横向尺寸相比，第二源触点部分112-2沿x轴的横向尺寸可以更小、更大或者标称上相同。在一些实施例中，沿x轴，第二源触点部分112-2的横向尺寸小于界面处的第一源触点部分112-1的横向尺寸，如图1A中所示。

3D存储器件100可以是单片3D存储器件的一部分。术语“单片”是指在单个衬底上形成3D存储器件的组件(例如，外围设备和存储阵列器件)。对于单片3D存储器件，由于外围设备处理和存储阵列设备处理的复杂，制造遇到了额外的限制。举例来说，存储阵列器件(例如，NAND沟道结构)的制造受到与已经在同一衬底上形成或者将要在同一衬底上形成的外围器件相关联的热预算的约束。

替代地，3D存储器件100可以是非单片3D存储器件的一部分，其中可以分开地在不同的衬底上形成组件(例如，外围设备和存储阵列器件)，然后例如在面对面的方式进行键合。在一些实施例中，存储阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器件的衬底，以及对外围设备(例如，包括用于促进3D存储器件100的操作的任何适当的数字、模拟和/或混合信号外围电路，比如页面缓冲器、解码器和锁存器；没有示出)进行翻转并且面朝下地朝向存储阵列器件(例如，NAND存储串)以进行混合键合。应当理解的是，在一些实施例中，对存储阵列器件衬底(例如，衬底102)进行翻转，并且面朝下地朝向外围设备(没有示出)以进行混合键合，从而在键合的非单片3D存储器件中，存储阵列器件位于外围设备上方。存储阵列器件衬底(例如，衬底102)可以是变薄的衬底(它不是键合的非单片3D存储器件的衬底)，并且可以在变薄的存储阵列器件衬底的背面上形成非单片3D存储器件的后端线(BEOL)互连。

图2A-2H根据一些实施例，示出了在制造过程的各个阶段的3D存储器件100的横截面视图。图3A示出了用于形成3D存储器件100的方法300的流程图。图3B是示出方法300的详细制造操作的流程图。为了便于说明起见，描述了具有双层板结构的3D存储器件100的制造过程。在各种实施例中，3D存储器件还可以沿垂直方向(例如，z方向)具有两个以上的存储板。例如，第一源触点部分和第二源触点部分中的每一个可以在一个或多个存储板中垂直地延伸，并且在相邻的存储板的界面处邻接。具有两个以上存储板的3D存储器件中的结构的制造可以类似于3D存储器件100的制造，故在此不进行描述。应当理解的是，方法300中示出的操作不是穷举的，也可以在任何所示出的操作之前、之后或之间执行其它操作。此外，这些操作中的一些操作可以同时地执行，或者以与图2和图3中所示的顺序不同的顺序来执行。

如图3A中所示，方法300包括操作302-314。在操作302中，形成多个孔，这些孔在第一电介质板中垂直地延伸，该第一电介质板在衬底上具有交错的多个第一牺牲层和多个第一介电层。在操作304中，在这些孔中形成多个牺牲结构。在操作306中，形成第二电介质板。第二电介质板可以包括在第一电介质板上方交错的多个第二牺牲层和多个第二介电层。在操作308中，形成在第二电介质板中延伸的缝隙开口。该缝隙开口可以与牺牲源触点结构对齐并在所述牺牲源触点结构上方。在操作310中，通过缝隙开口去除牺牲结构，使得缝隙开口与这些孔接触以形成缝隙结构。在操作312中，通过缝隙结构在第一和第二电介质板中形成多个导体层，从而形成存储堆叠层。在操作314中，在缝隙结构中形成源触点结构。下面描述操作302-314的细节。

在该过程的开始，在衬底上方的第一平板中形成第一沟道孔和多个孔(操作322)。图2A-2C示出了相应的结构。

如图2A中所示，在一些实施例中，将第一绝缘部分225-1形成为围绕第一电介质板204-1，使得第一平台204-1位于第一绝缘部分225-1中。第一电介质板204-1可以具有阶梯结构，例如，在第一电介质板204-1的阶梯区域中。可以通过使用蚀刻掩模(例如，在第一电介质板204-1上的图案化的PR层)重复地蚀刻多个交错的第一牺牲层220-1和第一介电层222-1来形成阶梯结构。每个第一牺牲层220-1和下面的第一牺牲层222-1可以称为电介质对。在一些实施例中，一个或多个电介质对可以形成一个层级/阶梯。在形成阶梯结构的过程中，修剪PR层(例如，从存储堆叠层的边界逐渐向内蚀刻，通常是从各个方向)，并用作蚀刻掩模以蚀刻第一电介质板204-1的暴露部分。修剪的PR的量可以与阶梯的尺寸直接相关(例如，决定因素)。可以使用适当的蚀刻(例如，诸如湿蚀刻的等向性蚀刻)来获得PR层的修剪。可以连续地形成和修剪一个或多个PR层，以形成阶梯结构。在修剪PR层之后，可以使用适当的蚀刻剂来蚀刻每个电介质对，以去除第一牺牲层220-1和下面的第一介电层222-1的一部分。蚀刻的第一牺牲层220-1和第一介电层222-1可以在第一电介质板204-1中形成台阶。然后，可以除去PR层。在一些实施例中，沉积第一绝缘部分225-1以围绕第一电介质板104-1，使得第一电介质板104-1在第一绝缘部分225-1中。第一绝缘部分225-1可以包括诸如氧化硅之类的任何适当的绝缘材料，并且可以通过诸如CVD、PVD和/或ALD之类的适当的沉积工艺来沉积。为了便于说明起见，描述和描绘了核心区域中的源触点结构的形成。在一些实施例中，通过相同的操作来形成阶梯区域和核心区域中的源触点结构。如图2C中所示，形成在衬底202上方的第一电介质板204-1中延伸的一个或多个第一沟道孔221和多个孔219。可以形成所述多个孔219以便沿着横向方向(例如，沿着y轴)对齐，例如，图1A–1C中描述的第一源触点部分112-1的分布。在一些实施例中，在第一沟道孔221的底部形成导电插塞226。

可以在衬底202上方提供第一电介质板204-1。如图2A中所示，可以通过在衬底202上方交替地沉积第一牺牲层220-1和第一介电层222-1，在衬底202上方形成第一电介质板204-1。第一牺牲层220-1和第一介电层222-1可以在后续的栅极替换过程中具有不同的蚀刻选择性。在一些实施例中，第一牺牲层220-1和第一介电层222-1包括不同的材料。在一些实施例中，第一牺牲层220-1包括氮化硅，第一介电层222-1包括氧化硅。第一牺牲层220-1和第一介电层222-1的沉积可以各自包括化学气相沉积(CVD)、物理气相沉积(PVD)和原子层沉积(ALD)中的一种或多种。

可以例如以任何适当的顺序，形成在第一电介质板204-1中延伸的第一沟道孔221和多个孔219。即，可以在形成孔219之前、同时或之后，形成第一沟道孔221。在一些实施例中，如图2B和图2C中所示，在形成第一沟道孔221之前形成孔219。孔219可以各自在相应的底部暴露衬底202。在一些实施例中，可以在每个孔219的底部形成诸如氧化物层之类的绝缘体层229，以覆盖衬底202在相应孔219的底部处暴露的部分，例如，用于防止在后续操作(例如，在第一沟道孔的底部形成导电插塞226)中对衬底202的损坏。绝缘体层229可以包括衬底202的自然氧化物(例如，氧化硅)，并且可以通过诸如热氧化之类的任何适当的氧化工艺来形成。在一些实施例中，在形成第一沟道孔221之前形成绝缘体层229。

在一些实施例中，通过相同的图案化/蚀刻工艺来形成第一沟道孔221和孔219。在一些实施例中，例如可以通过不同的图案化/蚀刻工艺，在形成孔219之前形成第一沟道孔221。沿着z轴，第一沟道孔221和孔219可以具有相同的深度或不同的深度。在这两种场景下，可以在第一沟道孔221的底部处形成导电插塞226之前，在每个孔219的底部形成绝缘体层229。在各种实施例中，对第一沟道孔221和孔219的形成包括使用第一电介质板204-1上方的蚀刻掩模(例如，图案光阻层)的非等向性蚀刻工艺(例如，干蚀刻)和/或等向性异性蚀刻工艺(例如，湿蚀刻)。

为了形成导电插塞226，可以首先在第一沟道孔221的底部形成凹陷区域，以通过与在衬底202上方形成第一沟道孔221的相同蚀刻工艺和/或通过单独的凹陷蚀刻工艺来暴露衬底202的顶部。在一些实施例中，在第一沟道孔221的底部(例如，在凹陷区域上方)形成导电插塞226。可以通过外延生长工艺和/或沉积工艺来形成导电插塞226，并且导电插塞226可以包括半导体材料。在一些实施例中，通过外延生长(例如，选择性外延生长)形成导电插塞226，故其称为外延部分。可选地，可以执行凹陷蚀刻(例如，干蚀刻和/或湿蚀刻)以去除沟道孔的侧壁上的过量半导体材料和/或将导电插塞226的顶表面控制在期望的位置。在一些实施例中，导电插塞226包括单晶硅，并通过从衬底202外延生长而形成。在一些实施例中，导电插塞226包括通过沉积工艺形成的多晶硅。外延生长的外延部分的形成可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。沉积的外延部分的形成可以包括但不限于CVD、PVD和/或ALD。

可选地，可以在导电插塞226上方形成另一氧化物层217，以防止在后续的操作(例如，相应的牺牲沟道结构的形成)中损坏导电插塞226。

返回参考图3A，在形成第一沟道孔和孔之后，方法300转到操作324，其中沉积牺牲材料以填充在第一沟道孔和孔中，从而分别形成牺牲沟道结构和多个牺牲源触点结构。图2D示出了对应的结构。

如图2D中所示，可以沉积牺牲材料以填充在第一沟道孔221和孔219中，从而分别在第一沟道孔221中形成牺牲沟道结构223和在孔219中形成牺牲源触点结构227。在一些实施例中，牺牲沟道结构223可以各自在相应的氧化物层217上，并且牺牲源触点结构227可以各自在相应的绝缘体层229上。牺牲材料可以包括具有足够的刚度和强度以在后续的操作(例如，对第二电介质板的沉积)中支撑第一电介质板204-1的任何适当材料。在一些实施例中，牺牲材料包括但不限于多晶硅、碳化硅和/或碳。例如，牺牲材料可以包括多晶硅，并且可以使用诸如CVD、PVD和ALD中的一种或多种的适当沉积工艺来沉积。可选地，执行平坦化工艺(例如，干/湿蚀刻和/或CMP)，以去除第一电介质板204-1的顶表面上的任何多余的牺牲材料。

返回参考图3A，在形成牺牲沟道结构和牺牲源触点结构之后，方法300转到操作326处，在操作326中，在第一电介质板上方形成蚀刻停止层。图2E示出了对应的结构。

如图2E中所示，在第一电介质板204-1上方形成蚀刻停止层210。蚀刻停止层210可以至少覆盖相邻的牺牲源触点结构227之间的第一电介质板204-1的部分/区域。蚀刻停止层210可以防止相邻的牺牲源触点结构227之间的第一电介质板204-1的部分/区域在孔的形成过程中被蚀刻，其中该孔沿着牺牲源触点结构227所延伸的横向方向连续地延伸。在一些实施例中，蚀刻停止层210覆盖第一电介质板204-1。蚀刻停止层210可以包括具有与第一电介质板204-1的材料不同的蚀刻选择性的任何适当材料。在一些实施例中，第一牺牲层220-1包括氮化硅，第一介电层222-1包括氧化硅，蚀刻停止层210包括多晶硅。蚀刻停止层210的厚度可以足以防止在缝隙开口的形成过程中，蚀刻剂在垂直方向上连续地蚀刻超过蚀刻停止层210。在一些实施例中，使用诸如CVD、PVD和ALD中的一种或多种之类的适当沉积工艺来形成蚀刻停止层210。

返回参考图3A，在蚀刻停止层的形成之后，方法300转到操作328，其中在第一电介质板上方形成第二电介质板以覆盖牺牲沟道结构和牺牲源结构。图2F示出了对应的结构。

如图2F中所示，可以在第一电介质板204-1上方形成第二电介质板204-2，其覆盖牺牲沟道结构223、牺牲源触点结构227和蚀刻停止层210。第二电介质板204-2可以包括交错的多个第二牺牲层220-2和第二介电层222-2。在一些实施例中，第二电介质板204-2具有在第二电介质板204-2的阶梯区域中的阶梯结构。在一些实施例中，将例如包括氧化硅的第二绝缘部分225-2形成为围绕第二电介质板204-2并且在第一绝缘部分225-1上方，使得第二电介质板204-2在第二绝缘部分225-2中。第二绝缘部分225-2和第一绝缘部分225-1可以形成第一电介质板204-1和第二电介质板204-2位于其中的绝缘结构225。第二电介质板204-2的形成可以类似于第一电介质板204-1的形成，并且第二绝缘部分225-1的形成可以类似于第一绝缘部分225-1的形成，故本文不再重复二者的详细描述。

返回参考图3A和图3B，在形成第二电介质板之后，方法300转到操作330处，其中在操作330中，在第二电介质板中形成第二沟道孔以与牺牲沟道结构垂直对齐，并且对牺牲沟道结构上的并暴露在第二沟道孔的底部的、蚀刻停止层的任何部分进行去除以暴露牺牲沟道结构。此外，通过第二沟道孔去除牺牲沟道结构，使得第一沟道孔与第二沟道孔接触，并且在第一沟道孔和第二沟道孔中形成沟道结构。图2G示出了对应的结构。

如图2G中所示，可以形成在第一电介质板204-1和第二电介质板204-2中延伸的沟道结构216。在一些实施例中，根据操作310，在第二电介质板204-1中形成第二沟道孔以进行延伸并与牺牲沟道结构223垂直对齐。第二沟道孔的底部可以暴露牺牲沟道结构223上的蚀刻停止层的一部分。为了形成第二沟道孔，可以蚀刻第二电介质板204-2，直到在第二沟道孔的底部显露蚀刻停止层210为止。用于形成第二沟道孔的蚀刻工艺可以与用于形成第一沟道孔221的蚀刻工艺相似，在此不再赘述。

根据操作310，可以去除在第二沟道孔的底部暴露的、在牺牲沟道结构223上方的蚀刻停止层210的任何部分。可以例如在第二沟道孔的底部，暴露牺牲沟道结构223。可以执行适当的蚀刻工艺(例如，干蚀刻和/或湿蚀刻)，以去除蚀刻停止层210的一部分。可以根据操作334，使用适当的蚀刻工艺(例如，干蚀刻和/或湿蚀刻)来去除牺牲沟道结构223。因此，第二沟道孔和第一沟道孔221可以例如在第一电介质板204-1和第二电介质板204-2的界面处彼此接触，以形成沟道孔。在一些实施例中，可以完全或部分地去除氧化物层217以暴露导电插塞226，使得随后形成的半导体层(在其中形成有半导体沟道)可以与导电插塞226接触。可以通过与去除牺牲沟道结构223相同的蚀刻工艺或不同的蚀刻工艺(例如，干蚀刻和/或湿蚀刻)，来去除绝缘层217。在一些实施例中，第二沟道孔可以具有梯形形状，并且第二沟道孔的横向尺寸可以小于第一沟道孔221在界面处的横向尺寸。因此，在一些实施例中，沟道孔的侧壁可以在界面处具有交错的轮廓。

然后，可以根据操作336，在沟道孔中形成沟道结构。在一些实施例中，在沟道孔中沉积存储膜、半导体层和电介质核。具体而言，存储膜可以包括阻挡层、存储层和隧穿层。在一些实施例中，按照电介质核、半导体层、隧穿层、存储层和阻挡层的顺序，从沟道孔的中心朝向侧壁进行径向地布置。在一些实施例中，半导体层与导电插塞226接触，并且在半导体层中形成半导体沟道。在一些实施例中，可以使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或者其任意组合)，以阻挡层、存储层、隧穿层、半导体层和电介质核的顺序来依次地沉积。

在一些实施例中，在沟道孔的上部中形成漏极结构218。在一些实施例中，可以通过CMP、研磨、湿蚀刻和/或干蚀刻来去除沟道孔的上部中的存储膜、半导体层和电介质核的部分，以在沟道孔的上部中形成凹槽，使得半导体沟道的顶表面可以位于沟道孔中的期望位置。然后，可以通过一种或多种薄膜沉积工艺(例如，CVD、PVD、ALD、电镀、化学镀或其任意组合)，将诸如金属和/或硅之类的导电材料沉积到凹槽中来形成漏极结构218。从而，形成沟道结构216。可选地，执行平坦化工艺(例如，干/湿蚀刻和/或CMP)，以去除第二电介质板204-2的顶表面上的任何多余的材料。可选地，在第二电介质板204-2上方形成介电覆盖层224以至少覆盖漏极结构218。在一些实施例中，介电覆盖层224包括氧化硅，并且通过诸如CVD、PVD和/或ALD之类的任何适当的沉积工艺进行沉积。

在形成沟道结构之后，方法300转到操作338，在操作338中，在第二电介质板中形成与牺牲源触点结构对齐的缝隙开口，并且去除牺牲源触点结构上方的蚀刻停止层的一部分。通过缝隙开口去除牺牲源触点结构，使得缝隙开口与孔接触，从而形成缝隙结构。此外，去除与缝隙结构接触的牺牲层以形成多个横向凹槽，并且在这些横向凹槽中形成多个导体层。然后，在缝隙结构中形成源触点结构。图2H示出了对应的结构。

如图2H中所示，在第二电介质板204-2中形成缝隙开口。具有长方体形状并且在第二电介质板204-2中连续延伸的缝隙开口可以与牺牲触点源结构227对齐。在一些实施例中，缝隙开口在第二电介质板204-2中垂直地延伸，并且沿着牺牲源触点结构227延伸的横向方向(例如，y轴)横向地延伸。缝隙开口可以足够宽(例如，沿着x轴)，使得缝隙开口与每个牺牲源触点结构227至少部分地重叠。在各个实施例中，沿着x轴，缝隙开口的宽度可以大于、小于或至少名义上等于牺牲源触点结构227的宽度。在一些实施例中，沿着x轴，缝隙开口的宽度可以小于牺牲源触点结构227的宽度。在一些实施例中，沿着y轴，缝隙开口的长度等于牺牲源触点结构227在其中延伸的总距离。

在一些实施例中，使用蚀刻掩模，执行适当的图案化/蚀刻工艺(例如，干蚀刻和/或湿蚀刻)，以去除第二电介质板204-2的一部分并形成缝隙开口。蚀刻第二电介质板204-2可以在蚀刻停止层210上停止，并且可以在缝隙开口的底部暴露蚀刻停止层210的部分(例如，牺牲源触点结构227上方的部分以及相邻的牺牲源触点结构227之间的区域)。

此外，根据操作340，可以去除蚀刻停止层210的在缝隙开口的底部暴露的部分，以暴露牺牲源触点结构227。蚀刻停止层210的部分的去除可以包括适当的蚀刻工艺(例如，干蚀刻和/或湿蚀刻)，类似于在沟道孔的形成中对蚀刻停止层210的蚀刻。然后，根据操作342，可以使用诸如干蚀刻和/或湿蚀刻之类的适当蚀刻工艺，通过缝隙开口去除牺牲源触点结构227。在各个实施例中，可以去除氧化物层229，也可以不去除。缝隙开口和孔219可以在第一电介质板204-1和第二电介质板204-2的界面处邻接或彼此接触，从而形成缝隙结构。在一些实施例中，孔219均具有圆柱形状(或梯形形状)，缝隙开口具有长方体形状，并且缝隙开口的宽度小于孔219沿x轴的宽度。可以在第一电介质板204-1和第二电介质板204-2的界面处的缝隙结构的侧壁上，形成交错的轮廓。

此外，可以根据操作344，通过缝隙结构去除与缝隙结构接触的牺牲层(其包括第一电介质板204-1中的第一牺牲层220-1和第二电介质板204-2中的第二牺牲层220-2)。牺牲层的去除可以包括等向性蚀刻工艺(例如，湿蚀刻)。可以在第一电介质板204-1和第二电介质板204-2中形成多个横向凹槽。此外，根据操作346，然后可以沉积导体材料以填充在横向凹槽中，从而在第一电介质板204-1和第二电介质板204-2中形成多个导体层240。在一些实施例中，通过CVD，PVD和ALD中的至少一种来沉积导体材料。第一介电层222-1和第二介电层222-2可以称为介电层222。可以沿着z轴在衬底202上方交替地布置导体层240和介电层222，第一电介质板204-1和第二电介质板204-2可以分别称为第一存储板234-1和第二存储板234-2，形成存储堆叠层234。

此外，根据操作348，可以在缝隙结构中形成源触点结构206(例如，邻接的源触点结构)。在一些实施例中，在缝隙结构的底部，例如使用适当的掺杂工艺(例如，离子注入)在衬底202中形成掺杂区230。在一些实施例中，在缝隙结构的侧壁上方沉积诸如氧化硅之类的绝缘材料，从而形成绝缘间隔物214。可选地，可以执行适当的凹陷蚀刻工艺(例如，干蚀刻和/或湿蚀刻)，以去除绝缘材料和/或氧化物层229的任何多余部分并暴露衬底202。可以沉积导电材料以填充在缝隙结构中，从而形成源触点212。在一些实施例中，源触点212可以包括一种以上的导电材料。例如，可以沉积多晶硅以填充在孔219和缝隙开口的下部中，并且可以沉积钨以填充在缝隙开口的其余部分中。为了便于描述起见，可以在孔219中形成第一源触点部分212-1(例如，包括多晶硅)，可以在缝隙开口中形成第二源触点部分212-2(例如，包括多晶硅部分236-1和多晶硅部分236-1上的钨部分236-2)。第一源触点部分212-1和第二源触点部分212-2可以在第一存储板234-1和第二存储板234-2的界面处邻接，以形成源触点212、邻接的源触点。可以通过CVD、PVD和ALD中的一种或多种来沉积绝缘间隔物214，并且可以通过CVD、PVD、ALD和电镀中的一种或多种来沉积源触点212。可选地，执行平坦化工艺(例如，CMP和/或凹陷蚀刻)，以去除存储堆叠层204上的任何多余的材料(例如，用于形成源触点结构206的材料)。在一些实施例中，第一源触点部分212-1和第二源触点部分212-2分别包括钨。在一些实施例中，第一源触点部分212-1均包括钨上方的多晶硅，第二源触点部分212-2包括钨。

应当注意的是，可以通过分别蚀刻每个电介质板204-1/204-2(例如，诸如其它结构的形成之类的其它制造工艺将对这两个电介质板的蚀刻分开，如图2中所描述的)或者在一个蚀刻工艺中蚀刻第一电介质板204-1和第二电介质板204-2，来形成第一电介质板204-1和第二电介质板204-2中的阶梯结构。可以分别在制造过程的任何适当阶段中进行阶梯结构的形成。用于形成阶梯结构的具体顺序/时机不应受到本公开内容的实施例的限制。在一些实施例中，例如在第一电介质板204-1和第二电介质板204-2中形成阶梯结构之后，例如通过诸如CVD、PVD和/或ALD之类的适当沉积工艺来形成绝缘结构225。

图4根据一些实施例，示出了在阶梯区域(图1B中的“SS区域”)中沿着x-z平面的3D存储器件100的横截面视图。返回参考图1B，阶梯区域中的源触点132可以不与核心区域中的源触点112接触。在一些实施例中，源触点132与源触点112接触。在各个实施例中，源触点132的布局/分布可以与源触点112的布局/分布相同或不同。在一些实施例中，通过形成源触点112的相同操作来形成源触点132(例如，第一源触点部分132-1和第二源触点部分132-1)。在一些实施例中，源触点132和112包括相同的形状、尺寸和材料/组成。源触点132的细节可以参考源触点112的描述，故在此不再赘述。

如图4中所示，根据一些实施例，3D存储器件100可以包括在阶梯区域中的多个支撑柱416(例如，虚拟沟道结构)，而不是包括沟道结构。支撑柱416可以在制造过程(例如，形成横向凹槽和导体层)期间向3D存储器件100提供支撑，使得3D存储器件100不易塌陷。与沟道结构116不同，支撑柱416可以填充有不导电地连接到衬底102的支撑结构。在一些实施例中，支撑柱416填充有电介质材料(例如，氧化硅、氮化硅和/或氮氧化硅)。在一些实施例中，支撑柱416具有与沟道结构116相同的沟道形成结构/层，但是在下部不具有导电插塞。可以使用与形成沟道形成层/结构的沉积工艺相同或不同的沉积工艺，将支撑结构沉积到第一和第二沟道孔中。支撑柱416的底表面可以在衬底102的顶表面之下或之上。在一些实施例中，通过形成多个分别与相应的第二柱孔接触的第一柱孔，并使用电介质材料填充第一柱孔和第二柱孔，来形成支撑柱416。可以通过与形成第一沟道孔和第二沟道孔的相同操作，来分别形成第一柱孔和第二柱孔。在各个实施例中，第一/第二柱孔和第一/第二沟道孔可以具有相同的形状和/或尺寸。在一些实施例中，支撑柱416在第一存储板104-1和第二存储板104-2的界面处具有交错部分。

根据本公开内容的实施例，一种存储器件包括衬底、所述衬底上方的堆叠层、沟道结构、以及均都垂直地延伸穿过所述存储堆叠层的源触点结构。所述源触点结构包括：(i)多个第一源触点部分，每个第一源触点部分垂直地延伸并且横向地彼此分开；以及(ii)在所述多个第一源触点部分上方垂直地延伸并与所述多个第一源触点部分接触的第二源触点部分，其中所述第二源触点部分在横向上是连续的。

在一些实施例中，所述多个第一源触点部分沿横向方向彼此均匀地间隔开。

在一些实施例中，沿着横向平面，所述多个第一源触点部分中的每个第一源触点部分的横截面包括圆形、椭圆形、矩形、或正方形中的一种。

在一些实施例中，所述多个第一源触点部分均具有从所述第二源触点部分延伸到所述衬底的圆柱形状或梯形形状中的一种。

在一些实施例中，所述多个第一源触点部分包括相同的材料。

在一些实施例中，所述多个第一源触点部分和所述第二源触点部分包括金属。

在一些实施例中，所述多个第一源触点部分包括多晶硅，并且所述第二源触点部分包括多晶硅和金属中的一种或多种。

在一些实施例中，所述沟道结构和所述源触点结构均包括沿着各自的侧壁的交错部分。

在一些实施例中，所述源触点结构位于所述存储堆叠层中的存储块中的两个存储指之间。

在一些实施例中，所述3D存储器件还包括：在所述存储堆叠层中的两个存储块之间的第二源触点结构。所述第二源触点结构在所述存储堆叠层中连续地延伸。

在一些实施例中，所述存储堆叠层包括在所述衬底上方的多个交错的导体层和介电层。在一些实施例中，所述沟道结构包括从所述沟道结构的侧壁朝着所述沟道结构的中心径向地延伸的阻挡层、存储层、隧穿层、半导体层和电介质核。

根据本公开内容的实施例，存储器件包括衬底、所述衬底上方的堆叠层、多个沟道结构和多个源触点结构。所述多个源触点结构包括多个第一源触点结构和多个第二源触点结构，其中每个所述源触点结构都垂直地延伸穿过所述存储堆叠层。每个第一源触点结构都包括：(i)多个第一源触点部分，每个第一源触点部分垂直地延伸并且横向地彼此分开；以及(ii)在所述多个第一源触点部分上方垂直地延伸并与所述多个第一源触点部分接触的第二源触点部分，其中所述第二源触点部分是连续的。所述第二源触点结构均在所述存储堆叠层中连续地延伸。

在一些实施例中，所述第一源触点结构分别在所述存储堆叠层中的两个存储指之间，并且所述第二源触点结构分别在所述存储堆叠层中的两个存储块之间。

在一些实施例中，所述第一源触点结构中的至少一个位于一对所述第二源触点结构之间。

在一些实施例中，所述多个第一源触点部分沿着横向方向彼此均匀地间隔开。

在一些实施例中，沿着横向平面，所述多个第一源触点部分中的每个第一源触点部分的横截面包括圆形、椭圆形、矩形、或正方形中的一种。

在一些实施例中，所述多个第一源触点部分各自具有从所述第二源触点部分延伸到所述衬底的圆柱形状或梯形形状中的一种。

在一些实施例中，所述多个第一源触点部分和所述多个第一源触点部分包括金属；或者所述多个第一源触点部分包括多晶硅，并且所述第二源触点部分包括多晶硅和钨中的一种或多种。

在一些实施例中，所述多个第二源触点部分包括多晶硅和钨中的一种或多种。

在一些实施例中，所述沟道结构和所述第一源触点结构均包括沿着各自的侧壁的交错部分。

在一些实施例中，所述存储堆叠层包括在所述衬底上方的多个交错的导体层和介电层。在一些实施例中，所述沟道结构各自包括从所述各个沟道结构的侧壁朝着所述各个沟道结构的中心径向地延伸的阻挡层、存储层、隧穿层、半导体层和电介质核。

根据本公开内容的实施例，一种用于形成存储器件的方法包括以下的操作。在第一电介质板中形成垂直延伸的多个孔，所述第一电介质板包括在衬底上交错的多个第一牺牲层和多个第一介电层。在各孔中形成多个牺牲结构。在所述第一电介质板上方形成第二电介质板，所述第二电介质板具有交错的多个第二牺牲层和多个第二介电层。形成在所述第二电介质板中延伸的缝隙开口，所述缝隙开口与所述牺牲源触点结构对齐并在所述牺牲源触点结构上方。通过所述缝隙开口去除所述牺牲结构，使得所述缝隙开口与所述孔接触以形成缝隙结构。通过所述缝隙结构在所述第一电介质板和所述第二电介质板中形成多个导体层，从而形成存储堆叠层。在所述缝隙结构中形成源触点结构。

在一些实施例中，在形成所述缝隙开口之前形成多个沟道结构。

在一些实施例中，该方法还包括：在形成所述牺牲源触点结构之前，在每个孔的底部形成绝缘体层。

在一些实施例中，形成所述多个牺牲源触点结构包括沉积牺牲材料以填充所述孔。

在一些实施例中，该方法还包括：在所述第一电介质板上方形成蚀刻停止层。

在一些实施例中，该方法还包括：在去除所述牺牲源触点结构之前，通过所述缝隙开口去除所述蚀刻停止层的部分以暴露所述牺牲源触点结构。

在一些实施例中，该方法还包括：通过所述缝隙结构去除所述多个第一牺牲层和所述多个第二牺牲层，以形成多个横向凹槽；沉积导体材料以填充所述横向凹槽并形成所述导体层。

在一些实施例中，形成所述源触点结构包括：在所述缝隙结构中的所述多晶硅上方沉积多晶硅和/或钨。

在一些实施例中，该方法还包括：在形成所述多个孔的相同过程中，形成在所述第一电介质板中垂直延伸的第一沟道孔。

在一些实施例中，该方法还包括：在形成所述多个孔之后，形成在所述第一电介质板中垂直延伸的第一沟道孔。

在一些实施例中，该方法还包括：在形成所述多个孔之前，形成在所述第一电介质板中垂直延伸的第一沟道孔；或者与形成所述多个孔同时地，形成在所述电介质板中垂直延伸的第一沟道孔。

在一些实施例中，该方法还包括：在所述第一沟道孔的底部形成外延部分。在形成所述外延部分之前，在每个缝隙开口的底部沉积氧化物。

在一些实施例中，该方法还包括：在形成所述牺牲源触点结构的相同过程中，沉积所述牺牲材料以填充所述第一沟道孔从而形成牺牲沟道结构。

在一些实施例中，所述蚀刻停止层在相邻的牺牲源触点结构之间覆盖所述第一电介质板的至少一部分。

在一些实施例中，该方法还包括：在形成所述缝隙开口之前，形成在所述第二电介质板中垂直延伸的第二沟道孔，所述第二沟道孔与所述牺牲沟道结构垂直地对齐。在一些实施例中，该方法还包括：通过所述第二沟道孔去除所述蚀刻停止层的部分以暴露出所述牺牲沟道结构；去除所述牺牲沟道结构，使得所述第二沟道孔与所述第一沟道孔接触以形成沟道孔。在一些实施例中，该方法还包括：在所述沟道孔中形成沟道结构。

前述的具体实施方式的描述将揭示本公开内容的一般性质，在不脱离本公开内容的一般概念的情况下，其他人可以通过应用本领域技术范围内的知识，容易地针对这些特定实施例的各种应用进行修改和/或调整，而无需过多的实验。因此，基于本文给出的教导和指导，这些调整和修改旨在落入所公开实施例的等同物的含义和范围内。应当理解的是，本文中的措辞或术语仅是用于描述目的而非做出限制，使得本说明书的术语或措辞将由本领域普通技术人员根据教导和指导来解释。

上面借助于用于示出特定功能的实现以及其关系的功能构建块，来描述了本公开内容的实施例。为了便于描述起见，本文任意规定了这些功能构建块的边界。可以规定替代的边界，只要能适当地执行指定的功能以及其关系即可。

发明内容和摘要部分阐述了发明人所预期的本公开内容的一个或多个但不是所有示例性实施例，因此，其并不是旨在以任何方式对本公开内容和所附权利要求进行限定。

本公开内容的广度和范围不应受到任何上述示例性实施例的限制，而应当仅根据所附权利要求及其等同物来界定。

Claims (39)

1.一种存储器件，包括：

衬底；

所述衬底上方的存储堆叠层；

沟道结构；以及

源触点结构，每个所述源触点结构都垂直地延伸穿过所述存储堆叠层，其中，所述源触点结构包括：

(i)多个第一源触点部分，每个所述第一源触点部分垂直地延伸并且横向地彼此分开，以及

(ii)第二源触点部分，其在所述多个第一源触点部分的上方垂直地延伸并且与所述多个第一源触点部分相接触，其中，所述第二源触点部分在横向上是连续的。

2.根据权利要求1所述的存储器件，其中，所述多个第一源触点部分是沿横向方向彼此均匀地间隔开的。

3.根据权利要求2所述的存储器件，其中，沿着横向平面，所述多个第一源触点部分中的每个第一源触点部分的横截面包括圆形、椭圆形、矩形、或条形、或正方形中的一种。

4.根据权利要求3所述的存储器件，其中，所述多个第一源触点部分均具有从所述第二源触点部分延伸到所述衬底的圆柱形状或梯形形状中的一种。

5.根据权利要求1所述的存储器件，其中，所述多个第一源触点部分包括相同的材料。

6.根据权利要求5所述的存储器件，其中，所述多个第一源触点部分和所述第二源触点部分包括金属。

7.根据权利要求5所述的存储器件，其中，所述多个第一源触点部分包括多晶硅，并且所述第二源触点部分包括多晶硅和金属中的一种或多种。

8.根据权利要求1所述的存储器件，其中，所述沟道结构和所述源触点结构均包括沿着各自的侧壁的交错部分。

9.根据权利要求1-7中的任何一项所述的存储器件，其中，所述源触点结构位于所述存储堆叠层中的存储块中的两个存储指之间。

10.根据权利要求1-7中的任何一项所述的存储器件，还包括：在所述存储堆叠层中的两个存储块之间的第二源触点结构，其中，所述第二源触点结构在所述存储堆叠层中连续地延伸。

11.根据权利要求1-7中的任何一项所述的存储器件，其中：

所述存储堆叠层包括在所述衬底上方的多个交错的导体层和介电层；以及

所述沟道结构包括从所述沟道结构的侧壁朝着所述沟道结构的中心径向地延伸的阻挡层、存储层、隧穿层、半导体层和电介质核。

12.一种存储器件，包括：

衬底；

所述衬底上方的存储堆叠层；

多个沟道结构，以及包括多个第一源触点结构和多个第二源触点结构的多个源触点结构，每个所述源触点结构都垂直地延伸穿过所述存储堆叠层，其中：

所述第一源触点结构均包括：(i)多个第一源触点部分，每个所述第一源触点部分垂直地延伸并且横向地彼此分开，以及(ii)第二源触点部分，其在所述多个第一源触点部分的上方垂直地延伸并且与所述多个第一源触点部分相接触，其中，所述第二源触点部分是连续的，以及

所述第二源触点结构均在所述存储堆叠层中连续地延伸。

13.根据权利要求12所述的存储器件，其中，所述第一源触点结构均在所述存储堆叠层中的两个存储指之间，并且所述第二源触点结构均在所述存储堆叠层中的两个块之间。

14.根据权利要求12所述的存储器件，其中，所述第一源触点结构中的至少一个第一源触点结构位于一对所述第二源触点结构之间。

15.根据权利要求12所述的存储器件，其中，所述多个第一源触点部分是沿横向方向彼此均匀地间隔开的。

16.根据权利要求12所述的存储器件，其中，沿着横向平面，所述多个第一源触点部分中的每个第一源触点部分的横截面包括圆形、椭圆形、矩形、或条形、或正方形中的一种。

17.根据权利要求12所述的存储器件，其中，所述多个第一源触点部分均具有从所述第二源触点部分延伸到所述衬底的圆柱形状或梯形形状中的一种。

18.根据权利要求17所述的存储器件，其中，所述多个第一源触点部分和所述第二源触点部分包括金属；或者所述多个第一源触点部分包括多晶硅，并且所述第二源触点部分包括多晶硅和钨中的一种或多种。

19.根据权利要求12所述的存储器件，其中，所述多个第二源触点部分包括多晶硅和钨中的一种或多种。

20.根据权利要求12所述的存储器件，其中，所述沟道结构和所述第一源触点结构均包括沿着相应的侧壁的交错部分。

21.根据权利要求12-20中的任何一项所述的存储器件，其中：

所述存储堆叠层包括在所述衬底上方的多个交错的导体层和介电层；以及

所述沟道结构均包括从相应的沟道结构的侧壁朝着相应的沟道结构的中心径向地延伸的阻挡层、存储层、隧穿层、半导体层和电介质核。

22.一种用于形成存储器件的方法，包括：

形成在第一电介质板中垂直延伸的多个孔，所述第一电介质板包括在衬底上交错的多个第一牺牲层和多个第一介电层；

在所述孔中形成多个牺牲结构；

在所述第一电介质板上方形成第二电介质板，所述第二电介质板包括交错的多个第二牺牲层和多个第二介电层；

形成在所述第二电介质板中延伸的缝隙开口，所述缝隙开口与牺牲源触点结构对齐并在所述牺牲源触点结构上方；

通过所述缝隙开口去除所述牺牲结构，使得所述缝隙开口与所述孔接触以形成缝隙结构；

通过所述缝隙结构在所述第一电介质板和所述第二电介质板中形成多个导体层，从而形成存储堆叠层；以及

在所述缝隙结构中形成源触点结构。

23.根据权利要求22所述的方法，其中，在形成所述缝隙开口之前形成多个沟道结构。

24.根据权利要求22所述的方法，还包括：

在形成所述牺牲源触点结构之前，在每个孔的底部形成绝缘体层。

25.根据权利要求22所述的方法，其中，形成所述多个牺牲源触点结构包括沉积牺牲材料以填充所述孔。

26.根据权利要求25所述的方法，还包括：在所述第一电介质板上方形成蚀刻停止层。

27.根据权利要求26所述的方法，还包括：

在去除所述牺牲源触点结构之前，通过所述缝隙开口去除所述蚀刻停止层的部分以暴露所述牺牲源触点结构。

28.根据权利要求22所述的方法，还包括：

通过所述缝隙结构去除所述多个第一牺牲层和所述多个第二牺牲层，以形成多个横向凹槽；以及

沉积导体材料以填充所述横向凹槽并形成所述导体层。

29.根据权利要求22-28中的任何一项所述的方法，其中，形成所述源触点结构包括：在所述缝隙结构中的多晶硅上方沉积多晶硅和/或钨。

30.根据权利要求25所述的方法，还包括：

在形成所述多个孔的相同过程中，形成在所述第一电介质板中垂直延伸的第一沟道孔。

31.根据权利要求26所述的方法，还包括：

在形成所述多个孔的相同过程中，形成在所述第一电介质板中垂直延伸的第一沟道孔。

32.根据权利要求25所述的方法，还包括：

在形成所述多个孔之后，形成在所述第一电介质板中垂直延伸的第一沟道孔。

33.根据权利要求26所述的方法，还包括：

在形成所述多个孔之后，形成在所述第一电介质板中垂直延伸的第一沟道孔。

34.根据权利要求22所述的方法，还包括：

在形成所述多个孔之前，形成在所述第一电介质板中垂直延伸的第一沟道孔；或者与形成所述多个孔同时地，形成在所述第一电介质板中垂直延伸的第一沟道孔。

35.根据权利要求30或32所述的方法，还包括：

在所述第一沟道孔的底部形成外延部分，其中，在形成所述外延部分之前，在每个缝隙开口的底部沉积氧化物。

36.根据权利要求31或33所述的方法，还包括：

在所述第一沟道孔的底部形成外延部分，其中，在形成所述外延部分之前，在每个缝隙开口的底部沉积氧化物。

37.根据权利要求36所述的方法，还包括：

在形成所述牺牲源触点结构的相同过程中，沉积所述牺牲材料以填充所述第一沟道孔从而形成牺牲沟道结构。

38.根据权利要求36所述的方法，其中，所述蚀刻停止层在相邻的牺牲源触点结构之间覆盖所述第一电介质板的至少一部分。

39.根据权利要求37所述的方法，还包括：在形成所述缝隙开口之前，

形成在所述第二电介质板中垂直延伸的第二沟道孔，所述第二沟道孔与所述牺牲沟道结构垂直地对齐；

通过所述第二沟道孔去除所述蚀刻停止层的部分以暴露出所述牺牲沟道结构；

去除所述牺牲沟道结构，使得所述第二沟道孔与所述第一沟道孔相接触以形成沟道孔；以及

在所述沟道孔中形成沟道结构。

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