JP2022535518A - 隣接するソースコンタクト構造を有する三次元メモリデバイスおよびこれを形成するための方法 - Google Patents

隣接するソースコンタクト構造を有する三次元メモリデバイスおよびこれを形成するための方法 Download PDF

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Abstract

メモリデバイスを形成するための構造および方法の実施形態が提供される。一例において、メモリデバイスが、基板と、基板上方のスタックと、チャネル構造と、それぞれがメモリスタックを通って垂直に延在するソースコンタクト構造と、を含む。ソースコンタクト構造は、(i)それぞれが互いに分離されて垂直および横に延在する複数の第1のソースコンタクト部分と、(ii)複数の第1のソースコンタクト部分の上でこれと接触して垂直に延在する第2のソースコンタクト部分と、を含み、第2のソースコンタクト部分は横に連続している。

Description

本開示の実施形態は、三次元(3D)メモリデバイス、および3Dメモリデバイスを形成するための方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルのフィーチャサイズが下限に近づくと、平面プロセスおよび製造技術は困難でコストがかかるようになる。結果として、平面メモリセルについてのメモリ密度は上限に近づく。
3Dメモリアーキテクチャは、平面メモリセルにおける密度の限界に対処することができる。3Dメモリアーキテクチャは、メモリアレイおよびメモリアレイとの間で信号を制御するための周辺デバイスを含む。
隣接するソースコンタクト構造を備えた3Dメモリデバイスおよび3Dメモリデバイスを形成するための方法の実施形態が提供される。
一例において、メモリデバイスが、基板と、基板上方のスタックと、チャネル構造と、それぞれがメモリスタックを通って垂直に延在するソースコンタクト構造と、を含む。ソースコンタクト構造は、(i)それぞれが互いに分離されて垂直および横に延在する複数の第1のソースコンタクト部分と、(ii)複数の第1のソースコンタクト部分の上でこれと接触して垂直に延在する第2のソースコンタクト部分と、を含み、第2のソースコンタクト部分は横に連続している。
他の一例において、メモリデバイスが、基板と、基板上方のスタックと、複数のチャネル構造と、複数のソースコンタクト構造と、を含む。ソースコンタクト構造は複数の第1のソースコンタクト構造および複数の第2のソースコンタクト構造を含み、それぞれがメモリスタックを通って垂直に延在する。第1のソースコンタクト構造はそれぞれ、(i)それぞれが垂直に延在して互いに分離された複数の第1のソースコンタクト部分と、(ii)複数の第1のソースコンタクト部分の上でこれと接触して垂直に延在する第2のソースコンタクト部分と、を含み、第2のソースコンタクト部分は連続している。第2のソースコンタクト構造はそれぞれメモリスタックにおいて連続的に延在する。
さらなる一例において、メモリデバイスを形成するための方法が次の動作を含む。基板上に複数の第1の犠牲層および複数の第1の誘電体層を交互に含む第1の誘電体デッキにおいて垂直に延在する複数のホールが形成される。複数の犠牲構造がホールに形成される。第1の誘電体デッキ上に複数の第2の犠牲層および複数の第2の誘電体層を交互に有する第2の誘電体デッキが形成される。第2の誘電体デッキにおいて延在するスリット開口が形成され、スリット開口は、犠牲ソースコンタクト構造とその上で位置を合わせる。犠牲構造は、スリット開口がホールと接触してスリット構造を形成するように、スリット開口を通して除去される。複数の導体層がスリット構造を通して第1および第2の誘電体デッキに形成され、メモリスタックを形成する。ソースコンタクト構造がスリット構造に形成される。
本明細書に組み込まれて明細書の一部を形成する添付の図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
本開示のいくつかの実施形態による、隣接するソースコンタクト構造を有する例示的な3Dメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、隣接するソースコンタクト構造を有する例示的な3Dメモリデバイスの上面図を示す。 本開示のいくつかの実施形態による、隣接するソースコンタクト構造を有する例示的な3DメモリデバイスのA-A’方向に沿った断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスのさまざまな段階での隣接するソースコンタクト構造を有する3Dメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスのさまざまな段階での隣接するソースコンタクト構造を有する3Dメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスのさまざまな段階での隣接するソースコンタクト構造を有する3Dメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスのさまざまな段階での隣接するソースコンタクト構造を有する3Dメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスのさまざまな段階での隣接するソースコンタクト構造を有する3Dメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスのさまざまな段階での隣接するソースコンタクト構造を有する3Dメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスのさまざまな段階での隣接するソースコンタクト構造を有する3Dメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、例示的な製造プロセスのさまざまな段階での隣接するソースコンタクト構造を有する3Dメモリデバイスの断面図を示す。 本開示のいくつかの実施形態による、隣接するソースコンタクト構造を有する3Dメモリデバイスを形成するための例示的な方法のフローチャートを示す。 本開示のいくつかの実施形態による、図3Aにおける方法の例示的な詳細な製造動作のフローチャートを示す。 本開示のいくつかの実施形態による、図3Aにおける方法の例示的な詳細な製造動作のフローチャートを示す。 本開示のいくつかの実施形態による、図3Aにおける方法の例示的な詳細な製造動作のフローチャートを示す。 本開示のいくつかの実施形態による、隣接するソースコンタクト構造を有する例示的な3Dメモリデバイスの他の断面図を示す。
添付の図面を参照して本開示の実施形態を説明する。
具体的な構成および配置を議論しているが、これは例示のみを目的として行われていることが理解されるべきである。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を用いることができるということを認識するであろう。本開示がさまざまな他の用途にも使用することができるということが当業者に明らかであろう。
明細書における「一実施形態」、「実施形態」、「一例の実施形態」、「いくつかの実施形態」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含むことができるが、すべての実施形態が必ずしもその特定の特徴、構造、または特性を含むとは限らないことを示すということが留意される。また、このような句は必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造または特性が一実施形態に関連して説明されるとき、明示的に説明されているか否かにかかわらず、他の実施形態に関連してこのような特徴、構造または特性に影響を与えることは、当業者の知識の範囲内であろう。
一般に、文脈における使用法から少なくとも部分的に用語を理解することができる。たとえば、本明細書で用いられるような「1つまたは複数」という用語は、少なくとも部分的に文脈に応じて、任意の特徴、構造、または特性を単数の意味において説明するために用いることができ、または特徴、構造または特性の組み合わせを複数の意味において説明するために用いることができる。同様に、「a」、「an」、または「the」のような用語も、少なくとも部分的に文脈に応じて、単数の使用法を伝える、または複数の使用法を伝えるように理解することができる。加えて、「に基づく」という用語は、排他的な一組の要素を伝えるようには必ずしも意図されないとして理解することができ、代わりに、再度、少なくとも部分的に文脈に応じて、必ずしも明示的に説明されていない追加の要素の存在を可能にし得る。
本明細書で用いられるとき、「名目/名目上」という用語は、製品またはプロセスの設計段階中に設定される、部品またはプロセス動作についての特性またはパラメータの所望の、または目標の値を、その所望の値の上方および/または下方の値の範囲とともに指す。値の範囲は、製造プロセスにおけるわずかな変化または公差のためにあり得る。本明細書で用いられるとき、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。その特定の技術ノードに基づいて、「約」という用語は、たとえば、値の10~30%(たとえば、値の±10%、±20%、または±30%)以内で変化する所与の量の値を示すことができる。
本明細書で用いられるとき、階段構造は、少なくとも2つの水平面(たとえば、x-y平面に沿った)および少なくとも2つの(たとえば、第1および第2の)垂直面(たとえば、z軸に沿った)を含み、各水平面が、水平面の第1の縁から上向きに延在する第1の垂直面に隣接するとともに、水平面の第2の縁から下向きに延在する第2の垂直面に隣接するようになっている一組の表面を指す。「ステップ」または「階段」は、一組の隣接する表面の高さの垂直方向の変化を指す。本開示において、「階段」という用語および「ステップ」という用語は、階段構造の1つのレベルを指し、交換可能に用いられる。本開示において、水平方向は、基板(たとえば、その上に構造を形成するための製造プラットフォームを提供する基板)の頂面と平行な方向(たとえば、x軸またはy軸)を指すことができ、垂直方向は、構造の頂面に垂直な方向(たとえば、z軸)を指すことができる。
NANDフラッシュメモリデバイスは、さまざまな電子製品において広く用いられ、不揮発性、軽量、低消費電力および高性能である。現在、平面NANDフラッシュメモリデバイスはストレージ限界に達している。ストレージ容量をさらに増加させるとともにビットあたりのストレージコストを削減するため、3D NANDメモリデバイスが提案されてきた。既存の3D NANDメモリデバイスは大抵、複数のメモリブロックを含む。隣接するメモリブロックは大抵、アレイ共通ソース(ACS)が形成されるゲートラインスリット(GLS)によって分離される。既存の3D NANDメモリデバイスを形成する製造方法において、GLSは大抵、導体/誘電体層対のスタック全体を通してエッチングすることによって形成される。
より高いメモリ容量の需要が続くにつれて、マルチデッキ構造を備えた3D NANDメモリデバイスが提案されてきた。既存の3D NANDメモリデバイスと比較して、マルチデッキ構造の3D NANDメモリデバイスは大抵、垂直方向に沿ってより多くのレベル(または導体/誘電体層の対)を有する。レベル数の増加により、GLSを形成する既存のエッチング方法は困難になる。たとえば、既存の製造プロセスにおいて、GLSは大抵、チャネル構造後の1ステップのエッチングプロセスにおいて形成される。階段領域(たとえば、階段が形成される)からコア領域(たとえば、チャネル構造が形成される)へのパターン変化により、3D NANDメモリデバイスに不均一な応力が引き起こされる可能性がある。結果として、GLSは、不均一な応力によって影響を受ける領域において変形し、特に3Dメモリデバイスの下部において、曲がった/波状の形状(または「マウスバイト」形状)を形成することがある。GLSの変形した/曲がった形状の結果、GLS(またはACS)とチャネル構造との間に望ましくない接触が起こり、短絡を引き起こす可能性がある。また、マルチデッキ構造において、望ましくなく高いアスペクト比のGLSが形成される可能性があり、GLSを充填してACSを形成するために用いられる導電性材料により、望ましくなく高い応力が引き起こされる結果、ACSが変形または崩壊さえする可能性がある。3D NANDメモリデバイスの性能が影響を受ける可能性がある。
本開示は、マルチデッキ構造を有する3Dメモリデバイス(たとえば、3D NANDメモリデバイス)、3Dメモリデバイスにおいて延在する隣接するソースコンタクト構造、および3Dメモリデバイスを形成するための方法を提供する。3Dメモリデバイスは、垂直に(たとえば、z軸に沿って)積み重なる少なくとも2つのデッキと、3Dメモリデバイスにおいて延在する隣接するソースコンタクト構造と、を含む。隣接するソースコンタクト構造はメモリブロックに配置され、メモリセルを一対のフィンガーに分離している。一例において、3Dメモリデバイスはデュアルデッキ構造を有し、隣接するソースコンタクト構造は、第1のデッキ(たとえば、下部デッキ)に複数の第1のソースコンタクト部分と、第2のデッキ(たとえば、上部デッキ)に第2のソースコンタクト部分と、を有する。第1のソースコンタクト部分および第2のソースコンタクト部分は、互いに接触して導電接続されている。いくつかの実施形態において、第1のソースコンタクト部分は互いに分離しており(たとえば、横方向に沿って別々に分布している)、それぞれ基板および第2のソースコンタクト部分と接触している。第2のソースコンタクト部分は、連続形状(たとえば、横方向に沿って連続的に延在する直方体形状)を有する。いくつかの実施形態において、第1のソースコンタクト部分は、同じ形状(たとえば、円筒形状)を有し、同じ材料、たとえば、ポリシリコンを含む。いくつかの実施形態において、第2のソースコンタクト部分は、ポリシリコンおよび/またはタングステンを含む。このソースコンタクト構造の構造により、タングステンのみで形成されたソースコンタクト構造によって課せられる応力を低減することができる。
本開示において、第1のホール(第1のソースコンタクト部分が形成される)および第2のスリット開口(第2のソースコンタクト部分が形成される)が別々に形成される。第1のホールおよび第2のスリット開口が隣接してスリット構造を形成する。一方、チャネル構造のような、他の構造は、ソースコンタクト構造を形成する同じ動作において部分的または完全に形成することができる。いくつかの実施形態において、チャネルホールは、第1および第2のチャネルホールに隣接させることによって形成され、これらは第1および第2のデッキに別々に形成される。スリット構造およびチャネルホールの形成により、3Dメモリデバイスにおける応力をさらに低減することができ、望ましい安定性の構造(たとえば、ソースコンタクト構造およびチャネル構造)を形成することが可能になる。
図1A~図1Cは、いくつかの実施形態による、デュアルデッキ構造を有する例示的な3Dメモリデバイス100の図を示す。具体的には、図1Aは、x-z平面に沿ったコア領域における3Dメモリデバイス100の断面図を示し、図1Bは、x-y平面に沿ったコア領域および階段領域における3Dメモリデバイス100の上面図を示し、図1Cは、A-A’方向(たとえば、y-z平面)に沿ったコア領域および階段領域における3Dメモリデバイス100の断面図を示す。図1Aに示すように、3Dメモリデバイス100は、基板102、基板102上のメモリスタック104、メモリスタック104において垂直に(たとえば、z軸に沿って)延在する1つまたは複数のチャネル構造116、およびメモリスタック104において垂直に延在する1つまたは複数のソースコンタクト構造106を含むことができる。メモリスタック104は、基板102上の第1のメモリデッキ104-1、および第1のメモリデッキ104-1上の第2のメモリデッキ104-2を含むことができる。いくつかの実施形態において、3Dメモリデバイス100は、3Dメモリデバイス100における隣接するメモリデッキの界面で横に延在するエッチング停止層110を含む。3Dメモリデバイス100は、チャネル構造116を覆う誘電体キャップ層124を含むこともできる。
基板102は、シリコン(たとえば、単結晶シリコン)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)、ゲルマニウム(Ge)、シリコンオンインシュレータ(SOI)、ゲルマニウムオンインシュレータ(GOI)、または任意の他の適切な材料を含むことができる。いくつかの実施形態において、基板102は、研削、エッチング、化学機械研磨(CMP)、またはこれらの任意の組み合わせによって薄くした薄型基板(たとえば、半導体層)である。いくつかの実施形態において、基板102はシリコンを含む。
メモリスタック104、たとえば、第1および第2のメモリデッキ104-1および104-2のそれぞれは、複数の交互の導体層120および誘電体層122を含むことができる。チャネル構造116と導体層120の交差により、3Dメモリデバイス100において、複数のメモリセル、たとえば、メモリセルのアレイを形成することができる。メモリスタック104における導体/誘電体層対の数(たとえば、32、64、96、または128)が3Dメモリデバイス100におけるメモリセルの数を決定する。導体層120および誘電体層122は、垂直方向(たとえば、z方向)に交互にすることができる。換言すると、メモリスタック104の頂部または底部にあるものを除いて、各導体層120は両側で2つの誘電体層122に隣接することができ、各誘電体層122は両側で2つの導体層120に隣接することができる。導体層120はそれぞれ同じ厚さを有することも異なる厚さを有することもできる。同様に、誘電体層122はそれぞれ同じ厚さを有することも異なる厚さを有することもできる。導体層120は、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、多結晶シリコン(ポリシリコン)、ドープシリコン、ケイ化物、またはこれらの任意の組み合わせを含むが、これらに限定されない、導体材料を含むことができる。誘電体層122は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはこれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。いくつかの実施形態において、導体層120は、Wのような金属層を含み、誘電体層122は酸化シリコンを含む。
チャネル構造116はアレイを形成することができ、それぞれ、基板102の上方に垂直に延在することができる。チャネル構造116は、交互の導体/誘電体スタックを通って垂直に延在する半導体チャネルを含むことができる。チャネル構造116は、複数のチャネル形成層のチャネル形成構造、たとえば、誘電体材料(たとえば、メモリフィルムとして)および/または半導体材料(たとえば、半導体層として)で充填されたチャネルホールを含むことができる。いくつかの実施形態において、メモリフィルムは、トンネリング層、メモリ層(「チャージトラップ層」としても知られる)、およびブロッキング層を含む複合層である。チャネルホールの残りの空間は、酸化シリコンのような誘電体材料を含む誘電体コアで部分的または完全に充填することができる。チャネル構造116は、メモリスタック104を通る円筒形(たとえば、柱形状)を有する、または各メモリデッキに台形形状および隣接するメモリデッキ間の界面で(たとえば、第1のメモリデッキ104-1と第2のメモリデッキ104-2との間およびチャネル構造116の側壁に沿って)食い違い部分を有することができる。チャネル構造116はまた、任意の他の適切な形状を有することができ、これらは本開示の実施形態によって限定されない。いくつかの実施形態によれば、誘電体コア、半導体層、トンネリング層、メモリ層、およびブロッキング層は、中心から側壁に向かってこの順序で径方向に配置される。半導体層は、アモルファスシリコン、ポリシリコン、および/または単結晶シリコンのような、シリコンを含むことができる。トンネリング層は、酸化シリコン、酸窒化シリコン、またはこれらの任意の組み合わせを含むことができる。メモリ層は、窒化シリコン、酸窒化シリコン、シリコン、またはこれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化シリコン、酸窒化シリコン、高誘電率(high-k)誘電体、またはこれらの任意の組み合わせを含むことができる。一例において、メモリ層は、酸化シリコン/酸窒化シリコン(または窒化シリコン)/酸化シリコン(ONO)の複合層を含むことができる。
いくつかの実施形態において、チャネル構造116は、チャネル構造116の下部(たとえば、底部の下端)に導電性プラグ126(たとえば、半導体プラグ)をさらに含む。本明細書で用いられるとき、構成要素(たとえば、チャネル構造116)の「上端」は、基板102が3Dメモリデバイス100の最下面に配置されているとき、基板102から垂直方向に遠い方の端であり、構成要素(たとえば、チャネル構造116)の「下端」は、基板102に垂直方向に近い方の端である。導電性プラグ126は、シリコンのような半導体材料を含むことができ、これは基板102からエピタキシャル成長する(たとえば、選択的エピタキシャル成長を用いて)、または基板102上へ任意の適切な方向に堆積する。いくつかの実施形態において、導電性プラグ126は、単結晶シリコン、基板102と同じ材料を含むことが理解される。換言すると、導電性プラグ126は、基板102から成長したエピタキシャル成長半導体層を含むことができる。導電性プラグ126は、基板102とは異なる材料を含むこともできる。いくつかの実施形態において、導電性プラグ126は、シリコン、ゲルマニウム、およびシリコンゲルマニウムの少なくとも1つを含む。いくつかの実施形態において、導電性プラグ126の一部は基板102の頂面の上方にあり、半導体チャネルと接触している。導電性プラグ126は、半導体チャネルに導電接続することができる。いくつかの実施形態において、導電性プラグ126の頂面は、底部誘電体層122(たとえば、メモリスタック104の底部での誘電体層)の頂面と底面との間に配置される。いくつかの実施形態において、導電性プラグ126の底面は、基板102の頂面の下方にある。いくつかの実施形態において、導電性プラグ126の底面は、基板102の頂面と接触している。
いくつかの実施形態において、チャネル構造116は、チャネル構造116の上部(たとえば、上端)にドレイン構造118(たとえば、チャネルプラグ)をさらに含む。ドレイン構造118は、半導体チャネルの上端と接触することができ、半導体チャネルに導電接続することができる。ドレイン構造118は、半導体材料(たとえば、ポリシリコン)または導電性材料(たとえば、金属)を含むことができる。いくつかの実施形態において、ドレイン構造118は、接着層としてTi/TiNまたはTa/TaNおよび導体材料としてタングステンで充填された開口を含む。3Dメモリデバイス100の製造中に半導体チャネルの上端を覆うことによって、ドレイン構造118は、酸化シリコンおよび窒化シリコンのような、半導体チャネルに充填された誘電体のエッチングを防止するエッチング停止層として機能することができる。後続の動作において、ビアおよび/または接触パッドのような導電性構造をドレイン構造118上に形成することができる。
いくつかの実施形態において、ソースコンタクト構造106は、メモリスタック104を通って垂直に延在して基板102と接触している。ソースコンタクト構造106は、絶縁スペーサ114および絶縁スペーサ114におけるソースコンタクト112を含むことができる。ソースコンタクト112と接触してこれに導電接続された、ドープ領域130を基板102に形成することができる。いくつかの実施形態において、絶縁スペーサ114は、複数の層、たとえば、複合構造を有する。たとえば、絶縁スペーサ114は、ソースコンタクト構造106の側壁に向かって径方向に配置された複数の絶縁層(たとえば、酸化シリコン、窒化シリコン、および/または酸窒化シリコン)を含むことができる。ドープ領域130およびソースコンタクト112を通してメモリセルにソース電圧を印加することができる。ソースコンタクト112は、それぞれが第1のメモリデッキ104-1において延在する複数の第1のソースコンタクト部分112-1および第2のメモリデッキ104-2において延在する第2のソースコンタクト部分112-2を含むことができる。第2のソースコンタクト部分112-2は、第1および第2のメモリデッキ104-1および104-2の界面で第1のソースコンタクト部分112-1と垂直に位置を合わせ、これと接触し、これに導電接続することができる(たとえば、z方向に沿って)。いくつかの実施形態において、x-z平面に沿った各ソース部分の断面は台形形状を有することができ、その横寸法を基板102に向かって減少させることができる。いくつかの実施形態において、ソースコンタクト112はメモリスタック104を通って延在する台形形状または柱形状を有する。
ソースコンタクト構造106は、第1および第2のメモリデッキ104-1および104-2の界面で食い違い部分を有することができる。食い違い部分は、ソースコンタクト構造106の側壁に沿わせることができる。食い違い部分は、隣接するソース部分の横寸法の違いによって形成され、隣接するソース部分の端部と接触している横部分を含むことができる。いくつかの実施形態において、絶縁スペーサ114は、酸化シリコンのような適切な誘電体材料を含むことができる。いくつかの実施形態において、ソースコンタクト112は、タングステン、ポリシリコン、ドープシリコン、ケイ化物、アルミニウム、銅、およびコバルトの1つまたは複数のような適切な導電性材料を含むことができる。いくつかの実施形態において、第1のソースコンタクト部分112-1はポリシリコンを含み、第2のソースコンタクト部分112-2は、ポリシリコン部分136-1およびポリシリコン部分136-1上にタングステン部分136-2を含む。いくつかの実施形態において、第1のソースコンタクト部分112-1および第2のソースコンタクト部分112-2はそれぞれタングステンを含む。いくつかの実施形態において、第1のソースコンタクト部分112-1はそれぞれタングステン上にポリシリコンを含み、第2のソースコンタクト部分112-2はタングステンを含む。ドープ領域130は、基板102に対して反対の極性を備えた適切なドーパントを含むことができる。
いくつかの実施形態において、3Dメモリデバイス100は、第1および第2のメモリデッキ104-1および104-2の界面でエッチング停止層110を含む。エッチング停止層110は、ソースコンタクト構造106およびチャネル構造116の外側の領域に分布する複数の部分を含むことができる。エッチング停止層110は、誘電体層122より高いエッチング選択性を有する適切な材料を含むことができる。いくつかの実施形態において、エッチング停止層110はポリシリコンを含む。
図1Bは、いくつかの実施形態による、階段領域およびコア領域において同じ横方向(たとえば、y軸)に沿って延在する、複数の第1のソースコンタクト部分およびそれぞれの第2のソースコンタクト部分をそれぞれ含む、ソースコンタクト構造106の上面図を示す。具体的には、図1Bは、メモリスタック104におけるコア領域(「コア領域」)における第1および第2のソースコンタクト部分112-1および112-2、および階段領域(「SS領域」)における第1および第2のソースコンタクト部分132-1および132-2のレイアウトを示す。各第2のソースコンタクト部分112-2(たとえば、y軸に沿って連続的に延在する)は、複数の第1のソースコンタクト部分112-1(たとえば、y軸に沿って別々に分布する)に対応することができ、各第2のソースコンタクト部分132-2(たとえば、y軸に沿って連続的に延在する)は、複数の第1のソースコンタクト部分132-1(たとえば、y軸に沿って別々に分布する)に対応することができる。各第2のソースコンタクト部分(たとえば、112-2および132-2)および対応する第1のソースコンタクト部分(たとえば、112-1および132-1)は、ソースコンタクト(たとえば、112および132)を形成することができる。図1Bに示すように、ソースコンタクト112(またはソースコンタクト構造106)は、コア領域において横に(たとえば、y軸に沿って)延在することができ、ソースコンタクト132は、階段領域において横に(たとえば、y軸に沿って)延在することができる。y軸に沿って、各第2のソースコンタクト部分112-2/132-2の長さは、それぞれの第1のソースコンタクト部分112-1/132-1が延在する距離に等しくすることができる。コア領域において、各ソースコンタクト構造106(またはソースコンタクト112)をメモリブロック150に配置して、メモリブロックにおけるメモリセルを一対のフィンガー152に分割することができる。すなわち、各ソースコンタクト構造106をメモリブロックにおける隣接するフィンガー152間に配置することができる。いくつかの実施形態において、階段領域およびコア領域におけるソースコンタクト構造106は、互いに接触していない。すなわち、いくつかの実施形態において、単一のソースコンタクト構造106が、階段領域およびコア領域の1つにおいてのみ延在する。いくつかの実施形態において、ソースコンタクト132および112の形状、寸法、および組成は、同じまたは同様とすることができる。
図1Bは、メモリブロック間に配置された一対の第2のソースコンタクト構造128(図1Aおよび図1Cには示さず)も示す。すなわち、第2のソースコンタクト構造128は、メモリスタック104におけるメモリセルを複数のメモリブロックに分割することができ、1つまたは複数のソースコンタクト構造106を配置することができる。ソースコンタクト構造106とは異なり、各第2のソースコンタクト構造128は、第1および第2のメモリデッキ104-1および104-2においてz軸に沿って連続的に延在し、たとえば、隣接するメモリブロックにおいてメモリセルを完全に分離することができる。いくつかの実施形態において、第2のソースコンタクト構造128は、y軸に沿って階段領域およびコア領域において連続的に延在することができる。すなわち、いくつかの実施形態において、単一の第2のソースコンタクト構造128が、階段領域およびコア領域の両方において延在することができる。
x-y平面(たとえば、横平面)に沿って、第1のソースコンタクト部分112-1の断面は、円形(図1Bに示すような)、ストライプ形状、楕円形、正方形、および/または他の形状のような任意の適切な形状とすることができる。いくつかの実施形態において、第2のソースコンタクト部分112-2の断面は、幅(たとえば、x軸に沿った)より大きい長さ(たとえば、y軸に沿った)を有するストライプ形状である。さまざまな実施形態において、第2のソースコンタクト部分112-2の断面は、長方形のような1つまたは複数の形状を含む。本開示の図における構造の形状、数、比率、および分布は、単に例示の目的のためであり、構造の実際の形状、数、比率、および分布を示すものではない。
さまざまな実施形態において、階段領域およびコア領域におけるチャネル構造116は、同じであっても異なっていてもよい。いくつかの実施形態において、階段領域およびコア領域におけるソースコンタクト構造106は、同じであっても異なっていてもよい。チャネル構造116およびソースコンタクト構造106の具体的な構造は、本開示の実施形態によって限定されるべきではない。
図1Cは、いくつかの実施形態による、A-A’方向に沿った、たとえば、y-z平面に沿ったソースコンタクト112の断面図を示す。図1Cに示すように、第1のソースコンタクト部分112-1は、y軸に沿って別々に分布して第2のソースコンタクト部分112-2と垂直に位置を合わせることができる。第1のソースコンタクト部分112-1は、第1および第2のメモリデッキ104-1および104-2の界面で第2のソースコンタクト部分112-2と接触してこれに導電接続することができる。一例として、第1のソースコンタクト部分112-1はそれぞれポリシリコンを含み、第2のソースコンタクト部分112-2はポリシリコン部分136-1およびポリシリコン部分136-1上のタングステン部分136-2を含む。第1のソースコンタクト部分112-1は、任意の適切な形状を含み、たとえば、それぞれが互いに同じ形状または互いに異なる形状を有することができる。たとえば、第1のソースコンタクト部分112-1は、柱形状および/または台形形状を有することができる。いくつかの実施形態において、第1のソースコンタクト部分112-1は、y軸に沿って等間隔に配置され、互いに同じ形状および寸法を有する。いくつかの実施形態において、各第1のソースコンタクト部分112-1は、z軸に沿って同じ円筒形状および同じ高さを有する。いくつかの実施形態において、第2のソースコンタクト部分112-2は、第2のメモリデッキ104-2においてy軸およびz軸に沿って(またはy-z平面に沿って)連続的に延在する。いくつかの実施形態において、第2のソースコンタクト部分112-2は直方体形状を有する。x軸に沿った第2のソースコンタクト部分112-2の横寸法は、x軸に沿った第1のソースコンタクト部分112-1の横寸法より少なくても、大きくても、またはこれらと名目上同じであってもよい。いくつかの実施形態において、x軸に沿って、第2のソースコンタクト部分112-2の横寸法は、図1Aに示すように、界面で第1のソースコンタクト部分112-1の横寸法より少ない。
3Dメモリデバイス100は、モノリシック3Dメモリデバイスの一部とすることができる。「モノリシック」という用語は、3Dメモリデバイスの構成要素(たとえば、周辺デバイスおよびメモリアレイデバイス)が単一の基板上に形成されることを意味する。モノリシック3Dメモリデバイスでは、周辺デバイス処理およびメモリアレイデバイス処理の畳み込みにより、製造に追加の制限がある。たとえば、メモリアレイデバイス(たとえば、NANDチャネル構造)の製造は、同じ基板上に形成された、または形成されるべき周辺デバイスに関連する熱履歴によって制約される。
あるいは、3Dメモリデバイス100は、非モノリシック3Dメモリデバイスの一部とすることができ、構成要素(たとえば、周辺デバイスおよびメモリアレイデバイス)を異なる基板上に別個に形成して次いで、たとえば、対面方式で接合することができる。いくつかの実施形態において、メモリアレイデバイス基板(たとえば、基板102)は、接合された非モノリシック3Dメモリデバイスの基板として残り、周辺デバイス(たとえば、ページバッファ、デコーダ、およびラッチのような、3Dメモリデバイス100の動作を促進するために用いられる任意の適切なデジタル、アナログ、および/または混合信号周辺回路を含む、図示せず)は、ハイブリッド接合のために反転され、メモリアレイデバイス(たとえば、NANDメモリストリング)に向かって下向きになる。いくつかの実施形態において、メモリアレイデバイス基板(たとえば、基板102)は、ハイブリッド接合のために反転され、周辺デバイス(図示せず)に向かって下向きになり、接合された非モノリシック3Dメモリデバイスにおいて、メモリアレイデバイスが周辺デバイスの上方にくるようになることが理解される。メモリアレイデバイス基板(たとえば、基板102)は、薄型基板(これは接合された非モノリシック3Dメモリデバイスの基板ではない)とすることができ、非モノリシック3Dメモリデバイスのバックエンドオブライン(BEOL)インターコネクトは、薄型メモリアレイデバイス基板の裏側に形成することができる。
図2A~図2Hは、いくつかの実施形態による、製造プロセスのさまざまな段階での3Dメモリデバイス100の断面図を示す。図3Aは、3Dメモリデバイス100を形成する方法300のフローチャートを示す。図3Bは、方法300の詳細な製造動作を示すフローチャートである。例示を容易にするため、デュアルデッキ構造を有する3Dメモリデバイス100の製造プロセスを説明する。さまざまな実施形態において、3Dメモリデバイスは、垂直方向(たとえば、z方向)に沿って2より多くのメモリデッキを有することもできる。たとえば、第1および第2のソースコンタクト部分のそれぞれは、1つまたは複数のメモリデッキにおいて垂直に延在し、隣接するメモリデッキの界面で隣接することができる。2より多くのメモリデッキを備えた3Dメモリデバイスにおける構造の製造は、3Dメモリデバイス100の製造と同様とすることができ、本明細書では説明しない。方法300に示す動作は網羅的ではなく、例示の動作のいずれかの前、後、または間に他の動作を実行することもできるということが理解される。さらに、動作のいくつかを、同時に、または図2および図3に示すものとは異なる順序で実行することができる。
図3Aに示すように、方法300は動作302~動作314を含む。動作302において、基板上に複数の第1の犠牲層および複数の第1の誘電体層を交互に有する第1の誘電体デッキにおいて垂直に延在する複数のホールが形成される。動作304において、複数の犠牲構造がホールに形成される。動作306において、第2の誘電体デッキが形成される。第2の誘電体デッキは、第1の誘電体デッキ上に複数の第2の犠牲層および複数の第2の誘電体層を交互に含むことができる。動作308において、第2の誘電体デッキにおいて延在するスリット開口が形成される。スリット開口は、犠牲ソースコンタクト構造の上でこれと位置を合わせることができる。動作310において、犠牲構造は、スリット開口がホールと接触してスリット構造を形成するように、スリット開口を通して除去される。動作312において、複数の導体層がスリット構造を通して第1および第2の誘電体デッキに形成され、メモリスタックを形成する。動作314において、ソースコンタクト構造がスリット構造に形成される。動作302~動作314の詳細を以下に説明する。
プロセスの開始時に、第1のチャネルホールおよび複数のホールが基板上の第1のデッキに形成される(動作322)。図2A~図2Cは対応する構造を示す。
図2Aに示すように、いくつかの実施形態において、第1のデッキ204-1が第1の絶縁部分225-1にあるように、第1の絶縁部分225-1を形成して第1の誘電体デッキ204-1を取り囲む。第1の誘電体デッキ204-1は、たとえば、第1の誘電体デッキ204-1の階段領域に階段構造を有することができる。階段構造は、エッチングマスク、たとえば、第1の誘電体デッキ204-1上のパターニングされたPR層を用いて複数の交互の第1の犠牲層220-1および第1の誘電体層222-1を繰り返しエッチングすることによって形成することができる。各第1の犠牲層220-1および下にある第1の誘電体層222-1は、誘電体対と呼ぶことができる。いくつかの実施形態において、1つまたは複数の誘電体対が1つのレベル/階段を形成することができる。階段構造の形成中、PR層はトリミングされ(たとえば、メモリスタックの境界から、大抵すべての方向から徐々に内向きにエッチングされ)、第1の誘電体デッキ204-1の露出部分をエッチングするためのエッチングマスクとして用いられる。トリミングされるPRの量は、階段の寸法に直接関係する(たとえば、決定的である)可能性がある。PR層のトリミングは、適切なエッチング、たとえば、ウェットエッチングのような等方性ドライエッチングを用いて得ることができる。階段構造を形成するために1つまたは複数のPR層を連続的に形成およびトリミングすることができる。各誘電体対は、PR層のトリミング後、適切なエッチャントを用いてエッチングして第1の犠牲層220-1および下にある第1の誘電体層222-1の両方の一部を除去することができる。エッチングされた第1の犠牲層220-1および第1の誘電体層222-1は、第1の誘電体デッキ204-1に階段を形成することができる。次いでPR層を除去することができる。いくつかの実施形態において、第1の誘電体デッキ204-1が第1の絶縁部分225-1にあるように、第1の絶縁部分225-1を堆積させて第1の誘電体デッキ204-1を取り囲む。第1の絶縁部分225-1は、酸化シリコンのような任意の適切な絶縁材料を含むことができ、CVD、PVD、および/またはALDのような適切な堆積プロセスによって堆積させることができる。例示の目的のため、コア領域におけるソースコンタクト構造の形成を説明および描写する。いくつかの実施形態において、階段領域におけるおよびコア領域におけるソースコンタクト構造は、同じ動作によって形成される。図2Cに示すように、基板202上の第1の誘電体デッキ204-1において延在する1つまたは複数の第1のチャネルホール221および複数のホール219が形成される。複数のホール219は、横方向に沿って、たとえば、y軸に沿って、図1A~図1Cにおいて説明した第1のソースコンタクト部分112-1の分布のように並ぶように形成することができる。いくつかの実施形態において、導電性プラグ226が第1のチャネルホール221の底部で形成される。
基板202上に、第1の誘電体デッキ204-1を設けることができる。図2Aに示すように、第1の誘電体デッキ204-1は、基板202上に第1の犠牲層220-1および第1の誘電体層222-1を交互に堆積させることによって基板202上に形成することができる。第1の犠牲層220-1および第1の誘電体層222-1は、後続のゲート置換プロセス中に異なるエッチング選択性を有することができる。いくつかの実施形態において、第1の犠牲層220-1および第1の誘電体層222-1は異なる材料を含む。いくつかの実施形態において、第1の犠牲層220-1は窒化シリコンを含み、第1の誘電体層222-1は酸化シリコンを含む。第1の犠牲層220-1および第1の誘電体層222-1の堆積はそれぞれ、化学蒸着(CVD)、物理蒸着(PVD)、および原子層堆積(ALD)の1つまたは複数を含むことができる。
第1の誘電体デッキ204-1において延在する第1のチャネルホール221および複数のホール219を、たとえば、任意の適切な順序で形成することができる。すなわち、第1のチャネルホール221は、ホール219の形成の前、これと同時、またはその後に形成することができる。いくつかの実施形態において、図2Bおよび図2Cに示すように、ホール219は、第1のチャネルホール221の形成前に形成される。ホール219はそれぞれ、それぞれの底部で基板202を露出させることができる。いくつかの実施形態において、酸化物層のような、絶縁体層229を各ホール219の底部に形成して、それぞれのホール219の底部で露出した基板202の部分を覆い、たとえば、第1のチャネルホールの底部での導電性プラグ226の形成のような後続の動作において基板202への損傷を防止することができる。絶縁体層229は、基板202の自然酸化物、たとえば、酸化シリコンを含むことができ、熱酸化のような任意の適切な酸化プロセスによって形成することができる。いくつかの実施形態において、絶縁体層229は、第1のチャネルホール221の形成前に形成される。
いくつかの実施形態において、第1のチャネルホール221およびホール219は、同じパターニング/エッチングプロセスによって形成される。いくつかの実施形態において、第1のチャネルホール221は、たとえば、異なるパターニング/エッチングプロセスによって、ホール219の形成前に形成することができる。z軸に沿って、第1のチャネルホール221およびホール219は、同じ深さまたは異なる深さを有することができる。これらの2つのシナリオにおいて、絶縁体層229は、第1のチャネルホール221の底部で導電性プラグ226を形成する前に、各ホール219の底部で形成することができる。さまざまな実施形態において、第1のチャネルホール221およびホール219の形成は、パターンフォトレジスト層のような第1の誘電体デッキ204-1上のエッチングマスクを用いる、ドライエッチングのような異方性エッチングプロセスおよび/またはウェットエッチングのような等方性エッチングプロセスを含む。
導電性プラグ226を形成するため、第1のチャネルホール221の底部でくぼみ領域をまず形成して、基板202の上方に第1のチャネルホール221を形成する同じエッチングプロセスによって、および/または別個のリセスエッチングプロセスによって、基板202の頂部を露出させることができる。いくつかの実施形態において、導電性プラグ226は、第1のチャネルホール221の底部で、たとえば、くぼみ領域上に形成される。導電性プラグ226は、エピタキシャル成長プロセスおよび/または堆積プロセスによって形成することができ、半導体材料を含むことができる。いくつかの実施形態において、導電性プラグ226は、エピタキシャル成長(たとえば、選択的エピタキシャル成長)によって形成され、エピタキシャル部分と呼ばれる。任意選択で、リセスエッチング(たとえば、ドライエッチングおよび/またはウェットエッチング)を実行して、チャネルホールの側壁の余分な半導体材料を除去し、および/または導電性プラグ226の頂面を所望の位置で制御することができる。いくつかの実施形態において、導電性プラグ226は単結晶シリコンを含み、基板202からエピタキシャル成長させることによって形成される。いくつかの実施形態において、導電性プラグ226は、堆積プロセスによって形成されるポリシリコンを含む。エピタキシャル成長させたエピタキシャル部分の形成は、気相エピタキシー(VPE)、液相エピタキシー(LPE)、分子線エピタキシー(MPE)、またはこれらの任意の組み合わせを含むことができるが、これらに限定されない。堆積したエピタキシャル部分の形成は、CVD、PVD、および/またはALDを含むことができるが、これらに限定されない。
任意選択で、他の酸化物層217を導電性プラグ226上に形成して、それぞれの犠牲チャネル構造の形成のような後続の動作における導電性プラグ226への損傷を防止することができる。
図3Bに戻ると、第1のチャネルホールおよびホールの形成後、方法300は動作324に進み、犠牲材料を堆積させて第1のチャネルホールおよびホールを充填し、それぞれ犠牲チャネル構造および複数の犠牲ソースコンタクト構造を形成する。図2Dは対応する構造を示す。
図2Dに示すように、犠牲材料を堆積させて第1のチャネルホール221およびホール219を充填し、それぞれ第1のチャネルホール221に犠牲チャネル構造223を、そしてホール219に犠牲ソースコンタクト構造227を形成することができる。いくつかの実施形態において、犠牲チャネル構造223はそれぞれ、それぞれの酸化物層217上にあり得、犠牲ソースコンタクト構造227はそれぞれ、それぞれの絶縁体層229上にあり得る。犠牲材料は、第2の誘電体デッキの堆積のような後続の動作において第1の誘電体デッキ204-1を支持するのに十分な剛性および強度を有する任意の適切な材料を含むことができる。いくつかの実施形態において、犠牲材料は、ポリシリコン、炭化シリコン、および/または炭素を含むが、これらに限定されない。たとえば、犠牲材料はポリシリコンを含むことができ、CVD、PVD、およびALDの1つまたは複数のような適切な堆積プロセスを用いて堆積させることができる。任意選択で、平坦化プロセス、たとえば、ドライ/ウェットエッチングおよび/またはCMPを実行して、第1の誘電体デッキ204-1の頂面上のあらゆる余分な犠牲材料を除去する。
図3Bに戻ると、犠牲チャネル構造および犠牲ソースコンタクト構造の形成後、方法300は動作326に進み、エッチング停止層が第1の誘電体デッキ上に形成される。図2Eは対応する構造を示す。
図2Eに示すように、エッチング停止層210が第1の誘電体デッキ204-1上に形成される。エッチング停止層210は、少なくとも隣接する犠牲ソースコンタクト構造227間の第1の誘電体デッキ204-1の部分/領域を覆うことができる。エッチング停止層210は、隣接する犠牲ソースコンタクト構造227間の第1の誘電体デッキ204-1の部分/領域が、犠牲ソースコンタクト構造227が沿って延在する横方向に沿って連続的に延在するホールの形成中にエッチングされることを防止することができる。いくつかの実施形態において、エッチング停止層210は第1の誘電体デッキ204-1を覆う。エッチング停止層210は、第1の誘電体デッキ204-1の材料とは異なるエッチング選択性を有する任意の適切な材料を含むことができる。いくつかの実施形態において、第1の犠牲層220-1は窒化シリコンを含み、第1の誘電体層222-1は酸化シリコンを含み、エッチング停止層210はポリシリコンを含む。エッチング停止層210の厚さは、スリット開口の形成において、エッチャントがエッチング停止層210を超えて垂直に連続的にエッチングすることを防ぐのに十分とすることができる。いくつかの実施形態において、エッチング停止層210は、CVD、PVD、およびALDの1つまたは複数のような適切な堆積プロセスを用いて形成される。
図3Bに戻ると、エッチング停止層の形成後、方法300は動作328に進み、第2の誘電体デッキが第1の誘電体デッキ上に形成されて犠牲チャネル構造および犠牲ソース構造を覆う。図2Fは対応する構造を示す。
図2Fに示すように、第2の誘電体デッキ204-2が第1の誘電体デッキ204-1上に形成され、犠牲チャネル構造223、犠牲ソースコンタクト構造227、およびエッチング停止層210を覆うことができる。第2の誘電体デッキ204-2は、交互の複数の第2の犠牲層220-2および第2の誘電体層222-2を含むことができる。いくつかの実施形態において、第2の誘電体デッキ204-2は、第2の誘電体デッキ204-2の階段領域において、階段構造を有する。いくつかの実施形態において、たとえば、酸化シリコンを含む、第2の絶縁部分225-2が、第2の誘電体デッキ204-2が第2の絶縁部分225-2にあるように、第2の誘電体デッキ204-2を取り囲んで第1の絶縁部分225-1上に形成される。第2の絶縁部分225-2および第1の絶縁部分225-1は、第1および第2の誘電体デッキ204-1および204-2が配置されている絶縁構造225を形成することができる。第2の誘電体デッキ204-2の形成は第1の誘電体デッキ204-1の形成と同様とすることができ、第2の絶縁部分225-2の形成は第1の絶縁部分225-1の形成と同様とすることができ、両方の詳細な説明はここでは繰り返さない。
図3Aおよび図3Bに戻って参照すると、第2の誘電体デッキの形成後、方法300は動作330に進み、第2のチャネルホールが犠牲チャネル構造と垂直に位置を合わせるように第2の誘電体デッキに形成され、犠牲チャネル構造上にあって第2のチャネルホールの底部で露出しているエッチング停止層のあらゆる部分を除去して犠牲チャネル構造を露出させる。さらに、第2のチャネルホールを通して犠牲チャネル構造を除去し、第1のチャネルホールを第2のチャネルホールと接触させ、第1および第2のチャネルホールにチャネル構造を形成する。図2Gは対応する構造を示す。
図2Gに示すように、第1および第2の誘電体デッキ204-1および204-2において延在するチャネル構造216を形成することができる。いくつかの実施形態において、動作310に従って、第2のチャネルホールが第2の誘電体デッキ204-2に形成されて延在し、犠牲チャネル構造223と垂直に位置を合わせる。第2のチャネルホールの底部は、犠牲チャネル構造223上のエッチング停止層210の一部を露出させることができる。第2のチャネルホールを形成するため、第2の誘電体デッキ204-2は、エッチング停止層210が第2のチャネルホールの底部で露出するまでエッチングすることができる。第2のチャネルホールを形成するエッチングプロセスは、第1のチャネルホール221を形成するエッチングプロセスと同様とすることができ、詳細な説明はここでは繰り返さない。
動作310に従って、第2のチャネルホールの底部で露出した、犠牲チャネル構造223上のエッチング停止層210のあらゆる部分を除去することができる。犠牲チャネル構造223は、たとえば、第2のチャネルホールの底部で露出させることができる。適切なエッチングプロセス、たとえば、ドライエッチングおよび/またはウェットエッチングを実行して、エッチング停止層210のその部分を除去することができる。犠牲チャネル構造223は、動作334に従って、適切なエッチングプロセス、たとえば、ドライエッチングおよび/またはウェットエッチングを用いて、さらに除去することができる。第2のチャネルホールおよび第1のチャネルホール221はしたがって、たとえば、第1および第2の誘電体デッキ204-1および204-2の界面で互いに接触して、チャネルホールを形成することができる。いくつかの実施形態において、酸化物層217を完全にまたは部分的に除去して導電性プラグ226を露出させ、半導体チャネルが形成される、続いて形成される半導体層を、導電性プラグ226と接触させることができるようにする。絶縁層217は、犠牲チャネル構造223を除去する同じエッチングプロセス、または異なるエッチングプロセス、たとえば、ドライエッチングおよび/またはウェットエッチングによって除去することができる。いくつかの実施形態において、第2のチャネルホールは台形形状を有することができ、第2のチャネルホールの横寸法は、界面で第1のチャネルホール221の横寸法より少なくすることができる。したがって、いくつかの実施形態において、チャネルホールの側壁は、界面で食い違いの輪郭を有することができる。
次いで、動作336に従って、チャネル構造をチャネルホールに形成することができる。いくつかの実施形態において、メモリフィルム、半導体層、および誘電体コアをチャネルホールに堆積させる。具体的には、メモリフィルムは、ブロッキング層、メモリ層、およびトンネリング層を含むことができる。いくつかの実施形態において、誘電体コア、半導体層、トンネリング層、メモリ層、およびブロッキング層は、チャネルホールの中心から側壁に向かってこの順序で径方向に配置される。いくつかの実施形態において、半導体層は導電性プラグ226と接触し、半導体チャネルが半導体層に形成される。いくつかの実施形態において、ブロッキング層、メモリ層、トンネリング層、半導体層、および誘電体コアは、ALD、CVD、PVD、任意の他の適切なプロセス、またはこれらの任意の組み合わせのような、1つまたは複数の薄膜堆積プロセスを用いてこの順序で連続的に堆積させることができる。
いくつかの実施形態において、ドレイン構造218がチャネルホールの上部に形成される。いくつかの実施形態において、チャネルホールの上部におけるメモリフィルム、半導体層、および誘電体コアの部分を、CMP、研削、ウェットエッチング、および/またはドライエッチングによって除去して、半導体チャネルの頂面をチャネルホールにおける所望の位置に配置することができるようにチャネルホールの上部にくぼみを形成することができる。次いで、CVD、PVD、ALD、電気めっき、無電解めっき、またはこれらの任意の組み合わせのような、1つまたは複数の薄膜堆積プロセスによって、金属および/またはシリコンのような導電性材料をくぼみ内へ堆積させることによって、ドレイン構造218を形成することができる。それによって、チャネル構造216が形成される。任意選択で、平坦化プロセス、たとえば、ドライ/ウェットエッチングおよび/またはCMPを実行して、第2の誘電体デッキ204-2の頂面上のあらゆる余分な材料を除去する。任意選択で、誘電体キャップ層224が第2の誘電体デッキ204-2上に形成されて少なくともドレイン構造218を覆う。いくつかの実施形態において、誘電体キャップ層224は酸化シリコンを含み、CVD、PVD、および/またはALDのような任意の適切な堆積プロセスによって堆積させる。
チャネル構造が形成された後、方法300は動作338に進み、スリット開口が第2の誘電体デッキに形成され、犠牲ソースコンタクト構造と位置を合わせ、犠牲ソースコンタクト構造上のエッチング停止層の部分が除去される。スリット開口を通して犠牲ソースコンタクト構造を除去し、スリット開口をホールと接触させ、スリット構造を形成する。さらに、スリット構造と接触している犠牲層を除去して複数の横方向のくぼみを形成し、複数の導体層が横方向のくぼみに形成される。ソースコンタクト構造が次いでスリット構造に形成される。図2Hは対応する構造を示す。
図2Hに示すように、スリット開口が第2の誘電体デッキ204-2に形成される。スリット開口は、直方体形状を有して第2の誘電体デッキ204-2において連続的に延在し、犠牲コンタクトソース構造227と位置を合わせることができる。いくつかの実施形態において、スリット開口は第2の誘電体デッキ204-2において垂直に、そして犠牲ソースコンタクト構造227が延在する横方向(たとえば、y軸)に沿って横に延在する。スリット開口は十分に広くすることができる(たとえば、x軸に沿って)ので、スリット開口は犠牲ソースコンタクト構造227のそれぞれと少なくとも部分的に重なる。さまざまな実施形態において、x軸に沿って、スリット開口の幅は、犠牲ソースコンタクト構造227の幅より大きくても、少なくても、または少なくとも名目上これらと同じであってもよい。いくつかの実施形態において、x軸に沿って、スリット開口の幅は犠牲ソースコンタクト構造227の幅より少なくすることができる。いくつかの実施形態において、y軸に沿って、スリット開口の長さは、犠牲ソースコンタクト構造227が延在する全距離に等しい。
いくつかの実施形態において、エッチングマスクを用いて、適切なパターニング/エッチングプロセス、たとえば、ドライエッチングおよび/またはウェットエッチングを実行し、第2の誘電体デッキ204-2の一部を除去してスリット開口を形成する。第2の誘電体デッキ204-2のエッチングはエッチング停止層210で停止することができ、エッチング停止層210の一部、たとえば、犠牲ソースコンタクト構造227上の部分および隣接する犠牲ソースコンタクト構造227間の領域をスリット開口の底部で露出させることができる。
さらに、動作340に従って、スリット開口の底部で露出したエッチング停止層210の部分を除去して犠牲ソースコンタクト構造227を露出させることができる。エッチング停止層210の一部の除去は、チャネルホールの形成におけるエッチング停止層210のエッチングと同様、ドライエッチングおよび/またはウェットエッチングのような適切なエッチングプロセスを含むことができる。次いで、動作342に従って、ドライエッチングおよび/またはウェットエッチングのような適切なエッチングプロセスを用いて、スリット開口を通して犠牲ソースコンタクト構造227を除去することができる。さまざまな実施形態において、酸化物層229は除去してもしなくてもよい。スリット開口およびホール219は、第1および第2の誘電体デッキ204-1および204-2の界面で互いに隣接または接触し、スリット構造を形成することができる。いくつかの実施形態において、ホール219はそれぞれ円筒形状(または台形形状)を有し、スリット開口は直方体形状を有し、スリット開口の幅はx軸に沿ったホール219の幅より少ない。スリット構造の側壁に第1および第2の誘電体デッキ204-1および204-2の界面で食い違い状の輪郭を形成することができる。
さらに、動作344に従って、スリット構造と接触している犠牲層は、第1の誘電体デッキ204-1に第1の犠牲層220-1および第2の誘電体デッキ204-2に第2の犠牲層220-2を含み、スリット構造を通して除去することができる。犠牲層の除去は、等方性エッチングプロセス、たとえば、ウェットエッチングを含むことができる。複数の横方向のくぼみを第1および第2の誘電体デッキ204-1および204-2に形成することができる。さらに、動作346に従って、導体材料を次いで堆積させて横方向のくぼみを充填し、第1および第2の誘電体デッキ204-1および204-2に複数の導体層240を形成することができる。いくつかの実施形態において、導体材料は、CVD、PVD、およびALDの少なくとも1つによって堆積させる。第1の誘電体層222-1および第2の誘電体層222-2は、誘電体層222と呼ぶことができる。導体層240および誘電体層222は、基板202の上方でz軸に沿って交互に配置することができ、第1および第2の誘電体デッキ204-1および204-2はそれぞれ、第1および第2のメモリデッキ234-1および234-2と呼ばれ、メモリスタック234を形成することができる。
さらに、ソースコンタクト構造206、たとえば、隣接するソースコンタクト構造を、動作348に従って、スリット構造に形成することができる。いくつかの実施形態において、ドープ領域230が、たとえば、イオン注入のような適切なドーピングプロセスを用いて、基板202においてスリット構造の底部で形成される。いくつかの実施形態において、酸化シリコンのような、絶縁材料をスリット構造の側壁に堆積させ、絶縁スペーサ214を形成する。任意選択で、適切なリセスエッチングプロセス、たとえば、ドライエッチングおよび/またはウェットエッチングを実行して、絶縁材料および/または酸化物層229のあらゆる余分な部分を除去し、基板202を露出させることができる。導電性材料を堆積させてスリット構造を充填し、ソースコンタクト212を形成することができる。いくつかの実施形態において、ソースコンタクト212は1より多くの導電性材料を含むことができる。たとえば、ポリシリコンをホール219およびスリット開口の下部を充填するために堆積させることができ、タングステンをスリット開口の残りを充填するために堆積させることができる。説明を容易にするため、第1のソースコンタクト部分212-1(たとえば、ポリシリコンを含む)をホール219に形成することができ、第2のソースコンタクト部分212-2(たとえば、ポリシリコン部分236-1およびポリシリコン部分236-1上のタングステン部分236-2を含む)をスリット開口に形成することができる。第1のソースコンタクト部分212-1および第2のソースコンタクト部分212-2は、第1および第2のメモリデッキ234-1および234-2の界面で隣接して、ソースコンタクト212、隣接するソースコンタクトを形成することができる。絶縁スペーサ214は、CVD、PVD、およびALDの1つまたは複数によって堆積させることができ、ソースコンタクト212は、CVD、PVD、ALD、および電気めっきの1つまたは複数によって堆積させることができる。任意選択で、平坦化プロセス、たとえば、CMPおよび/またはリセスエッチングを実行して、メモリスタック204上のあらゆる余分な材料(たとえば、ソースコンタクト構造206を形成するための材料)を除去する。いくつかの実施形態において、第1のソースコンタクト部分212-1および第2のソースコンタクト部分212-2はそれぞれタングステンを含む。いくつかの実施形態において、第1のソースコンタクト部分212-1はそれぞれタングステン上にポリシリコンを含み、第2のソースコンタクト部分212-2はタングステンを含む。
第1および第2の誘電体デッキ204-1および204-2における階段構造は、各誘電体デッキ204-1/204-2を別々にエッチングすること(たとえば、2つの誘電体デッキのエッチングは、図2において説明したように、他の構造の形成のような他の製造プロセスによって分離される)または第1および第2の誘電体デッキ204-1および204-2を1つのエッチングプロセスにおいてエッチングすることによって形成することができるということが留意されるべきである。階段構造の形成はそれぞれ、製造プロセスの任意の適切な段階において行うことができる。階段構造を形成する具体的な順序/タイミングは、本開示の実施形態によって限定されるべきではない。いくつかの実施形態において、絶縁構造225は、たとえば、CVD、PVD、および/またはALDのような適切な堆積プロセスによって、第1および第2の誘電体デッキ204-1および204-2に階段構造を形成した後に形成される。
図4は、いくつかの実施形態による、階段領域(図1Bにおける「SS領域」)における、x-z平面に沿った3Dメモリデバイス100の断面図を示す。図1Bに戻って参照すると、階段領域におけるソースコンタクト132は、コア領域におけるソースコンタクト112と接触していなくてもよい。いくつかの実施形態において、ソースコンタクト132はソースコンタクト112と接触している。さまざまな実施形態において、ソースコンタクト132のレイアウト/分布は、ソースコンタクト112のレイアウト/分布と同じであっても異なっていてもよい。いくつかの実施形態において、ソースコンタクト132(たとえば、第1および第2のソースコンタクト部分132-1および132-2)は、ソースコンタクト112を形成する同じ動作によって形成される。いくつかの実施形態において、ソースコンタクト132および112は、同じ形状、寸法、および材料/組成を含む。ソースコンタクト132の詳細は、ソースコンタクト112の説明を参照することができ、ここでは繰り返さない。
図4に示すように、3Dメモリデバイス100は、いくつかの実施形態によれば、チャネル構造の代わりに、階段領域に複数の支柱416(たとえば、ダミーチャネル構造)を含むことができる。支柱416は、製造プロセス、たとえば、横方向のくぼみおよび導体層の形成中、3Dメモリデバイス100が崩壊しにくくなるよう、3Dメモリデバイス100を支持することができる。チャネル構造116とは異なり、支柱416は、基板102に導電接続されていない支持構造で充填することができる。いくつかの実施形態において、支柱416は、酸化シリコン、窒化シリコン、および/または酸窒化シリコンのような、誘電体材料で充填されている。いくつかの実施形態において、支柱416はチャネル構造116と同じチャネル形成構造/層を有するが、下部に導電性プラグがない。支持構造は、チャネル形成層/構造を形成する堆積プロセスと同じまたは異なる堆積プロセスを用いて第1および第2のチャネルホールへ堆積させることができる。支柱416の底面は、基板102の頂面の下方にあってもこれに接していてもよい。いくつかの実施形態において、支柱416は、それぞれがそれぞれの第2の柱ホールと接触する複数の第1の柱ホールを形成すること、および第1および第2の柱ホールを誘電体材料で充填することによって形成される。第1および第2の柱ホールはそれぞれ、第1および第2のチャネルホールを形成する同じ動作によって形成することができる。さまざまな実施形態において、第1/第2の柱ホールおよび第1/第2のチャネルホールは同じ形状および/または寸法を有することができる。いくつかの実施形態において、支柱416は、第1および第2のメモリデッキ104-1および104-2の界面で食い違い部分を有する。
本開示の実施形態によれば、メモリデバイスが、基板と、基板上方のスタックと、チャネル構造と、それぞれがメモリスタックを通って垂直に延在するソースコンタクト構造と、を含む。ソースコンタクト構造は、(i)それぞれが互いに分離されて垂直および横に延在する複数の第1のソースコンタクト部分と、(ii)複数の第1のソースコンタクト部分の上でこれと接触して垂直に延在する第2のソースコンタクト部分と、を含み、第2のソースコンタクト部分は横に連続している。
いくつかの実施形態において、複数の第1のソースコンタクト部分は、横方向に沿って互いに等間隔に配置されている。
いくつかの実施形態において、横平面に沿って、複数の第1のソースコンタクト部分のそれぞれの断面は、円形、楕円形、長方形、または正方形の1つを含む。
いくつかの実施形態において、複数の第1のソースコンタクト部分はそれぞれ、第2のソースコンタクト部分から基板まで延在する円筒形または台形の1つを有する。
いくつかの実施形態において、複数の第1のソースコンタクト部分は同じ材料を含む。
いくつかの実施形態において、複数の第1のソースコンタクト部分および第2のソースコンタクト部分は金属を含む。
いくつかの実施形態において、複数の第1のソースコンタクト部分はポリシリコンを含み、第2のソースコンタクト部分はポリシリコンおよび金属の1つまたは複数を含む。
いくつかの実施形態において、チャネル構造およびソースコンタクト構造はそれぞれ、それぞれの側壁に沿って食い違い部分を含む。
いくつかの実施形態において、ソースコンタクト構造は、メモリスタックにおけるメモリブロックにおける2つのメモリフィンガー間に配置されている。
いくつかの実施形態において、3Dメモリデバイスは、メモリスタックにおける2つのメモリブロック間に第2のソースコンタクト構造をさらに含む。第2のソースコンタクト構造はメモリスタックにおいて連続的に延在する。
いくつかの実施形態において、メモリスタックは、基板の上方に複数の交互の導体層および誘電体層を含む。いくつかの実施形態において、チャネル構造は、チャネル構造の側壁からチャネル構造の中心に向かって径方向に延在するブロッキング層、メモリ層、トンネリング層、半導体層、および誘電体コアを含む。
本開示の実施形態によれば、メモリデバイスが、基板と、基板上方のスタックと、複数のチャネル構造と、複数のソースコンタクト構造と、を含む。ソースコンタクト構造は複数の第1のソースコンタクト構造および複数の第2のソースコンタクト構造を含み、それぞれがメモリスタックを通って垂直に延在する。第1のソースコンタクト構造はそれぞれ、(i)それぞれが垂直に延在して互いに分離された複数の第1のソースコンタクト部分と、(ii)複数の第1のソースコンタクト部分の上でこれと接触して垂直に延在する第2のソースコンタクト部分と、を含み、第2のソースコンタクト部分は連続している。第2のソースコンタクト構造はそれぞれメモリスタックにおいて連続的に延在する。
いくつかの実施形態において、第1のソースコンタクト構造はそれぞれ、メモリスタックにおける2つのフィンガー間にあり、第2のソースコンタクト構造はそれぞれ、メモリスタックにおける2つのブロック間にある。
いくつかの実施形態において、第1のソースコンタクト構造の少なくとも1つは、第2のソースコンタクト構造の対間に配置されている。
いくつかの実施形態において、複数の第1のソースコンタクト部分は、横方向に沿って互いに等間隔に配置されている。
いくつかの実施形態において、横平面に沿って、複数の第1のソースコンタクト部分のそれぞれの断面は、円形、楕円形、長方形、または正方形の1つを含む。
いくつかの実施形態において、複数の第1のソースコンタクト部分はそれぞれ、第2のソースコンタクト部分から基板まで延在する円筒形または台形の1つを有する。
いくつかの実施形態において、複数の第1のソースコンタクト部分および第2のソースコンタクト部分は金属を含む。または複数の第1のソースコンタクト部分はポリシリコンを含み、第2のソースコンタクト部分はポリシリコンおよびタングステンの1つまたは複数を含む。
いくつかの実施形態において、複数の第2のソースコンタクト部分はポリシリコンおよびタングステンの1つまたは複数を含む。
いくつかの実施形態において、チャネル構造および第1のソースコンタクト構造はそれぞれ、それぞれの側壁に沿って食い違い部分を含む。
いくつかの実施形態において、メモリスタックは、基板の上方に複数の交互の導体層および誘電体層を含む。いくつかの実施形態において、チャネル構造はそれぞれ、それぞれのチャネル構造の側壁からそれぞれのチャネル構造の中心に向かって径方向に延在するブロッキング層、メモリ層、トンネリング層、半導体層、および誘電体コアを含む。
本開示の実施形態によれば、メモリデバイスを形成するための方法が次の動作を含む。基板上に複数の第1の犠牲層および複数の第1の誘電体層を交互に含む第1の誘電体デッキにおいて垂直に延在する複数のホールが形成される。複数の犠牲構造がホールに形成される。第1の誘電体デッキ上に複数の第2の犠牲層および複数の第2の誘電体層を交互に有する第2の誘電体デッキが形成される。第2の誘電体デッキにおいて延在するスリット開口が形成され、スリット開口は、犠牲ソースコンタクト構造とその上で位置を合わせる。犠牲構造は、スリット開口がホールと接触してスリット構造を形成するように、スリット開口を通して除去される。複数の導体層がスリット構造を通して第1および第2の誘電体デッキに形成され、メモリスタックを形成する。ソースコンタクト構造がスリット構造に形成される。
いくつかの実施形態において、スリット開口を形成する前に複数のチャネル構造を形成する。
いくつかの実施形態において、この方法は、犠牲ソースコンタクト構造を形成する前に各ホールの底部で絶縁体層を形成することをさらに含む。
いくつかの実施形態において、複数の犠牲ソースコンタクト構造を形成することは、犠牲材料を堆積させてホールを充填することを含む。
いくつかの実施形態において、この方法は、第1の誘電体デッキ上にエッチング停止層を形成することをさらに含む。
いくつかの実施形態において、この方法は、犠牲ソースコンタクト構造の除去前にスリット開口を通してエッチング停止層の一部を除去して犠牲ソースコンタクト構造を露出させることをさらに含む。
いくつかの実施形態において、この方法は、スリット構造を通して複数の第1および第2の犠牲層を除去して複数の横方向のくぼみを形成することと、導体材料を堆積させて横方向のくぼみを充填して導体層を形成することと、をさらに含む。
いくつかの実施形態において、ソースコンタクト構造を形成することは、スリット構造においてポリシリコンおよび/またはポリシリコン上にタングステンを堆積させることを含む。
いくつかの実施形態において、この方法は、複数のホールを形成する同じプロセスにおいて、第1の誘電体デッキにおいて垂直に延在する第1のチャネルホールを形成することをさらに含む。
いくつかの実施形態において、この方法は、複数のホールの形成後に、第1の誘電体デッキにおいて垂直に延在する第1のチャネルホールを形成することをさらに含む。
いくつかの実施形態において、この方法は、複数のホールの形成前に、第1の誘電体デッキにおいて垂直に延在する第1のチャネルホールを形成すること、または複数のホールと同時に、第1の誘電体デッキにおいて垂直に延在する第1のチャネルホールを形成することをさらに含む。
いくつかの実施形態において、この方法は、第1のチャネルホールの底部でエピタキシャル部分を形成することをさらに含む。酸化物は、エピタキシャル部分の形成前に各スリット開口の底部で堆積させる。
いくつかの実施形態において、この方法は、犠牲ソースコンタクト構造を形成する同じプロセスにおいて、犠牲材料を堆積させて第1のチャネルホールを充填し、犠牲チャネル構造を形成することをさらに含む。
いくつかの実施形態において、エッチング停止層は、隣接する犠牲ソースコンタクト構造間の第1の誘電体デッキの少なくとも一部を覆う。
いくつかの実施形態において、この方法は、スリット開口を形成する前に、第2の誘電体デッキにおいて垂直に延在する第2のチャネルホールを形成することをさらに含み、第2のチャネルホールは犠牲チャネル構造と垂直に位置を合わせる。いくつかの実施形態において、この方法は、第2のチャネルホールを通してエッチング停止層の一部を除去して犠牲チャネル構造を露出させることと、第2のチャネルホールが第1のチャネルホールと接触してチャネルホールを形成するように犠牲チャネル構造を除去することと、さらに含む。いくつかの実施形態において、この方法は、チャネルホールにチャネル構造を形成することをさらに含む。
具体的な実施形態の前述の説明は、他者が当該技術の範囲内で知識を適用することによって、過度の実験なしに、本開示の全般的な概念から逸脱することなく、このような具体的な実施形態を容易に修正および/またはさまざまな用途に適合させることができるように、本開示の全般的な性質を明らかにしているだろう。したがって、このような適合および修正は、本明細書に提示される教示および指示に基づいて、開示された実施形態の同等物の意味および範囲内にあるように意図されている。本明細書の表現または用語は、説明を目的とするものであって限定ではなく、そのため本明細書の表現または用語は、教示および指示に照らして当業者によって解釈されるべきであることが理解されるべきである。
指定された機能の実装およびそれらの関係を例示する機能的構成要素の助けを借りて、本開示の実施形態を上で説明してきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書で任意に定義されてきた。指定された機能およびそれらの関係が適切に実行される限り、代替境界を定義することができる。
概要および要約の部分は、本発明者によって企図されるような本開示のすべてではないが1つまたは複数の例示的な実施形態を記載することができ、したがって、本開示および添付の請求項を限定するように決して意図されていない。
本開示の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、次の請求項およびそれらの同等物に従ってのみ定義されるべきである。
100 3Dメモリデバイス
102 基板
104 メモリスタック
104-1 第1のメモリデッキ
104-2 第2のメモリデッキ
106 ソースコンタクト構造
110 エッチング停止層
112 ソースコンタクト
112-1 第1のソースコンタクト部分
112-2 第2のソースコンタクト部分
114 絶縁スペーサ
116 チャネル構造
118 ドレイン構造
120 導体層
122 誘電体層
124 誘電体キャップ層
126 導電性プラグ
128 第2のソースコンタクト構造
130 ドープ領域
132-1 第1のソースコンタクト部分
132-2 第2のソースコンタクト部分
136-1 ポリシリコン部分
136-2 タングステン部分
150 メモリブロック
152 フィンガー
202 基板
204-1 第1の誘電体デッキ
204-2 第2の誘電体デッキ
206 ソースコンタクト構造
210 エッチング停止層
212-1 第1のソースコンタクト部分
212-2 第2のソースコンタクト部分
214 絶縁スペーサ
216 チャネル構造
217 酸化物層
218 ドレイン構造
219 ホール
220-1 第1の犠牲層
220-2 第2の犠牲層
221 第1のチャネルホール
222 誘電体層
222-1 第1の誘電体層
222-2 第2の誘電体層
223 犠牲チャネル構造
224 誘電体キャップ層
225 絶縁構造
225-1 第1の絶縁部分
225-2 第2の絶縁部分
226 導電性プラグ
227 犠牲ソースコンタクト構造
229 酸化物層
230 ドープ領域
234 メモリスタック
234-1 第1のメモリデッキ
234-2 第2のメモリデッキ
240 導体層
416 支柱

Claims (36)

  1. 基板と、
    前記基板上方のスタックと、
    チャネル構造と、
    それぞれが前記メモリスタックを通って垂直に延在するソースコンタクト構造と、
    を含み、前記ソースコンタクト構造は、
    (i)それぞれが互いに分離されて垂直および横に延在する複数の第1のソースコンタクト部分と、
    (ii)前記複数の第1のソースコンタクト部分の上でこれと接触して垂直に延在する第2のソースコンタクト部分と、
    を含み、前記第2のソースコンタクト部分は横に連続している、
    メモリデバイス。
  2. 前記複数の第1のソースコンタクト部分は、横方向に沿って互いに等間隔に配置されている、請求項1に記載のメモリデバイス。
  3. 横平面に沿って、前記複数の第1のソースコンタクト部分のそれぞれの断面は、円形、楕円形、長方形、またはストライプ形状、または正方形の1つを含む、請求項2に記載のメモリデバイス。
  4. 前記複数の第1のソースコンタクト部分はそれぞれ、前記第2のソースコンタクト部分から前記基板まで延在する円筒形または台形の1つを有する、請求項3に記載のメモリデバイス。
  5. 前記複数の第1のソースコンタクト部分は同じ材料を含む、請求項1から4のいずれか一項に記載のメモリデバイス。
  6. 前記複数の第1のソースコンタクト部分および前記第2のソースコンタクト部分は金属を含む、請求項5に記載のメモリデバイス。
  7. 前記複数の第1のソースコンタクト部分はポリシリコンを含み、前記第2のソースコンタクト部分はポリシリコンおよび金属の1つまたは複数を含む、請求項5に記載のメモリデバイス。
  8. 前記チャネル構造および前記ソースコンタクト構造はそれぞれ、それぞれの側壁に沿って食い違い部分を含む、請求項1に記載のメモリデバイス。
  9. 前記ソースコンタクト構造は、前記メモリスタックにおけるメモリブロックにおける2つのメモリフィンガー間に配置されている、請求項1から7のいずれか一項に記載のメモリデバイス。
  10. 前記メモリスタックにおける2つのメモリブロック間に第2のソースコンタクト構造をさらに含み、前記第2のソースコンタクト構造は前記メモリスタックにおいて連続的に延在する、請求項1から8のいずれか一項に記載のメモリデバイス。
  11. 前記メモリスタックは、前記基板の上方に複数の交互の導体層および誘電体層を含み、
    前記チャネル構造は、前記チャネル構造の側壁から前記チャネル構造の中心に向かって径方向に延在するブロッキング層、メモリ層、トンネリング層、半導体層、および誘電体コアを含む、
    請求項1から9のいずれか一項に記載のメモリデバイス。
  12. 基板と、
    前記基板上方のスタックと、
    複数のチャネル構造と、
    それぞれが前記メモリスタックを通って垂直に延在する、複数の第1のソースコンタクト構造および複数の第2のソースコンタクト構造を含む、複数のソースコンタクト構造と、
    を含み、
    前記第1のソースコンタクト構造はそれぞれ、(i)それぞれが垂直に延在して互いに分離された複数の第1のソースコンタクト部分と、(ii)前記複数の第1のソースコンタクト部分の上でこれと接触して垂直に延在する第2のソースコンタクト部分と、を含み、前記第2のソースコンタクト部分は連続しており、
    前記第2のソースコンタクト構造はそれぞれ前記メモリスタックにおいて連続的に延在する、
    メモリデバイス。
  13. 前記第1のソースコンタクト構造はそれぞれ、前記メモリスタックにおける2つのフィンガー間にあり、前記第2のソースコンタクト構造はそれぞれ、前記メモリスタックにおける2つのブロック間にある、請求項12に記載のメモリデバイス。
  14. 前記第1のソースコンタクト構造の少なくとも1つは、前記第2のソースコンタクト構造の対の間に配置されている、請求項12に記載のメモリデバイス。
  15. 前記複数の第1のソースコンタクト部分は、横方向に沿って互いに等間隔に配置されている、請求項12に記載のメモリデバイス。
  16. 横平面に沿って、前記複数の第1のソースコンタクト部分のそれぞれの断面は、円形、楕円形、長方形、またはストライプ形状、または正方形の1つを含む、請求項12に記載のメモリデバイス。
  17. 前記複数の第1のソースコンタクト部分はそれぞれ、前記第2のソースコンタクト部分から前記基板まで延在する円筒形または台形の1つを有する、請求項12に記載のメモリデバイス。
  18. 前記複数の第1のソースコンタクト部分および前記複数の第1のソースコンタクト部分は金属を含む、または前記複数の第1のソースコンタクト部分はポリシリコンを含み、前記第2のソースコンタクト部分はポリシリコンおよびタングステンの1つまたは複数を含む、請求項17に記載のメモリデバイス。
  19. 前記複数の第2のソースコンタクト部分はポリシリコンおよびタングステンの1つまたは複数を含む、請求項12に記載のメモリデバイス。
  20. 前記チャネル構造および前記第1のソースコンタクト構造はそれぞれ、それぞれの側壁に沿って食い違い部分を含む、請求項12に記載のメモリデバイス。
  21. 前記メモリスタックは、前記基板の上方に複数の交互の導体層および誘電体層を含み、
    前記チャネル構造はそれぞれ、それぞれのチャネル構造の側壁からそれぞれのチャネル構造の中心に向かって径方向に延在するブロッキング層、メモリ層、トンネリング層、半導体層、および誘電体コアを含む、
    請求項12から20のいずれか一項に記載のメモリデバイス。
  22. 基板上に複数の第1の犠牲層および複数の第1の誘電体層を交互に含む第1の誘電体デッキにおいて垂直に延在する複数のホールを形成するステップと、
    複数の犠牲構造を前記ホールに形成するステップと、
    前記第1の誘電体デッキ上に複数の第2の犠牲層および複数の第2の誘電体層を交互に含む第2の誘電体デッキを形成するステップと、
    前記第2の誘電体デッキにおいて延在するスリット開口を形成するステップであって、前記スリット開口は、前記犠牲ソースコンタクト構造とその上で位置を合わせる、ステップと、
    前記スリット開口が前記ホールと接触してスリット構造を形成するように、前記スリット開口を通して前記犠牲構造を除去するステップと、
    前記スリット構造を通して前記第1および第2の誘電体デッキに複数の導体層を形成し、メモリスタックを形成するステップと、
    前記スリット構造にソースコンタクト構造を形成するステップと、
    を含む、メモリデバイスを形成するための方法。
  23. 前記スリット開口を形成する前に複数のチャネル構造を形成する、請求項22に記載の方法。
  24. 前記犠牲ソースコンタクト構造の形成前に各ホールの底部で絶縁体層を形成するステップをさらに含む、請求項22に記載の方法。
  25. 前記複数の犠牲ソースコンタクト構造を形成するステップは、犠牲材料を堆積させて前記ホールを充填するステップを含む、請求項22に記載の方法。
  26. 前記第1の誘電体デッキ上にエッチング停止層を形成するステップをさらに含む、請求項22から25のいずれか一項に記載の方法。
  27. 前記犠牲ソースコンタクト構造の除去前に前記スリット開口を通して前記エッチング停止層の一部を除去して前記犠牲ソースコンタクト構造を露出させるステップをさらに含む、請求項26に記載の方法。
  28. 前記スリット構造を通して前記複数の第1および第2の犠牲層を除去して複数の横方向のくぼみを形成するステップと、
    導体材料を堆積させて前記横方向のくぼみを充填して前記導体層を形成するステップと、
    をさらに含む、請求項22に記載の方法。
  29. 前記ソースコンタクト構造を形成するステップは、前記スリット構造においてポリシリコンおよび/または前記ポリシリコン上にタングステンを堆積させるステップを含む、請求項22から28のいずれか一項に記載の方法。
  30. 前記複数のホールを形成する同じプロセスにおいて、前記第1の誘電体デッキにおいて垂直に延在する第1のチャネルホールを形成するステップをさらに含む、請求項22から29のいずれか一項に記載の方法。
  31. 前記複数のホールの形成後に、前記第1の誘電体デッキにおいて垂直に延在する第1のチャネルホールを形成するステップをさらに含む、請求項22から29のいずれか一項に記載の方法。
  32. 前記複数のホールの形成前に、前記第1の誘電体デッキにおいて垂直に延在する第1のチャネルホールを形成するステップ、または前記複数のホールと同時に、前記第1の誘電体デッキにおいて垂直に延在する第1のチャネルホールを形成するステップをさらに含む、請求項22に記載の方法。
  33. 前記第1のチャネルホールの底部でエピタキシャル部分を形成するステップをさらに含み、酸化物は、前記エピタキシャル部分の形成前に各スリット開口の底部で堆積させる、請求項29から32のいずれか一項に記載の方法。
  34. 前記犠牲ソースコンタクト構造を形成する同じプロセスにおいて、犠牲材料を堆積させて前記第1のチャネルホールを充填し、犠牲チャネル構造を形成するステップをさらに含む、請求項33に記載の方法。
  35. 前記エッチング停止層は、隣接する犠牲ソースコンタクト構造間の前記第1の誘電体デッキの少なくとも一部を覆う、請求項33に記載の方法。
  36. 前記スリット開口を形成する前に、
    前記第2の誘電体デッキにおいて垂直に延在する第2のチャネルホールを形成するステップであって、前記第2のチャネルホールは前記犠牲チャネル構造と垂直に位置を合わせる、ステップと、
    前記第2のチャネルホールを通して前記エッチング停止層の一部を除去して前記犠牲チャネル構造を露出させるステップと、
    前記第2のチャネルホールが前記第1のチャネルホールと接触してチャネルホールを形成するように前記犠牲チャネル構造を除去するステップと、
    前記チャネルホールにチャネル構造を形成するステップと、
    をさらに含む、請求項35に記載の方法。
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