KR20220002574A - 인접한 소스 접점 구조들을 갖는 3차원 메모리 디바이스 및 그 형성 방법 - Google Patents

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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

메모리 디바이스를 형성하기 위한 구조 및 방법들의 실시예들이 제공된다. 일 예에서, 메모리 디바이스는 기판, 기판 위의 스택, 채널 구조, 및 각각이 메모리 스택을 통해 수직으로 연장되는 소스 접점 구조를 포함한다. 소스 접점 구조는 (i) 각각이 수직으로 연장되고 서로 측방향으로 분리되는 복수의 제1 소스 접점 부분들 및 (ii) 복수의 제1 소스 접점 부분들 위로 수직으로 연장되고 그와 접촉하는 제2 소스 접점 부분을 포함하고, 제2 소스 접점 부분은 측방향으로 연속적이다.

Description

인접한 소스 접점 구조들을 갖는 3차원 메모리 디바이스 및 그 형성 방법
본 개시내용의 실시예들은 3차원(3D) 메모리 디바이스들, 및 3D 메모리 디바이스들을 형성하기 위한 방법들에 관한 것이다.
평면 메모리 셀들은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기들로 스케일링된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 공정 및 제조 기법들은 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀들에 대한 메모리 밀도는 상한에 접근하고 있다.
3D 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로의 그리고 그로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.
인접한 소스 접점 구조들을 갖는 3D 메모리 디바이스들 및 3D 메모리 디바이스들을 형성하기 위한 방법들의 실시예들이 제공된다.
일 예에서, 메모리 디바이스는 기판, 기판 위의 스택, 채널 구조, 및 각각이 메모리 스택을 통해 수직으로 연장되는 소스 접점 구조를 포함한다. 소스 접점 구조는 (i) 각각이 수직으로 연장되고 서로 측방향으로 분리되는 복수의 제1 소스 접점 부분들 및 (ii) 복수의 제1 소스 접점 부분들 위로 수직으로 연장되고 그와 접촉하는 제2 소스 접점 부분을 포함하고, 제2 소스 접점 부분은 측방향으로 연속적이다.
다른 예에서, 메모리 디바이스는 기판, 기판 위의 스택, 복수의 채널 구조들, 및 복수의 소스 접점 구조들을 포함한다. 소스 접점 구조들은 복수의 제1 소스 접점 구조들 및 복수의 제2 소스 접점 구조들을 포함하고, 각각은 메모리 스택을 통해 수직으로 연장된다. 제1 소스 접점 구조들 각각은 (i) 각각이 수직으로 연장되고 서로 분리된 복수의 제1 소스 접점 부분들, 및 (ii) 복수의 제1 소스 접점 부분들 위로 수직으로 연장되고 그와 접촉하는 제2 소스 접점 부분을 포함하고, 제2 소스 접점 부분은 연속적이다. 제2 소스 접점 구조들 각각은 메모리 스택에서 연속적으로 연장된다.
추가의 예에서, 메모리 디바이스를 형성하는 방법은 다음의 동작들을 포함한다. 기판 위에 인터리빙된 복수의 제1 희생 층들 및 복수의 제1 유전체 층들을 포함하는 제1 유전체 데크에서 수직으로 연장되는 복수의 홀들이 형성된다. 복수의 희생 구조들이 홀들에 형성된다. 제1 유전체 데크 위에 인터리빙된 복수의 제2 희생 층들 및 복수의 제2 유전체 층들을 갖는 제2 유전체 데크가 형성된다. 제2 유전체 데크에서 연장되는 슬릿 개구가 형성되고, 슬릿 개구는 희생 소스 접점 구조들과 정렬되고 그 위에 있다. 슬릿 개구들이 홀들과 접촉하여 슬릿 구조를 형성하도록 슬릿 개구들을 통해 희생 구조들이 제거된다. 슬릿 구조를 통해 제1 및 제2 유전체 데크들에 복수의 전도체 층들이 형성되어, 메모리 스택을 형성한다. 소스 접점 구조가 슬릿 구조에 형성된다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하고, 추가로 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 제조하고 사용할 수 있게 하는 역할을 한다.
도 1a는 본 개시내용의 일부 실시예들에 따른, 인접한 소스 접점 구조들을 갖는 예시적인 3D 메모리 디바이스의 단면도를 예시한다.
도 1b는 본 개시내용의 일부 실시예들에 따른, 인접한 소스 접점 구조들을 갖는 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 1c는 본 개시내용의 일부 실시예들에 따른, A-A' 방향을 따른 인접한 소스 접점 구조들을 갖는 예시적인 3D 메모리 디바이스의 단면도를 예시한다.
도 2a 내지 도 2h는 본 개시내용의 일부 실시예들에 따른, 예시적인 제조 공정의 다양한 스테이지들에서 인접한 소스 접점 구조들을 갖는 3D 메모리 디바이스의 단면도들을 예시한다.
도 3a는 본 개시내용의 일부 실시예들에 따른, 인접한 소스 접점 구조들을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
도 3b는 본 개시내용의 일부 실시예들에 따른, 도 3a의 방법의 예시적인 상세한 제조 동작들의 흐름도를 예시한다.
도 4는 본 개시내용의 일부 실시예들에 따른, 인접한 소스 접점 구조들을 갖는 예시적인 3D 메모리 디바이스의 다른 단면도를 예시한다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
특정 구성들 및 배열들이 논의되지만, 이는 단지 예시의 목적으로 이루어진다는 것을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 관련 기술분야의 통상의 기술자는 본 개시내용이 또한 다양한 다른 응용들에서 채용될 수 있다는 것을 명백히 알 수 있을 것이다.
본 명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 언급들은 설명되는 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함할 필요는 없다는 것을 나타낸다는 점에 유의한다. 또한, 이러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 설명되어 있든 그렇지 않든 간에 관련 기술분야의 통상의 기술자의 지식 범위 내에서 다른 실시예들과 관련하여 이러한 특징, 구조 또는 특성을 적용할 수 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 맥락에 따른 용법으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는 적어도 부분적으로 상황에 따라 단수의 의미의 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나, 복수의 의미의 특징들, 구조들 또는 특성들의 조합들을 설명하는 데 사용될 수 있다. 유사하게, 관사("a", "an" 또는 "the") 같은 용어는, 역시, 적어도 부분적으로 맥락에 따라, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기초하여"이라는 용어는 반드시 배타적인 인자들의 집합을 전달하는 것을 의도하지는 않는 것으로 이해될 수 있으며, 대신에 적어도 부분적으로는 맥락에 따라 역시 반드시 명확히 설명되지는 않는 추가적인 인자들의 존재를 허용할 수 있다.
본 명세서에서 사용되는 바와 같이, "공칭/공칭적으로"라는 용어는, 원하는 값을 초과하는 값 및/또는 그 미만의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 이러한 값들의 범위는 제조 공정들 또는 허용오차들에서의 약간의 변동들로 인한 것일 수 있다. 본 명세서에서 사용될 때, 용어 "약"은 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변화하는 주어진 양의 값을 표시할 수 있다.
본 명세서에서 사용되는 바와 같이, 계단 구조는, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하고, 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 (예를 들어, x-y 평면을 따르는) 적어도 2개의 수평 표면 및 (예를 들어, z-축을 따르는) 적어도 2개의(예를 들어, 제1 및 제2) 수직 표면을 포함하는 표면들의 세트를 지칭한다. "단차" 또는 "계단"은 한 세트의 인접한 표면들의 높이의 수직 이동을 지칭한다. 본 개시내용에서, 용어 "계단" 및 용어 "단차"는 계단 구조의 한 레벨을 지칭하고 상호교환가능하게 사용된다. 본 개시내용에서, 수평 방향은 기판(예를 들어, 그 위에 구조들의 형성을 위한 제조 플랫폼을 제공하는 기판)의 상단 표면과 평행한 방향(예를 들어, x-축 또는 y-축)을 지칭할 수 있고, 수직 방향은 구조의 상단 표면에 수직인 방향(예를 들어, z-축)을 지칭할 수 있다.
다양한 전자 제품들에서 널리 사용되는 NAND 플래시 메모리 디바이스들은 비휘발성이고, 경량이며, 낮은 전력 소비 및 양호한 성능을 갖는다. 현재, 평면 NAND 플래시 메모리 디바이스들은 그의 저장 한계에 도달하였다. 저장 용량을 더 증가시키고 비트 당 저장 비용을 감소시키기 위해, 3D NAND 메모리 디바이스들이 제안되었다. 기존의 3D NAND 메모리 디바이스는 종종 복수의 메모리 블록들을 포함한다. 인접한 메모리 블록들은 종종 게이트 라인 슬릿(gate line slit)(GLS)에 의해 분리되고, 여기서 어레이 공통 소스(array common source)(ACS)가 형성된다. 기존의 3D NAND 메모리 디바이스들을 형성하는 제조 방법에서, GLS들은 전도체/유전체 층 쌍들의 전체 스택을 통해 에칭함으로써 종종 형성된다.
더 높은 메모리 용량에 대한 요구가 계속됨에 따라, 다중-데크 구조들을 갖는 3D NAND 메모리 디바이스들이 제안되었다. 기존의 3D NAND 메모리 디바이스들과 비교하여, 다중-데크 구조들을 갖는 3D NAND 메모리 디바이스들은 종종 수직 방향을 따라 더 많은 레벨들(또는 전도체/유전체 층 쌍들)을 갖는다. 레벨들의 증가된 수로 인해, GLS들을 형성하는 기존의 에칭 방법은 도전과제가 된다. 예를 들어, 기존의 제조 공정에서, GLS들은 종종 채널 구조들 후에 1-단계 에칭 공정에서 형성된다. 계단 영역(예를 들어, 계단들이 형성됨)으로부터 코어 영역(예를 들어, 채널 구조들이 형성됨)으로의 패턴 변화는 3D NAND 메모리 디바이스들에서 불균일한 응력을 야기할 수 있다. 결과적으로, 불균일한 응력에 의해 영향을 받는 영역들에서 GLS들이 변형되어, 특히 3D 메모리 디바이스의 하부 부분에서 굴곡된/물결 형상들(또는 "마우스 바이트들" 형상들)을 형성할 수 있다. GLS들의 변형된/굴곡된 형상은 GLS들(또는 ACS들)과 채널 구조들 사이의 바람직하지 않은 접촉을 초래하여, 단락을 유발할 수 있다. 또한, 다중-데크 구조에서, 바람직하지 않게 높은 종횡비를 갖는 GLS가 형성될 수 있고, GLS를 채우고 ACS를 형성하는데 이용되는 전도성 재료(들)는 바람직하지 않게 높은 응력을 유발하여, ACS의 변형 또는 심지어 붕괴를 초래할 수 있다. 3D NAND 메모리 디바이스들의 성능이 영향을 받을 수 있다.
본 개시내용은 다중-데크 구조를 갖는 3D 메모리 디바이스(예를 들어, 3D NAND 메모리 디바이스), 3D 메모리 디바이스에서 연장되는 인접한 소스 접점 구조, 및 3D 메모리 디바이스를 형성하기 위한 방법을 제공한다. 3D 메모리 디바이스는 수직으로(예를 들어, z-축을 따라) 적층된 적어도 2개의 데크 및 3D 메모리 디바이스에서 연장되는 인접한 소스 접점 구조를 포함한다. 인접한 소스 접점 구조는 메모리 블록에 위치되어, 메모리 셀들을 한 쌍의 핑거들로 분리한다. 일 예에서, 3D 메모리 디바이스는 이중-데크 구조를 가지며, 인접한 소스 접점 구조는 제1 데크(예를 들어, 하부 데크)에 복수의 제1 소스 접점 부분들을 갖고 제2 데크(예를 들어, 상부 데크)에 제2 소스 접점 부분을 갖는다. 제1 소스 접점 부분들 및 제2 소스 접점 부분은 서로 접촉하며 서로 전도성 연결된다. 일부 실시예들에서, 제1 소스 접점 부분들은 서로 별개이고(예를 들어, 측방향을 따라 별개로 분포됨), 각각 기판 및 제2 소스 접점 부분과 접촉한다. 제2 소스 접점 부분은 연속적인 형상(예를 들어, 측방향을 따라 연속적으로 연장되는 직육면체 형상)을 갖는다. 일부 실시예들에서, 제1 소스 접점 부분들은 동일한 형상(예를 들어, 원통형 형상)을 가지며, 동일한 재료(들), 예를 들어, 폴리실리콘을 포함한다. 일부 실시예들에서, 제2 소스 접점 부분은 폴리실리콘 및/또는 텅스텐을 포함한다. 소스 접점 구조의 구조는 텅스텐만으로 형성된 소스 접점 구조에 의해 부과되는 응력을 감소시킬 수 있다.
본 개시내용에서, (제1 소스 접점 부분들이 형성되는) 제1 홀들 및 (제2 소스 접점 부분이 형성되는) 제2 슬릿 개구는 별개로 형성된다. 제1 홀들 및 제2 슬릿 개구는 슬릿 구조를 형성하도록 인접된다. 한편, 채널 구조들과 같은 다른 구조들은 소스 접점 구조를 형성하는 동일한 동작들에서 부분적으로 또는 완전히 형성될 수 있다. 일부 실시예들에서, 채널 홀들은 제1 데크 및 제2 데크에서 별개로 형성되는 인접한 제1 및 제2 채널 홀들에 의해 형성된다. 슬릿 구조 및 채널 홀들의 형성은 3D 메모리 디바이스에서의 응력을 추가로 감소시킬 수 있고, 바람직한 안정성의 구조들(예를 들어, 소스 접점 구조들 및 채널 구조들)이 형성되게 할 수 있다.
도 1a 내지 도 1c는 일부 실시예에 따른 이중-데크 구조를 갖는 예시적인 3D 메모리 디바이스(100)의 도면을 예시한다. 구체적으로, 도 1a는 x-z 평면을 따른 코어 영역에서 3D 메모리 디바이스(100)의 단면도를 예시하고, 도 1b는 x-y 평면을 따른 코어 영역 및 계단 영역에서 3D 메모리 디바이스(100)의 평면도를 예시하며, 도 3은 A-A' 방향(예를 들어, y-z 평면)을 따른 코어 영역 및 계단 영역에서 3D 메모리 디바이스(100)의 단면도를 예시한다. 도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는 기판(102), 기판(102) 위의 메모리 스택(104), 메모리 스택(104)에서(예를 들어, z-축을 따라) 수직으로 연장되는 하나 이상의 채널 구조들(116), 및 메모리 스택(104)에서 수직으로 연장되는 하나 이상의 소스 접점 구조들(106)을 포함할 수 있다. 메모리 스택(104)은 기판(102) 위의 제1 메모리 데크(104-1), 및 제1 메모리 데크(104-1) 위의 제2 메모리 데크(104-2)를 포함할 수 있다. 일부 실시예들에서, 3D 메모리 디바이스(100)는 3D 메모리 디바이스(100)의 인접한 메모리 데크들의 계면에서 측방향으로 연장되는 에칭 정지 층(110)을 포함한다. 3D 메모리 디바이스(100)는 또한 채널 구조들(116)을 덮는 유전체 캡 층(124)을 포함할 수 있다.
기판(102)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(silicon on insulator)(SOI), 게르마늄 온 절연체(germanium on insulator)(GOI), 또는 임의의 다른 적절한 재료들을 포함할 수 있다. 일부 실시예들에서, 기판(102)은 연삭, 에칭, 화학 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화되는, 박형화된 기판(예를 들어, 반도체 층)이다. 일부 실시예들에서, 기판(102)은 실리콘을 포함한다.
메모리 스택(104), 예를 들어, 제1 및 제2 메모리 데크(104-1 및 104-2) 각각은 복수의 인터리빙된 전도체 층(120) 및 유전체 층(122)을 포함할 수 있다. 채널 구조들(116)과 전도체 층들(120)의 교차점은 3D 메모리 디바이스(100)에서 복수의 메모리 셀들, 예를 들어, 메모리 셀들의 어레이를 형성할 수 있다. 메모리 스택(104)에서 전도체/유전체 층 쌍들의 수(예를 들어, 32, 64, 96 또는 128)는 3D 메모리 디바이스(100)에서 메모리 셀들의 수를 결정한다. 전도체 층들(120) 및 유전체 층들(122)은 수직 방향(예를 들어, z-방향)으로 교번할 수 있다. 다시 말해서, 메모리 스택(104)의 상단 또는 하단에서의 것들을 제외하고, 각각의 전도체 층(120)은 양 측면들 상에서 2개의 유전체 층들(122)에 의해 인접될 수 있고, 각각의 유전체 층(122)은 양 측면들 상에서 2개의 전도체 층들(120)에 의해 인접될 수 있다. 전도체 층들(120) 각각은 동일한 두께를 갖거나 상이한 두께들을 가질 수 있다. 유사하게, 유전체 층들(122) 각각은 동일한 두께를 갖거나 상이한 두께들을 가질 수 있다. 전도체 층들(120)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는 전도체 재료들을 포함할 수 있다. 유전체 층들(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료들을 포함할 수 있다. 일부 실시예들에서, 전도체 층들(120)은 W와 같은 금속 층들을 포함하고, 유전체 층들(122)은 실리콘 산화물을 포함한다.
채널 구조들(116)은 어레이를 형성할 수 있고 기판(102) 위에 수직으로 각각 연장될 수 있다. 채널 구조(116)는 교번하는 전도체/유전체 스택을 통해 수직으로 연장되는 반도체 채널을 포함할 수 있다. 채널 구조(116)는 복수의 채널 형성 층들, 예를 들어, 유전체 재료들(예를 들어, 메모리 필름으로서) 및/또는 반도체 재료들(예를 들어, 반도체 층으로서)의 채널 형성 구조로 채워진 채널 홀을 포함할 수 있다. 일부 실시예들에서, 메모리 필름은 터널링 층, 메모리 층("전하 트랩 층"이라고도 알려짐) 및 차단 층을 포함하는 복합 층이다. 채널 홀의 나머지 공간은 실리콘 산화물과 같은 유전체 재료들을 포함하는 유전체 코어로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(116)는 메모리 스택(104)을 통해 원통형 형상(예를 들어, 필러 형상)을 가질 수 있거나, 각각의 메모리 데크에서 사다리꼴 형상을 가질 수 있고, 인접한 메모리 데크들 사이(예를 들어, 제1 메모리 데크(104-1)와 제2 메모리 데크(104-2) 사이 그리고 채널 구조(116)의 측벽을 따른)의 계면에서 스태거형 부분(staggered portion)을 가질 수 있다. 채널 구조(116)는 또한 본 개시내용의 실시예들에 의해 제한되지 않는 임의의 다른 적절한 형상들을 가질 수 있다. 일부 실시예들에 따르면, 유전체 코어, 반도체 층, 터널링 층, 메모리 층, 및 차단 층은 중심으로부터 측벽을 향해 이 순서로 방사상으로 배열된다. 반도체 층은 비정질 실리콘, 폴리실리콘, 및/또는 단결정 실리콘과 같은 실리콘을 포함할 수 있다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 메모리 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 높은 유전 상수(하이-k) 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 층은 실리콘 산화물/실리콘 산질화물(또는 실리콘 질화물)/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
일부 실시예들에서, 채널 구조(116)는 채널 구조(116)의 하부 부분에(예를 들어, 하단의 하부 단부에) 전도성 플러그(126)(예를 들어, 반도체 플러그)를 더 포함한다. 본 명세서에서 사용되는 바와 같이, 컴포넌트(예를 들어, 채널 구조(116))의 "상부 단부"는 수직 방향에서 기판(102)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예를 들어, 채널 구조(116))의 "하부 단부"는 기판(102)이 3D 메모리 디바이스(100)의 최저 평면에 위치될 때 수직 방향에서 기판(102)에 더 가까운 단부이다. 전도성 플러그(126)는, 기판(102)으로부터 (예를 들어, 선택적 에피택셜 성장을 사용하여) 에피택셜 성장되거나 또는 임의의 적절한 방향으로 기판(102) 상에 퇴적되는, 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예들에서, 전도성 플러그(126)는 기판(102)과 동일한 재료인 단결정 실리콘을 포함한다는 점이 이해된다. 즉, 전도성 플러그(126)는 기판(102)으로부터 성장된 에피택셜 성장 반도체 층을 포함할 수 있다. 전도성 플러그(126)는 또한 기판(102)과 상이한 재료를 포함할 수 있다. 일부 실시예들에서, 전도성 플러그(126)는 실리콘, 게르마늄, 및 실리콘 게르마늄 중 적어도 하나를 포함한다. 일부 실시예들에서, 전도성 플러그(126)의 일부는 기판(102)의 상단 표면 위에 있고 반도체 채널과 접촉한다. 전도성 플러그(126)는 반도체 채널에 전도성 연결될 수 있다. 일부 실시예들에서, 전도성 플러그(126)의 상단 표면은 하단 유전체 층(122)(예를 들어, 메모리 스택(104)의 하단에 있는 유전체 층)의 상단 표면과 하단 표면 사이에 위치된다. 일부 실시예들에서, 전도성 플러그(126)의 하단 표면은 기판(102)의 상단 표면 아래에 있다. 일부 실시예들에서, 전도성 플러그(126)의 하단 표면은 기판(102)의 상단 표면과 접촉한다.
일부 실시예들에서, 채널 구조(116)는 채널 구조(116)의 상부 부분에(예를 들어, 상부 단부에) 드레인 구조(118)(예를 들어, 채널 플러그)를 더 포함한다. 드레인 구조(118)는 반도체 채널의 상부 단부와 접촉할 수 있고 반도체 채널에 전도성 연결될 수 있다. 드레인 구조(118)는 반도체 재료(예를 들어, 폴리실리콘) 또는 전도성 재료(예를 들어, 금속)를 포함할 수 있다. 일부 실시예들에서, 드레인 구조(118)는 접착 층으로서의 Ti/TiN 또는 Ta/TaN 및 전도체 재료로서의 텅스텐으로 채워진 개구를 포함한다. 3D 메모리 디바이스(100)의 제조 동안 반도체 채널의 상부 단부를 덮는 것에 의해, 드레인 구조(118)는, 실리콘 산화물 및 실리콘 질화물과 같은, 반도체 채널에 채워진 유전체들의 에칭을 방지하기 위한 에칭 정지 층으로서 기능할 수 있다. 후속 동작들에서, 비아들 및/또는 접점 패드들과 같은 전도성 구조들이 드레인 구조(118) 위에 형성될 수 있다.
일부 실시예들에서, 소스 접점 구조(106)는 메모리 스택(104)을 통해 수직으로 연장되고 기판(102)과 접촉한다. 소스 접점 구조(106)는 절연 스페이서(114) 및 절연 스페이서(114) 내의 소스 접점(112)을 포함할 수 있다. 도핑된 영역(130)은 소스 접점(112)과 접촉하여 기판(102) 내에 형성될 수 있고, 소스 접점에 전도성 연결될 수 있다. 일부 실시예들에서, 절연 스페이서(114)는 다수의 층들, 예를 들어, 복합 구조를 갖는다. 예를 들어, 절연 스페이서(114)는 소스 접점 구조(106)의 측벽을 향해 방사상으로 배열된 복수의 절연 층들(예를 들어, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물)을 포함할 수 있다. 소스 전압은 도핑된 영역(130) 및 소스 접점(112)을 통해 메모리 셀들에 인가될 수 있다. 소스 접점(112)은, 각각이 제1 메모리 데크(104-1)에서 연장되는 복수의 제1 소스 접점 부분들(112-1), 및 제2 메모리 데크(104-2)에서 연장되는 제2 소스 접점 부분들(112-2)을 포함할 수 있다. 제2 소스 접점 부분(112-2)은, 제1 및 제2 메모리 데크(104-1 및 104-2)의 계면에서(예를 들어, z-방향을 따라) 제1 소스 접점 부분(112-1)과 수직으로 정렬되고, 접촉하며, 전도성 연결될 수 있다. 일부 실시예들에서, x-z 평면을 따른 각각의 소스 부분의 단면은 그 측방향 치수가 기판(102)을 향해 감소할 수 있는 사다리꼴 형상을 가질 수 있다. 일부 실시예들에서, 소스 접점(112)은 메모리 스택(104)을 통해 연장되는 사다리꼴 형상 또는 필러 형상을 갖는다.
소스 접점 구조(106)는 제1 및 제2 메모리 데크(104-1 및 104-2)의 계면에서 스태거형 부분을 가질 수 있다. 스태거형 부분은 소스 접점 구조(106)의 측벽을 따를 수 있다. 인접한 소스 부분들의 측방향 치수들에서의 차이에 의해 형성되는 스태거형 부분은 인접한 소스 부분들의 단부들과 접촉하는 측방향 부분을 포함할 수 있다. 일부 실시예들에서, 절연 스페이서(114)는 실리콘 산화물과 같은 적절한 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 소스 접점(112)은 텅스텐, 폴리실리콘, 도핑된 실리콘, 실리사이드, 알루미늄, 구리 및 코발트 중 하나 이상과 같은 적절한 전도성 재료를 포함할 수 있다. 일부 실시예들에서, 제1 소스 접점 부분(112-1)은 폴리실리콘을 포함하고, 제2 소스 접점 부분(112-2)은 폴리실리콘 부분(136-1) 및 폴리실리콘 부분(136-1) 위의 텅스텐 부분(136-2)을 포함한다. 일부 실시예들에서, 제1 소스 접점 부분들(112-1) 및 제2 소스 접점 부분(112-2) 각각은 텅스텐을 포함한다. 일부 실시예들에서, 제1 소스 접점 부분들(112-1) 각각은 텅스텐 위의 폴리실리콘을 포함하고, 제2 소스 접점 부분(112-2)은 텅스텐을 포함한다. 도핑된 영역(130)은 기판(102)에 대해 반대 극성을 갖는 적절한 도펀트들을 포함할 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(100)는 제1 및 제2 메모리 데크(104-1 및 104-2)의 계면에서 에칭 정지 층(110)을 포함한다. 에칭 정지 층(110)은 소스 접점 구조들(106) 및 채널 구조들(116) 외부의 영역들에 분포된 복수의 부분들을 포함할 수 있다. 에칭 정지 층(110)은 유전체 층(122)보다 높은 에칭 선택도를 갖는 적절한 재료를 포함할 수 있다. 일부 실시예들에서, 에칭 정지 층(110)은 폴리실리콘을 포함한다.
도 1b는, 일부 실시예에 따른, 계단 영역 및 코어 영역에서 동일한 측방향(예를 들어, y-축)을 따라 연장되는, 복수의 제1 소스 접점 부분들 및 각각의 제2 소스 접점 부분을 각각 포함하는, 소스 접점 구조들(106)의 평면도를 예시한다. 구체적으로, 도 1b는, 메모리 스택(104)에서 코어 영역("코어 영역")의 제1 및 제2 소스 접점 부분들(112-1 및 112-2), 및 계단 영역("SS 영역")의 제1 및 제2 소스 접점 부분들(132-1 및 132-2)의 레이아웃을 예시한다. (예를 들어, y-축을 따라 연속적으로 연장되는) 각각의 제2 소스 접점 부분(112-2)은 (예를 들어, y-축을 따라 별개로 분포된) 복수의 제1 소스 접점 부분들(112-1)에 대응할 수 있고, (예를 들어, y-축을 따라 연속적으로 연장되는) 각각의 제2 소스 접점 부분(132-2)은 (예를 들어, y-축을 따라 별개로 분포된) 복수의 제1 소스 접점 부분들(132-1)에 대응할 수 있다. 각각의 제2 소스 접점 부분(예를 들어, 112-2 및 132-2) 및 대응하는 제1 소스 접점 부분들(예를 들어, 112-1 및 132-1)은 소스 접점(예를 들어, 112 및 132)을 형성할 수 있다. 도 1b에 도시된 바와 같이, 소스 접점(112)(또는 소스 접점 구조(106))은 코어 영역에서 측방향으로(예를 들어, y-축을 따라) 연장될 수 있고, 소스 접점(132)은 계단 영역에서 측방향으로(예를 들어, y-축을 따라) 연장될 수 있다. y-축을 따라, 각각의 제2 소스 접점 부분(112-2/132-2)의 길이는, 각각의 제1 소스 접점 부분(112-1/132-1)이 연장되는 거리와 동일할 수 있다. 코어 영역에서, 각각의 소스 접점 구조(106)(또는 소스 접점(112))는 메모리 블록의 메모리 셀들을 한 쌍의 핑거들(152)로 분할하기 위해 메모리 블록(150)에 위치될 수 있다. 즉, 각각의 소스 접점 구조(106)는 메모리 블록에서 인접한 핑거들(152) 사이에 위치될 수 있다. 일부 실시예들에서, 계단 영역 및 코어 영역의 소스 접점 구조들(106)은 서로 접촉하지 않는다. 즉, 일부 실시예들에서, 단일 소스 접점 구조(106)는 계단 영역 및 코어 영역 중 하나에서만 연장된다. 일부 실시예들에서, 소스 접점들(132 및 112)의 형상들, 치수들 및 조성들은 동일하거나 유사할 수 있다.
도 1b는 또한 메모리 블록들 사이에 위치된 한 쌍의 제2 소스 접점 구조들(128)(도 1a 및 도 1c에는 도시되지 않음)을 예시한다. 즉, 제2 소스 접점 구조들(128)은 메모리 스택(104)의 메모리 셀들을, 하나 이상의 소스 접점 구조들(106)이 위치될 수 있는 복수의 메모리 블록들로 분할할 수 있다. 소스 접점 구조들(106)과는 달리, 각각의 제2 소스 접점 구조들(128)은 제1 및 제2 메모리 데크(104-1 및 104-2)에서 z-축을 따라 연속적으로 연장되어, 예를 들어, 인접한 메모리 블록들에서 메모리 셀들을 완전히 분리시킬 수 있다. 일부 실시예들에서, 제2 소스 접점 구조(128)는 y-축을 따라 계단 영역 및 코어 영역에서 연속적으로 연장될 수 있다. 즉, 일부 실시예들에서, 단일의 제2 소스 접점 구조(128)는 계단 영역 및 코어 영역 양자 모두에서 연장될 수 있다.
x-y 평면(예를 들어, 측방향 평면)을 따라, 제1 소스 접점 부분(112-1)의 단면은 (도 1b에 도시된 바와 같은) 원형 형상, 스트라이프 형상, 타원형 형상, 사각형 형상 및/또는 다른 형상들과 같은 임의의 적절한 형상일 수 있다. 일부 실시예들에서, 제2 소스 접점 부분(112-2)의 단면은, (예를 들어, x-축을 따른) 폭보다 큰 (예를 들어, y-축을 따른) 길이를 갖는 스트라이프 형상이다. 다양한 실시예들에서, 제2 소스 접점 부분들(112-2)의 단면들은 직사각형 형상과 같은 하나 이상의 형상을 포함한다. 본 개시내용의 도면들에서의 구조들의 형상, 수, 비율, 및 분포는 단지 예시의 목적들을 위한 것이고 구조들의 실제 형상, 수, 비율, 및 분포를 나타내지 않는다.
다양한 실시예들에서, 계단 영역 및 코어 영역의 채널 구조들(116)은 동일하거나 상이할 수 있다. 일부 실시예들에서, 계단 영역 및 코어 영역의 소스 접점 구조들(106)은 동일하거나 상이할 수 있다. 채널 구조들(116) 및 소스 접점 구조들(106)의 특정 구조들은 본 개시내용의 실시예들에 의해 제한되지 않아야 한다.
도 1c는 일부 실시예들에 따른, A-A' 방향을 따른, 예를 들어 y-z 평면을 따른 소스 접점(112)의 단면도를 예시한다. 도 1c에 도시된 바와 같이, 제1 소스 접점 부분들(112-1)은 y-축을 따라 별개로 분포되고 제2 소스 접점 부분(112-2)과 수직으로 정렬될 수 있다. 제1 소스 접점 부분들(112-1)은 제1 및 제2 메모리 데크들(104-1 및 104-2)의 계면에서 제2 소스 접점 부분(112-2)과 접촉하고 전도성 연결될 수 있다. 예로서, 제1 소스 접점 부분들(112-1) 각각은 폴리실리콘을 포함하고, 제2 소스 접점 부분(112-2)은 폴리실리콘 부분(136-1) 및 폴리실리콘 부분(136-1) 위의 텅스텐 부분(136-2)을 포함한다. 제1 소스 접점 부분들(112-1)은, 예를 들어, 서로 동일한 형상 또는 서로 상이한 형상을 각각 갖는 임의의 적절한 형상들을 포함할 수 있다. 예를 들어, 제1 소스 접점 부분들(112-1)은 필러 형상 및/또는 사다리꼴 형상을 가질 수 있다. 일부 실시예들에서, 제1 소스 접점 부분들(112-1)은 y-축을 따라 균등하게 이격되고 서로 동일한 형상 및 치수를 갖는다. 일부 실시예들에서, 각각의 제1 소스 접점 부분들(112-1)은 z-축을 따라 동일한 원통형 형상 및 동일한 높이를 갖는다. 일부 실시예들에서, 제2 소스 접점 부분(112-1)은 제2 메모리 데크(104-2)에서 y-축 및 z-축을 따라(또는 y-z 평면을 따라) 연속적으로 연장된다. 일부 실시예들에서, 제2 소스 접점 부분(112-1)은 직육면체 형상을 갖는다. x-축을 따른 제2 소스 접점 부분(112-2)의 측방향 치수는 x-축을 따른 제1 소스 접점 부분들(112-1)의 측방향 치수보다 작거나, 크거나, 공칭적으로 동일할 수 있다. 일부 실시예들에서, x-축을 따라, 도 1a에 도시된 바와 같이, 제2 소스 접점 부분(112-2)의 측방향 치수는 계면에서의 제1 소스 접점 부분들(112-1)의 측방향 치수보다 작다.
3D 메모리 디바이스(100)는 모놀리식 3D 메모리 디바이스의 일부일 수 있다. 용어 "모놀리식"은 3D 메모리 디바이스의 컴포넌트들(예를 들어, 주변 디바이스 및 메모리 어레이 디바이스)이 단일 기판 상에 형성되는 것을 의미한다. 모놀리식 3D 메모리 디바이스들의 경우, 주변 디바이스 처리 및 메모리 어레이 디바이스 처리의 얽힘으로 인해 제조시 추가적인 제약들에 직면한다. 예를 들어, 메모리 어레이 디바이스(예를 들어, NAND 채널 구조들)의 제조는 동일한 기판 상에 형성되었거나 형성될 주변 디바이스들과 연관된 열 예산에 의해 제약된다.
대안적으로, 3D 메모리 디바이스(100)는, 컴포넌트들(예를 들어, 주변 디바이스 및 메모리 어레이 디바이스)이 상이한 기판들 상에 별개로 형성되고 이어서, 예를 들어, 대면 방식으로 본딩될 수 있는, 비모놀리식 3D 메모리 디바이스의 일부일 수 있다. 일부 실시예들에서, 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 본딩된 비모놀리식 3D 메모리 디바이스의 기판으로서 남아 있고, 주변 디바이스(예를 들어, 페이지 버퍼들, 디코더들 및 래치들과 같은, 3D 메모리 디바이스(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로들을 포함함; 도시되지 않음)는 하이브리드 본딩을 위해 뒤집혀서 메모리 어레이 디바이스(예를 들어, NAND 메모리 스트링들)를 향해 아래로 향한다. 일부 실시예들에서, 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 하이브리드 본딩을 위해 주변 디바이스(도시되지 않음)를 향해 뒤집혀서 아래로 향하며, 따라서 본딩된 비모놀리식 3D 메모리 디바이스에서, 메모리 어레이 디바이스는 주변 디바이스 위에 있게 되는 것을 이해할 수 있다. 메모리 어레이 디바이스 기판(예를 들어, 기판(102))은 (본딩된 비모놀리식 3D 메모리 디바이스의 기판이 아닌) 박형화된 기판일 수 있고, 그리고 비모놀리식 3D 메모리 디바이스의 BEOL(back-end-of-line) 상호접속부들이 박형화된 메모리 어레이 디바이스 기판의 배면 상에 형성될 수 있다.
도 2a 내지 도 2h는 일부 실시예들에 따른, 제조 공정의 다양한 스테이지들에서 3D 메모리 디바이스(100)의 단면도들을 예시한다. 도 3a는 3D 메모리 디바이스(100)를 형성하는 방법(300)의 흐름도를 예시한다. 도 3b는 방법(300)의 상세한 제조 동작들을 도시하는 흐름도이다. 예시의 용이성을 위해, 이중-데크 구조를 갖는 3D 메모리 디바이스(100)의 제조 공정이 설명된다. 다양한 실시예들에서, 3D 메모리 디바이스는 또한 수직 방향(예를 들어, z-방향)을 따라 2개보다 많은 메모리 데크를 가질 수 있다. 예를 들어, 제1 및 제2 소스 접점 부분들 각각은 하나 이상의 메모리 데크들에서 수직으로 연장될 수 있고 인접한 메모리 데크들의 계면들에서 인접할 수 있다. 2개보다 많은 메모리 데크들을 갖는 3D 메모리 디바이스에서의 구조들의 제조는 3D 메모리 디바이스(100)의 제조와 유사할 수 있고, 본 명세서에서 설명되지 않는다. 방법(300)에 도시된 동작들은 전체를 설명하는 것이 아니며, 예시된 동작들 중 임의의 동작 이전에, 이후에, 또는 이들 사이에서 다른 동작들도 역시 수행될 수 있다는 것을 이해해야 한다. 또한, 동작들 중 일부는 동시에, 또는 도 2 및 도 3에 도시된 것과 상이한 순서로 수행될 수 있다.
도 3a에 도시된 바와 같이, 방법(300)은 동작들(302-314)을 포함한다. 동작(302)에서, 기판 위에 인터리빙된 복수의 제1 희생 층들과 복수의 제1 유전체 층들을 갖는 제1 유전체 데크에서 수직으로 연장되는 복수의 홀들이 형성된다. 동작(304)에서, 복수의 희생 구조가 홀들에 형성된다. 동작(306)에서, 제2 유전체 데크가 형성된다. 제2 유전체 데크는 제1 유전체 데크 위에 인터리빙된 복수의 제2 희생 층들 및 복수의 제2 유전체 층들을 포함할 수 있다. 동작(308)에서, 제2 유전체 데크에서 연장되는 슬릿 개구가 형성된다. 슬릿 개구는 희생 소스 접점 구조들과 정렬되고 그 위에 있을 수 있다. 동작(310)에서, 슬릿 개구가 홀들과 접촉하여 슬릿 구조를 형성하도록 슬릿 개구들을 통해 희생 구조들이 제거된다. 동작(312)에서, 슬릿 구조를 통해 제1 및 제2 유전체 데크들에 복수의 전도체 층들이 형성되어, 메모리 스택을 형성한다. 동작(314)에서, 소스 접점 구조가 슬릿 구조에 형성된다. 동작(302-314)의 상세들이 이하에서 설명된다.
공정의 시작에서, 제1 채널 홀 및 복수의 홀들이 기판 위의 제1 데크에 형성된다(동작(322)). 도 2a 내지 도 2c는 대응하는 구조들을 예시한다.
도 2a에 도시된 바와 같이, 일부 실시예들에서, 제1 절연 부분(225-1)이 제1 유전체 데크(204-1)를 둘러싸도록 형성되어 제1 데크(204-1)가 제1 절연 부분(225-1)에 있다. 제1 유전체 데크(204-1)는, 예를 들어, 제1 유전체 데크(204-1)의 계단 영역에서 계단 구조를 가질 수 있다. 계단 구조는, 에칭 마스크, 예를 들어, 제1 유전체 데크(204-1) 위의 패터닝된 PR 층을 사용하여, 복수의 인터리빙된 제1 희생 층들(220-1) 및 제1 유전체 층들(222-1)을 반복적으로 에칭함으로써 형성될 수 있다. 각각의 제1 희생 층(220-1) 및 하위 제1 희생 층(222-1)은 유전체 쌍이라고 지칭될 수 있다. 일부 실시예들에서, 하나 이상의 유전체 쌍들은 하나의 레벨/계단을 형성할 수 있다. 계단 구조의 형성 동안, PR 층은 트리밍되고(예를 들어, 메모리 스택의 경계로부터, 종종 모든 방향으로부터, 증분적으로 그리고 내측으로 에칭됨), 제1 유전체 데크(204-1)의 노출된 부분을 에칭하기 위한 에칭 마스크로서 사용된다. 트리밍된 PR의 양은 계단들의 치수들에 직접 관련될 수 있다(예를 들어, 결정요인일 수 있다). PR 층의 트리밍은 적절한 에칭, 예를 들어 습식 에칭과 같은 등방성 건식 에칭을 이용하여 획득될 수 있다. 하나 이상의 PR 층은 계단 구조의 형성을 위해 연속적으로 형성되고 트리밍될 수 있다. 각각의 유전체 쌍은, PR 층의 트리밍 이후, 제1 희생 층(220-1) 및 하위 제1 유전체 층(222-1) 모두의 일부를 제거하기 위해 적절한 에칭제들을 사용하여 에칭될 수 있다. 에칭된 제1 희생 층들(220-1) 및 제1 유전체 층들(222-1)은 제1 유전체 데크(204-1)에서 계단을 형성할 수 있다. PR 층은 이후 제거될 수 있다. 일부 실시예들에서, 제1 절연 부분(225-1)은 제1 유전체 데크(104-1)를 둘러싸도록 퇴적되어 제1 유전체 데크(104-1)가 제1 절연 부분(225-1)에 있다. 제1 절연 부분(225-1)은 실리콘 산화물과 같은 임의의 적절한 절연 재료를 포함할 수 있고, CVD, PVD, 및/또는 ALD와 같은 적절한 퇴적 공정에 의해 퇴적될 수 있다. 예시의 목적을 위해, 코어 영역에서의 소스 접점 구조들의 형성이 설명되고 도시되어 있다. 일부 실시예들에서, 계단 영역 및 코어 영역의 소스 접점 구조들은 동일한 동작에 의해 형성된다. 도 2c에 도시된 바와 같이, 하나 이상의 제1 채널 홀들(221) 및 복수의 홀들(219)이 기판(202) 위의 제1 유전체 데크(204-1)에서 연장되어 형성된다. 복수의 홀(219)은, 도 1a 내지 도 1c에서 설명된 제1 소스 접점 부분들(112-1)의 분포와 같이, 측방향을 따라, 예를 들어, y-축을 따라 정렬되도록 형성될 수 있다. 일부 실시예들에서, 전도성 플러그(226)는 제1 채널 홀(221)의 하단 부분에 형성된다.
기판(202) 위에 제1 유전체 데크(204-1)가 제공될 수 있다. 도 2a에 도시된 바와 같이, 제1 희생 층들(220-1) 및 제1 유전체 층들(222-1)을 기판(202) 위에 교번적으로 퇴적함으로써 제1 유전체 데크(204-1)가 기판(202) 위에 형성될 수 있다. 제1 희생 층들(220-1) 및 제1 유전체 층들(222-1)은 후속 게이트-대체 공정 동안 상이한 에칭 선택성들을 가질 수 있다. 일부 실시예들에서, 제1 희생 층들(220-1) 및 제1 유전체 층들(222-1)은 상이한 재료를 포함한다. 일부 실시예들에서, 제1 희생 층들(220-1)은 실리콘 질화물을 포함하고, 제1 유전체 층들(222-1)은 실리콘 산화물을 포함한다. 제1 희생 층들(220-1) 및 제1 유전체 층들(222-1)의 퇴적은 각각 화학 기상 증착(CVD), 물리 기상 증착(PVD), 및 원자층 증착(ALD) 중 하나 이상을 포함할 수 있다.
제1 채널 홀(221) 및 복수의 홀들(219)은, 예를 들어, 임의의 적절한 순서로, 제1 유전체 데크(204-1)에서 연장되게 형성될 수 있다. 즉, 제1 채널 홀(221)은 홀들(219)의 형성 이전에, 이와 동시에, 또는 이후에 형성될 수 있다. 일부 실시예들에서, 도 2b 및 도 2c에 도시된 바와 같이, 홀들(219)은 제1 채널 홀(221)의 형성 이전에 형성된다. 홀들(219)은 각각의 하단 부분에서 기판(202)을 각각 노출시킬 수 있다. 일부 실시예들에서, 산화물 층과 같은 절연체 층(229)은, 예를 들어 제1 채널 홀의 하단에서의 전도성 플러그(226)의 형성과 같은 후속 동작들에서 기판(202)에 대한 손상을 방지하기 위해, 각각의 홀(219)의 하단 부분에서 노출된 기판(202)의 부분을 덮도록 각각의 홀(219)의 하단에 형성될 수 있다. 절연체 층(229)은 기판(202)의 자연 산화물, 예를 들어 실리콘 산화물을 포함할 수 있고, 열 산화와 같은 임의의 적절한 산화 공정에 의해 형성될 수 있다. 일부 실시예들에서, 절연체 층(229)은 제1 채널 홀들(221)의 형성 전에 형성된다.
일부 실시예들에서, 제1 채널 홀들(221) 및 홀들(219)은 동일한 패터닝/에칭 공정에 의해 형성된다. 일부 실시예들에서, 제1 채널 홀(221)은 홀들(219)의 형성 전에, 예를 들어, 상이한 패터닝/에칭 공정에 의해 형성될 수 있다. z-축을 따라, 제1 채널 홀들(221) 및 홀들(219)은 동일한 깊이 또는 상이한 깊이들을 가질 수 있다. 이러한 2개의 시나리오들에서, 절연체 층(229)은 제1 채널 홀(221)의 하단 부분에서 전도성 플러그(226)의 형성 이전에 각각의 홀(219)의 하단 부분에 형성될 수 있다. 다양한 실시예에서, 제1 채널 홀(221) 및 홀들(219)의 형성은, 패턴 포토레지스트 층과 같은 제1 유전체 데크(204-1) 위의 에칭 마스크를 이용하는, 건식 에칭과 같은 이방성 에칭 공정 및/또는 습식 에칭과 같은 등방성 에칭 공정을 포함한다.
전도성 플러그(226)를 형성하기 위해, 기판(202) 위에 제1 채널 홀(221)을 형성하는 동일한 에칭 공정에 의해 및/또는 별도의 리세스 에칭 공정에 의해 기판(202)의 상단 부분을 노출시키기 위해 제1 채널 홀(221)의 하단에 리세스 영역이 먼저 형성될 수 있다. 일부 실시예들에서, 전도성 플러그(226)는 제1 채널 홀(221)의 하단에, 예를 들어, 리세스 영역 위에 형성된다. 전도성 플러그(226)는 에피택셜 성장 공정 및/또는 퇴적 공정에 의해 형성될 수 있고 반도체 재료를 포함할 수 있다. 일부 실시예들에서, 전도성 플러그(226)는 에피택셜 성장(예를 들어, 선택적 에피택셜 성장)에 의해 형성되고, 에피택셜 부분이라고 지칭된다. 임의로, 리세스 에칭(예를 들어, 건식 에칭 및/또는 습식 에칭)이 수행되어 채널 홀의 측벽 상의 과잉 반도체 재료를 제거하고 및/또는 원하는 위치에서 전도성 플러그(226)의 상단 표면을 제어할 수 있다. 일부 실시예들에서, 전도성 플러그(226)는 단결정 실리콘을 포함하고, 기판(202)으로부터 에피택셜 성장에 의해 형성된다. 일부 실시예들에서, 전도성 플러그(226)는 퇴적 공정에 의해 형성된 폴리실리콘을 포함한다. 에피택셜-성장된 에피택셜 부분의 형성은 기상 에피택시(vapor-phase epitaxy)(VPE), 액상 에피택시(liquid-phase epitaxy)(LPE), 분자-빔 에피택시(molecular-beam epitaxy)(MPE), 또는 이들의 임의의 조합들을 포함할 수 있지만, 이들로 제한되지 않는다. 퇴적된 에피택셜 부분의 형성은 CVD, PVD 및/또는 ALD를 포함할 수 있지만, 이들로 제한되지 않는다.
임의로, 각각의 희생 채널 구조의 형성과 같은 후속 동작들에서 전도성 플러그(226)에 대한 손상들을 방지하기 위해 전도성 플러그(226) 위에 다른 산화물 층(217)이 형성될 수 있다.
도 3a를 다시 참조하면, 제1 채널 홀 및 홀들의 형성 후에, 방법(300)은 동작(324)으로 진행하고, 여기서 희생 재료가 제1 채널 홀 및 홀들을 채우도록 퇴적되어 각각 희생 채널 구조 및 복수의 희생 소스 접점 구조들을 형성한다. 도 2d는 대응하는 구조를 예시한다.
도 2d에 도시된 바와 같이, 제1 채널 홀(221) 및 홀들(219)을 채우도록 희생 재료가 퇴적되어, 제1 채널 홀(221)에 희생 채널 구조(223)를 그리고 홀들(219)에 희생 소스 접점 구조들(227)을 각각 형성할 수 있다. 일부 실시예들에서, 희생 채널 구조들(223)은 각각 각각의 산화물 층(217) 위에 있을 수 있고, 희생 소스 접점 구조(227)는 각각 각각의 절연체 층(229) 위에 있을 수 있다. 희생 재료는, 제2 유전체 데크의 퇴적과 같은 후속 동작들에서 제1 유전체 데크(204-1)를 지지하기에 충분한 강성 및 강도를 갖는 임의의 적절한 재료를 포함할 수 있다. 일부 실시예들에서, 희생 재료는 폴리실리콘, 실리콘 탄화물, 및/또는 탄소를 포함하지만, 이들로 제한되지 않는다. 예를 들어, 희생 재료는 폴리실리콘을 포함할 수 있고, CVD, PVD 및 ALD 중 하나 이상과 같은 적절한 퇴적 공정을 사용하여 퇴적될 수 있다. 임의로, 평탄화 공정, 예를 들어, 건식/습식 에칭 및/또는 CMP가 수행되어 제1 유전체 데크(204-1)의 상단 표면 상의 임의의 과잉 희생 재료를 제거한다.
도 3a를 다시 참조하면, 희생 채널 구조 및 희생 소스 접점 구조들의 형성 후에, 방법(300)은 동작(326)으로 진행하고, 여기서 제1 유전체 데크 위에 에칭 정지 층이 형성된다. 도 2e는 대응하는 구조를 예시한다.
도 2e에 도시된 바와 같이, 에칭 정지 층(210)은 제1 유전체 데크(204-1) 위에 형성된다. 에칭 정지 층(210)은, 인접한 희생 소스 접점 구조들(227) 사이의 제1 유전체 데크(204-1)의 적어도 부분들/영역들을 덮을 수 있다. 에칭 정지 층(210)은, 인접한 희생 소스 접점 구조들(227) 사이의 제1 유전체 데크(204-1)의 부분들/영역들이, 희생 소스 접점 구조들(227)가 연장되는 측방향을 따라 연속적으로 연장되는 홀의 형성 동안에 에칭되는 것을 방지할 수 있다. 일부 실시예들에서, 에칭 정지 층(210)은 제1 유전체 데크(204-1)를 덮는다. 에칭 정지 층(210)은 제1 유전체 데크(204-1)의 재료들과는 상이한 에칭 선택성을 갖는 임의의 적절한 재료(들)를 포함할 수 있다. 일부 실시예들에서, 제1 희생 층들(220-1)은 실리콘 질화물을 포함하고, 제1 유전체 층(222-1)은 실리콘 산화물을 포함하며, 에칭 정지 층(210)은 폴리실리콘을 포함한다. 에칭 정지 층(210)의 두께는, 슬릿 개구의 형성 시에, 에칭제가 에칭 정지 층(210)을 넘어 수직으로 연속적으로 에칭하는 것을 방지하기에 충분할 수 있다. 일부 실시예들에서, 에칭 정지 층(210)은 CVD, PVD, 및 ALD 중 하나 이상과 같은 적절한 퇴적 공정을 사용하여 형성된다.
도 3a를 다시 참조하면, 에칭 정지 층의 형성 후에, 방법(300)은 동작(328)으로 진행하고, 여기서 제2 유전체 데크가 제1 유전체 데크 위에 형성되어 희생 채널 구조 및 희생 소스 구조들을 덮는다. 도 2f는 대응하는 구조를 예시한다.
도 2f에 도시된 바와 같이, 제2 유전체 데크(204-2)는 제1 유전체 데크(204-1) 위에 형성되어, 희생 채널 구조(223), 희생 소스 접점 구조들(227), 및 에칭 정지 층(210)을 덮을 수 있다. 제2 유전체 데크(204-2)는 인터리빙된 복수의 제2 희생 층들(220-2) 및 제2 유전체 층들(222-2)을 포함할 수 있다. 일부 실시예들에서, 제2 유전체 데크(204-2)는 제2 유전체 데크(204-2)의 계단 영역에서 계단 구조를 갖는다. 일부 실시예들에서, 예를 들어 실리콘 산화물을 포함하는 제2 절연 부분(225-2)이 제2 유전체 데크(204-2)가 제2 절연 부분(225-2)에 있도록 제2 유전체 데크(204-2)를 둘러싸고 제1 절연 부분(225-1) 위에 형성된다. 제2 절연 부분(225-2) 및 제1 절연 부분(225-1)은 제1 및 제2 유전체 데크들(204-1 및 204-2)이 위치되는 절연 구조(225)를 형성할 수 있다. 제2 유전체 데크(204-2)의 형성은 제1 유전체 데크(204-1)의 형성과 유사할 수 있고, 제2 절연 부분(225-1)의 형성은 제1 절연 부분(225-1)의 형성과 유사할 수 있으며, 양자 모두의 상세한 설명들은 여기서 반복되지 않는다.
도 3a 및 도 3b를 다시 참조하면, 제2 유전체 데크의 형성 이후에, 방법(300)은 동작(330)으로 진행하고, 여기서 제2 채널 홀이 희생 채널 구조와 수직으로 정렬되도록 제2 유전체 데크에 형성되며, 희생 채널 구조 위에 있고 제2 채널 홀의 하단에서 노출된 에칭 정지 층의 임의의 부분이 제거되어 희생 채널 구조를 노출시킨다. 또한, 희생 채널 구조는 제1 채널 홀이 제2 채널 홀과 접촉하도록 제2 채널 홀을 통해 제거되고, 제1 및 제2 채널 홀들에 채널 구조가 형성된다. 도 2g는 대응하는 구조를 예시한다.
도 2g에 도시된 바와 같이, 제1 및 제2 유전체 데크들(204-1 및 204-2)에서 연장되는 채널 구조(216)가 형성될 수 있다. 일부 실시예들에서, 동작(310)에 따라, 제2 채널 홀이 제2 유전체 데크(204-1)에 형성되어 연장되고 희생 채널 구조(223)와 수직으로 정렬된다. 제2 채널 홀의 하단 부분은 희생 채널 구조(223) 위의 에칭 정지 층(210)의 부분을 노출시킬 수 있다. 제2 채널 홀을 형성하기 위해, 제2 유전체 데크(204-2)는 에칭 정지 층(210)이 제2 채널 홀의 하단 부분에서 노출될 때까지 에칭될 수 있다. 제2 채널 홀을 형성하는 에칭 공정은 제1 채널 홀(221)을 형성하는 에칭 공정과 유사할 수 있고, 상세한 설명은 여기서 반복되지 않는다.
동작(310)에 따르면, 제2 채널 홀의 하단 부분에서 노출된, 희생 채널 구조(223) 위의 에칭 정지 층(210)의 임의의 부분이 제거될 수 있다. 희생 채널 구조(223)는, 예를 들어, 제2 채널 홀의 하단 부분에서 노출될 수 있다. 에칭 정지 층(210)의 부분을 제거하기 위해 적절한 에칭 공정, 예를 들어, 건식 에칭 및/또는 습식 에칭이 수행될 수 있다. 적절한 에칭 공정, 예를 들어, 건식 에칭 및/또는 습식 에칭을 사용하여, 동작(334)에 따라, 희생 채널 구조(223)가 추가로 제거될 수 있다. 따라서, 제2 채널 홀 및 제1 채널 홀(221)은, 예를 들어, 제1 및 제2 유전체 데크들(204-1 및 204-2)의 계면에서 서로 접촉하여 채널 홀을 형성할 수 있다. 일부 실시예들에서, 산화물 층(217)은 전도성 플러그(226)를 노출시키도록 완전히 또는 부분적으로 제거될 수 있어, 반도체 채널이 형성되는, 후속 형성된 반도체 층이 전도성 플러그(226)와 접촉할 수 있다. 절연체 층(217)은 희생 채널 구조(223)를 제거하는 동일한 에칭 공정 또는 상이한 에칭 공정, 예를 들어, 건식 에칭 및/또는 습식 에칭에 의해 제거될 수 있다. 일부 실시예들에서, 제2 채널 홀은 사다리꼴 형상을 가질 수 있고, 제2 채널 홀의 측방향 치수는 계면에서 제1 채널 홀(221)의 측방향 치수보다 작을 수 있다. 따라서, 일부 실시예들에서, 채널 홀의 측벽은 계면에서 스태거형 프로파일을 가질 수 있다.
이어서, 동작(336)에 따라, 채널 구조가 채널 홀에 형성될 수 있다. 일부 실시예들에서, 메모리 필름, 반도체 층, 및 유전체 코어가 채널 홀에 퇴적된다. 구체적으로, 메모리 필름은 차단 층, 메모리 층, 및 터널링 층을 포함할 수 있다. 일부 실시예들에서, 유전체 코어, 반도체 층, 터널링 층, 메모리 층, 및 차단 층은 채널 홀의 중심으로부터 측벽을 향해 이 순서로 방사상으로 배열된다. 일부 실시예들에서, 반도체 층은 전도성 플러그(226)와 접촉하고 반도체 채널이 반도체 층에 형성된다. 일부 실시예들에서, 차단 층, 메모리 층, 터널링 층, 반도체 층, 및 유전체 코어는, ALD, CVD, PVD, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 퇴적 공정을 사용하여 이 순서로 순차적으로 퇴적될 수 있다.
일부 실시예들에서, 드레인 구조(218)는 채널 홀의 상부 부분에 형성된다. 일부 실시예들에서, 반도체 채널의 상단 표면이 채널 홀에서의 원하는 위치에 위치될 수 있도록 채널 홀의 상부 부분에 리세스를 형성하기 위해 채널 홀의 상부 부분에 있는 메모리 필름, 반도체 층, 및 유전체 코어의 부분들이 CMP, 연삭, 습식 에칭, 및/또는 건식 에칭에 의해 제거될 수 있다. 이어서, CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 리세스 내에 금속들 및/또는 실리콘과 같은 전도성 재료들을 퇴적함으로써 드레인 구조(218)가 형성될 수 있다. 채널 구조(216)가 이에 의해 형성된다. 임의로, 평탄화 공정, 예를 들어, 건식/습식 에칭 및/또는 CMP가 수행되어 제2 유전체 데크(204-2)의 상단 표면 상의 임의의 과잉 재료를 제거한다. 임의로, 유전체 캡 층(224)이 제2 유전체 데크(204-2) 위에 형성되어 적어도 드레인 구조(218)를 덮는다. 일부 실시예들에서, 유전체 캡 층(224)은 실리콘 산화물을 포함하고, CVD, PVD 및/또는 ALD와 같은 임의의 적절한 퇴적 공정에 의해 퇴적된다.
채널 구조들이 형성된 후에, 방법(300)은 동작(338)으로 진행하는데, 여기서 슬릿 개구가 희생 소스 접점 구조들과 정렬된 제2 유전체 데크에 형성되고, 희생 소스 접점 구조들 위의 에칭 정지 층의 부분들이 제거된다. 희생 소스 접점 구조들은 슬릿 개구를 통해 제거되어 슬릿 개구가 홀들과 접촉하여, 슬릿 구조를 형성한다. 또한, 슬릿 구조와 접촉하는 희생 층들이 제거되어 복수의 측방향 리세스들을 형성하고, 측방향 리세스들에 복수의 전도체 층들이 형성된다. 그 후, 슬릿 구조에 소스 접점 구조가 형성된다. 도 2h는 대응하는 구조를 예시한다.
도 2h에 도시된 바와 같이, 슬릿 개구가 제2 유전체 데크(204-2)에 형성된다. 직육면체 형상을 갖고 제2 유전체 데크(204-2)에서 연속적으로 연장되는 슬릿 개구는 희생 접점 소스 구조들(227)과 정렬될 수 있다. 일부 실시예들에서, 슬릿 개구는 제2 유전체 데크(204-2)에서 수직으로 연장되고 측방향(예를 들어, y-축)을 따라 측방향으로 희생 소스 접점 구조들(227)이 연장된다. 슬릿 개구는 슬릿 개구가 희생 소스 접점 구조들(227) 각각과 적어도 부분적으로 중첩되도록 (예를 들어, x-축을 따라) 충분히 넓을 수 있다. 다양한 실시예들에서, x-축을 따라, 슬릿 개구의 폭은 희생 소스 접점 구조들(227)의 폭들보다 크거나, 작거나, 적어도 공칭적으로 동일할 수 있다. 일부 실시예들에서, x-축을 따라, 슬릿 개구의 폭은 희생 소스 접점 구조들(227)의 폭들보다 작을 수 있다. 일부 실시예들에서, y-축을 따라, 슬릿 개구의 길이는 희생 소스 접점 구조들(227)이 연장되는 총 거리와 동일하다.
일부 실시예들에서, 에칭 마스크를 이용하여, 적절한 패터닝/에칭 공정, 예를 들어 건식 에칭 및/또는 습식 에칭이 수행되어 제2 유전체 데크(204-2)의 일부를 제거하고 슬릿 개구를 형성한다. 제2 유전체 데크(204-2)를 에칭하는 것은 에칭 정지 층(210) 상에서 정지할 수 있고, 에칭 정지 층(210)의 부분들, 예를 들어 희생 소스 접점 구조들(227) 위의 부분들 및 인접한 희생 소스 접점 구조들(227) 사이의 영역들은 슬릿 개구의 하단 부분에서 노출될 수 있다.
또한, 동작(340)에 따라, 희생 소스 접점 구조들(227)을 노출시키기 위해 슬릿 개구의 하단 부분에서 노출된 에칭 정지 층(210)의 부분들이 제거될 수 있다. 에칭 정지 층(210)의 부분들의 제거는, 채널 홀의 형성에서의 에칭 정지 층(210)의 에칭과 유사한, 건식 에칭 및/또는 습식 에칭과 같은 적절한 에칭 공정을 포함할 수 있다. 이어서, 동작(342)에 따라, 건식 에칭 및/또는 습식 에칭과 같은 적절한 에칭 공정을 사용하여, 희생 소스 접점 구조들(227)이 슬릿 개구를 통해 제거될 수 있다. 다양한 실시예들에서, 산화물 층(229)은 제거될 수 있거나 제거되지 않을 수 있다. 슬릿 개구 및 홀들(219)은 제1 및 제2 유전체 데크들(204-1 및 204-2)의 계면에서 서로 인접하거나 접촉하여, 슬릿 구조를 형성할 수 있다. 일부 실시예들에서, 홀들(219)은 각각 원통형 형상(또는 사다리꼴 형상)을 갖고, 슬릿 개구는 직육면체 형상을 갖고, 슬릿 개구의 폭은 x-축을 따라 홀(219)의 폭보다 작다. 제1 및 제2 유전체 데크들(204-1 및 204-2)의 계면에서 슬릿 구조의 측벽 상에 스태거형 프로파일이 형성될 수 있다.
또한, 동작(344)에 따르면, 제1 유전체 데크(204-1)의 제1 희생 층(220-1) 및 제2 유전체 데크(204-2)의 제2 희생 층(220-2)을 포함하는, 슬릿 구조와 접촉하는 희생 층들이 슬릿 구조를 통해 제거될 수 있다. 희생 층들의 제거는 등방성 에칭 공정, 예를 들어 습식 에칭을 포함할 수 있다. 복수의 측방향 리세스들은 제1 및 제2 유전체 데크들(204-1 및 204-2)에 형성될 수 있다. 또한, 동작(346)에 따르면, 다음으로, 측방향 리세스들을 채우기 위해 전도체 재료가 퇴적되어, 제1 및 제2 유전체 데크들(204-1 및 204-2)에 복수의 전도체 층들(240)을 형성할 수 있다. 일부 실시예들에서, 전도체 재료는 CVD, PVD, 및 ALD 중 적어도 하나에 의해 퇴적된다. 제1 유전체 층들(222-1) 및 제2 유전체 층들(222-2)은 유전체 층들(222)로 지칭될 수 있다. 전도체 층들(240) 및 유전체 층들(222)은 기판(202) 위에서 z-축을 따라 교번적으로 배열될 수 있고, 제1 및 제2 유전체 데크들(204-1 및 204-2)은 각각 제1 및 제2 메모리 데크(234-1 및 234-2)라고 지칭되어 메모리 스택(234)을 형성할 수 있다.
또한, 동작(348)에 따라, 소스 접점 구조(206), 예를 들어 인접한 소스 접점 구조가 슬릿 구조 내에 형성될 수 있다. 일부 실시예들에서, 도핑된 영역(230)은, 예를 들어, 이온 주입과 같은 적절한 도핑 공정을 사용하여, 슬릿 구조의 하단 부분에서 기판(202)에 형성된다. 일부 실시예들에서, 실리콘 산화물과 같은 절연 재료가 슬릿 구조의 측벽 위에 퇴적되어, 절연 스페이서(214)를 형성한다. 임의로, 절연 재료 및/또는 산화물 층(229)의 임의의 과잉 부분을 제거하고 기판(202)을 노출시키기 위해, 적절한 리세스 에칭 공정, 예를 들어 건식 에칭 및/또는 습식 에칭이 수행될 수 있다. 전도성 재료는 슬릿 구조를 채우도록 퇴적되어, 소스 접점(212)을 형성할 수 있다. 일부 실시예들에서, 소스 접점(212)은 하나보다 많은 전도성 재료를 포함할 수 있다. 예를 들어, 홀들(219) 및 슬릿 개구의 하부 부분을 채우기 위해 폴리실리콘이 퇴적될 수 있고, 텅스텐은 슬릿 개구의 나머지를 채우도록 퇴적될 수 있다. 설명의 용이성을 위해, 제1 소스 접점 부분들(212-1)(예를 들어, 폴리실리콘을 포함함)이 홀들(219)에 형성될 수 있고, 제2 소스 접점 부분(212-2)(예를 들어, 폴리실리콘 부분(236-1) 및 폴리실리콘 부분(236-1) 위의 텅스텐 부분(236-2)을 포함함)이 슬릿 개구에 형성될 수 있다. 제1 소스 접점 부분들(212-1) 및 제2 소스 접점 부분(212-2)은 제1 및 제2 메모리 데크들(234-1 및 234-2)의 계면에서 인접하여, 소스 접점(212) 및 인접한 소스 접점을 형성할 수 있다. 절연 스페이서(214)는 CVD, PVD 및 ALD 중 하나 이상에 의해 퇴적될 수 있고, 소스 접점(212)은 CVD, PVD, ALD 및 전기도금 중 하나 이상에 의해 퇴적될 수 있다. 임의로, 평탄화 공정, 예를 들어, CMP 및/또는 리세스 에칭을 수행하여 메모리 스택(204) 위의 임의의 과잉 재료(예를 들어, 소스 접점 구조(206)를 형성하기 위한 재료들)를 제거한다. 일부 실시예들에서, 제1 소스 접점 부분들(212-1) 및 제2 소스 접점 부분(212-2) 각각은 텅스텐을 포함한다. 일부 실시예들에서, 제1 소스 접점 부분들(212-1) 각각은 텅스텐 위의 폴리실리콘을 포함하고, 제2 소스 접점 부분(212-2)은 텅스텐을 포함한다.
제1 및 제2 유전체 데크들(204-1 및 204-2)의 계단 구조는, 각각의 유전체 데크(204-1/204-2)를 별개로 에칭하거나(예를 들어, 2개의 유전체 데크들의 에칭이 도 2에 설명된 바와 같이 다른 구조의 형성과 같은 다른 제조 공정들에 의해 분리됨) 하나의 에칭 공정에서 제1 및 제2 유전체 데크들(204-1 및 204-2)을 에칭함으로써 형성될 수 있다는 점에 유의해야 한다. 계단 구조들의 형성은 제조 공정의 임의의 적절한 스테이지에서 각각 발생할 수 있다. 계단 구조를 형성하기 위한 특정 순서/타이밍은 본 개시내용의 실시예들에 의해 제한되지 않아야 한다. 일부 실시예들에서, 절연 구조(225)는, 제1 및 제2 유전체 데크들(204-1 및 204-2)에서의 계단 구조들의 형성 이후에, 예를 들어, CVD, PVD 및/또는 ALD와 같은 적절한 퇴적 공정에 의해 형성된다.
도 4는 일부 실시예들에 따른, 계단 영역(도 1b의 "SS 영역")에서 x-z 평면을 따른 3D 메모리 디바이스(100)의 단면도를 예시한다. 도 1b를 다시 참조하면, 계단 영역의 소스 접점들(132)은 코어 영역의 소스 접점들(112)과 접촉하지 않을 수 있다. 일부 실시예들에서, 소스 접점(132)은 소스 접점(112)과 접촉한다. 다양한 실시예들에서, 소스 접점들(132)의 레이아웃/분포는 소스 접점들(112)의 레이아웃/분포와 동일하거나 상이할 수 있다. 일부 실시예들에서, 소스 접점들(132)(예를 들어, 제1 및 제2 소스 접점 부분들(132-1 및 132-2))은 소스 접점들(112)을 형성하는 동일한 동작들에 의해 형성된다. 일부 실시예들에서, 소스 접점들(132 및 112)은 동일한 형상들, 치수들, 및 재료들/조성을 포함한다. 소스 접점들(132)의 상세들은 소스 접점들(112)의 설명을 참조할 수 있으며, 여기서는 반복되지 않는다.
도 4에 도시된 바와 같이, 3D 메모리 디바이스(100)는, 일부 실시예들에 따라, 채널 구조들 대신에, 계단 영역에 복수의 지지 필러들(416)(예를 들어, 더미 채널 구조들)을 포함할 수 있다. 지지 필러들(416)은, 3D 메모리 디바이스(100)가 붕괴에 덜 취약하도록, 제조 공정, 예를 들어, 측방향 리세스들 및 전도체 층들의 형성 동안 3D 메모리 디바이스(100)에 대한 지지를 제공할 수 있다. 채널 구조들(116)과는 상이하게, 지지 필러들(416)은 기판(102)에 전도성 연결되지 않은 지지 구조로 채워질 수 있다. 일부 실시예들에서, 지지 필러(416)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물과 같은 유전체 재료로 채워진다. 일부 실시예들에서, 지지 필러(416)는 채널 구조들(116)과 동일한 채널 형성 구조/층들을 갖지만, 하부 부분에는 전도성 플러그가 없다. 지지 구조는 채널 형성 층들/구조를 형성하는 퇴적 공정과 동일하거나 상이한 퇴적 공정을 사용하여 제1 및 제2 채널 홀들 내로 퇴적될 수 있다. 지지 필러(416)의 하단 표면은 기판(102)의 상단 표면 상에 또는 그 아래에 있을 수 있다. 일부 실시예들에서, 지지 필러들(416)은, 각각의 제2 필러 홀과 각각 접촉하는 복수의 제1 필러 홀들을 형성하고, 제1 및 제2 필러 홀들을 유전체 재료로 채움으로써 형성된다. 제1 및 제2 필러 홀들은 제1 및 제2 채널 홀들을 형성하는 동일한 동작들에 의해 각각 형성될 수 있다. 다양한 실시예들에서, 제1/제2 필러 홀들 및 제1/제2 채널 홀들은 동일한 형상들 및/또는 치수들을 가질 수 있다. 일부 실시예들에서, 지지 필러(416)는 제1 및 제2 메모리 데크들(104-1 및 104-2)의 계면에서 스태거형 부분을 갖는다.
본 개시내용의 실시예들에 따르면, 메모리 디바이스는 기판, 기판 위의 스택, 채널 구조, 및 각각이 메모리 스택을 통해 수직으로 연장되는 소스 접점 구조를 포함한다. 소스 접점 구조는 (i) 각각이 수직으로 연장되고 서로 측방향으로 분리되는 복수의 제1 소스 접점 부분들 및 (ii) 복수의 제1 소스 접점 부분들 위로 수직으로 연장되고 그와 접촉하는 제2 소스 접점 부분을 포함하고, 제2 소스 접점 부분은 측방향으로 연속적이다.
일부 실시예들에서, 복수의 제1 소스 접점 부분들은 측방향을 따라 서로 균등하게 이격된다.
일부 실시예들에서, 측방향 평면을 따라, 복수의 제1 소스 접점 부분들 각각의 단면은, 원형 형상, 타원형 형상, 직사각형 형상, 또는 정사각형 형상 중 하나를 포함한다.
일부 실시예들에서, 복수의 제1 소스 접점 부분들 각각은 제2 소스 접점 부분으로부터 기판으로 연장되는 원통형 형상 또는 사다리꼴 형상 중 하나를 갖는다.
일부 실시예들에서, 복수의 제1 소스 접점 부분들은 동일한 재료를 포함한다.
일부 실시예들에서, 복수의 제1 소스 접점 부분들 및 제2 소스 접점 부분들은 금속을 포함한다.
일부 실시예들에서, 복수의 제1 소스 접점 부분들은 폴리실리콘을 포함하고, 제2 소스 접점 부분은 폴리실리콘 및 금속 중 하나 이상을 포함한다.
일부 실시예들에서, 채널 구조 및 소스 접점 구조 각각은 각각의 측벽을 따라 스태거형 부분을 포함한다.
일부 실시예들에서, 소스 접점 구조는 메모리 스택에서 메모리 블록의 2개의 메모리 핑거들 사이에 위치된다.
일부 실시예들에서, 3D 메모리 디바이스는 메모리 스택에서 2개의 메모리 블록 사이의 제2 소스 접점 구조를 더 포함한다. 제2 소스 접점 구조는 메모리 스택에서 연속적으로 연장된다.
일부 실시예들에서, 메모리 스택은 기판 위의 복수의 인터리빙된 전도체 층들 및 유전체 층들을 포함한다. 일부 실시예들에서, 채널 구조는 차단 층, 메모리 층, 터널링 층, 반도체 층, 및 채널 구조의 측벽으로부터 채널 구조의 중심을 향해 방사상으로 연장되는 유전체 코어를 포함한다.
본 개시내용의 실시예들에 따르면, 메모리 디바이스는 기판, 기판 위의 스택, 복수의 채널 구조, 및 복수의 소스 접점 구조들을 포함한다. 소스 접점 구조들은 복수의 제1 소스 접점 구조들 및 복수의 제2 소스 접점 구조들을 포함하고, 각각은 메모리 스택을 통해 수직으로 연장된다. 제1 소스 접점 구조들 각각은 (i) 각각이 수직으로 연장되고 서로 분리된 복수의 제1 소스 접점 부분들, 및 (ii) 복수의 제1 소스 접점 부분들 위로 수직으로 연장되고 그와 접촉하는 제2 소스 접점 부분을 포함하고, 제2 소스 접점 부분은 연속적이다. 제2 소스 접점 구조들 각각은 메모리 스택에서 연속적으로 연장된다.
일부 실시예들에서, 제1 소스 접점 구조들은 각각 메모리 스택의 2개의 핑거들 사이에 있고, 제2 소스 접점 구조들은 각각 메모리 스택의 2개의 블록들 사이에 있다.
일부 실시예들에서, 제1 소스 접점 구조들 중 적어도 하나는 한 쌍의 제2 소스 접점 구조들 사이에 위치된다.
일부 실시예들에서, 복수의 제1 소스 접점 부분들은 측방향을 따라 서로 균등하게 이격된다.
일부 실시예들에서, 측방향 평면을 따라, 복수의 제1 소스 접점 부분들 각각의 단면은, 원형 형상, 타원형 형상, 직사각형 형상, 또는 정사각형 형상 중 하나를 포함한다.
일부 실시예들에서, 복수의 제1 소스 접점 부분들 각각은 제2 소스 접점 부분으로부터 기판으로 연장되는 원통형 형상 또는 사다리꼴 형상 중 하나를 갖는다.
일부 실시예들에서, 복수의 제1 소스 접점 부분들 및 복수의 제1 소스 접점 부분들은 금속을 포함하거나; 또는 복수의 제1 소스 접점 부분들이 폴리실리콘을 포함하고, 제2 소스 접점 부분은 폴리실리콘 및 텅스텐 중 하나 이상을 포함한다.
일부 실시예들에서, 복수의 제2 소스 접점 부분들은 폴리실리콘 및 텅스텐 중 하나 이상을 포함한다.
일부 실시예들에서, 채널 구조 및 제1 소스 접점 구조들 각각은 각각의 측벽을 따라 스태거형 부분을 포함한다.
일부 실시예들에서, 메모리 스택은 기판 위의 복수의 인터리빙된 전도체 층들 및 유전체 층들을 포함한다. 일부 실시예들에서, 채널 구조들은 각각 차단 층, 메모리 층, 터널링 층, 반도체 층, 및 각각의 채널 구조의 측벽으로부터 각각의 채널 구조의 중심을 향해 방사상으로 연장되는 유전체 코어를 포함한다.
본 개시내용의 실시예들에 따르면, 메모리 디바이스를 형성하는 방법은 다음의 동작들을 포함한다. 기판 위에 인터리빙된 복수의 제1 희생 층들 및 복수의 제1 유전체 층들을 포함하는 제1 유전체 데크에서 수직으로 연장되는 복수의 홀들이 형성된다. 복수의 희생 구조들이 홀들에 형성된다. 제1 유전체 데크 위에 인터리빙된 복수의 제2 희생 층들 및 복수의 제2 유전체 층들을 갖는 제2 유전체 데크가 형성된다. 제2 유전체 데크에서 연장되는 슬릿 개구가 형성되고, 슬릿 개구는 희생 소스 접점 구조들과 정렬되고 그 위에 있다. 슬릿 개구들이 홀들과 접촉하여 슬릿 구조를 형성하도록 슬릿 개구들을 통해 희생 구조들이 제거된다. 슬릿 구조를 통해 제1 및 제2 유전체 데크들에 복수의 전도체 층들이 형성되어, 메모리 스택을 형성한다. 소스 접점 구조가 슬릿 구조에 형성된다.
일부 실시예들에서, 방법은 슬릿 개구를 형성하기 전에 복수의 채널 구조를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 방법은 희생 소스 접점 구조들의 형성 전에 각각의 홀의 하단에 절연체 층을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 복수의 희생 소스 접점 구조들을 형성하는 단계는 희생 재료를 퇴적하여 홀들을 채우는 단계를 포함한다.
일부 실시예들에서, 방법은 제1 유전체 데크 위에 에칭 정지 층을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 방법은 희생 소스 접점 구조들을 제거하기 전에 슬릿 개구를 통해 에칭 정지 층의 부분들을 제거하여 희생 소스 접점 구조들을 노출시키는 단계를 더 포함한다.
일부 실시예들에서, 방법은 슬릿 구조를 통해 복수의 제1 및 제2 희생 층들을 제거하여 복수의 측방향 리세스들을 형성하는 단계, 및 전도체 재료를 퇴적하여 측방향 리세스들을 채우고 전도체 층들을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 소스 접점 구조를 형성하는 단계는 슬릿 구조에 폴리실리콘 및/또는 폴리실리콘 위의 텅스텐을 퇴적하는 단계를 포함한다.
일부 실시예들에서, 방법은, 복수의 홀들을 형성하는 것과 동일한 공정에서, 제1 유전체 데크에서 수직으로 연장되는 제1 채널 홀을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 방법은 복수의 홀들의 형성 이후에 제1 유전체 데크에서 수직으로 연장되는 제1 채널 홀을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 방법은, 복수의 홀들의 형성 이전에 제1 유전체 데크에서 수직으로 연장되는 제1 채널 홀을 형성하는 단계; 또는 복수의 홀들과 동시에 제1 유전체 데크에서 수직으로 연장되는 제1 채널 홀을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 방법은 제1 채널 홀의 하단에 에피택셜 부분을 형성하는 단계를 더 포함한다. 산화물은 에피택셜 부분의 형성 이전에 각각의 슬릿 개구의 하단에 퇴적된다.
일부 실시예들에서, 방법은 희생 소스 접점 구조들을 형성하는 것과 동일한 공정에서, 희생 재료를 퇴적하여 제1 채널 홀을 채우고 희생 채널 구조를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 에칭 정지 층은 인접한 희생 소스 접점 구조들 사이의 제1 유전체 데크의 적어도 부분들을 덮는다.
일부 실시예들에서, 방법은, 슬릿 개구를 형성하기 이전에, 제2 유전체 데크에서 수직으로 연장되는 제2 채널 홀을 형성하는 단계를 더 포함하고, 제2 채널 홀은 희생 채널 구조와 수직으로 정렬된다. 일부 실시예들에서, 방법은 제2 채널 홀을 통해 에칭 정지 층의 부분들을 제거하여 희생 채널 구조를 노출시키는 단계, 제2 채널 홀이 제1 채널 홀과 접촉하여 채널 홀을 형성하도록 희생 채널 구조를 제거하는 단계를 더 포함한다. 일부 실시예들에서, 방법은 채널 홀에 채널 구조를 형성하는 단계를 더 포함한다.
특정 실시예들의 전술한 설명은, 다른 사람들이, 본 기술분야의 통상의 기술 내의 지식을 적용함으로써, 본 개시내용의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이, 그러한 특정 실시예들을 다양한 응용들에 대해 용이하게 수정 및/또는 적응시킬 수 있는 본 개시내용의 일반적인 속성을 드러낼 것이다. 따라서, 이러한 적응들 및 수정들은, 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예들의 등가물들의 의미 및 범위 내에 있는 것으로 의도된다. 본 명세서에서의 어구 또는 용어는 제한이 아니라 설명의 목적을 위한 것임을 이해해야 하고, 그래서, 통상의 기술자는 본 교시 및 지침을 고려하여 본 명세서의 용어 또는 어구를 해석하여야 한다.
본 개시내용의 실시예들은 지정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들의 도움으로 전술되었다. 이러한 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능들 및 이들의 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 및 요약서 섹션들은 본 개시내용의 전부가 아니라 발명자(들)이 고려하는 바와 같은 하나 이상의 예시적인 실시예들을 설명할 수 있고, 따라서, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로도 제한하기를 의도하지 않는다.
본 개시내용의 폭 및 범위는 전술된 예시적인 실시예들 중의 임의의 것에 의해 제한되어야 하는 것이 아니라, 오직 다음의 청구항들 및 이들의 등가물들에 따라 정의되어야 한다.

Claims (36)

  1. 메모리 디바이스로서,
    기판;
    기판 위의 스택;
    채널 구조; 및
    메모리 스택을 통해 수직으로 각각 연장되는 소스 접점 구조를 포함하고, 상기 소스 접점 구조는,
    (i) 각각이 수직으로 연장되고 서로 측방향으로 분리되는 복수의 제1 소스 접점 부분들, 및
    (ii) 상기 복수의 제1 소스 접점 부분들 위로 수직으로 연장되고 그와 접촉하는 제2 소스 접점 부분을 포함하며, 상기 제2 소스 접점 부분은 측방향으로 연속적인, 메모리 디바이스.
  2. 제1항에 있어서, 상기 복수의 제1 소스 접점 부분들은 측방향을 따라 서로 균등하게 이격되는, 메모리 디바이스.
  3. 제2항에 있어서, 측방향 평면을 따라, 상기 복수의 제1 소스 접점 부분들 각각의 단면은 원형 형상, 타원형 형상, 직사각형 형상, 또는 스트라이프 형상, 또는 정사각형 형상 중 하나를 포함하는, 메모리 디바이스.
  4. 제3항에 있어서, 상기 복수의 제1 소스 접점 부분들 각각은 상기 제2 소스 접점 부분으로부터 상기 기판으로 연장되는 원통형 형상 또는 사다리꼴 형상 중 하나를 갖는, 메모리 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 복수의 제1 소스 접점 부분들은 동일한 재료들을 포함하는, 메모리 디바이스.
  6. 제5항에 있어서, 상기 복수의 제1 소스 접점 부분들 및 상기 제2 소스 접점 부분들은 금속을 포함하는, 메모리 디바이스.
  7. 제5항에 있어서, 상기 복수의 제1 소스 접점 부분들은 폴리실리콘을 포함하고, 상기 제2 소스 접점 부분은 폴리실리콘 및 금속 중 하나 이상을 포함하는, 메모리 디바이스.
  8. 제1항에 있어서, 상기 채널 구조 및 소스 접점 구조 각각은 각각의 측벽을 따라 스태거형 부분을 포함하는, 메모리 디바이스.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 소스 접점 구조는 메모리 스택에서 메모리 블록의 2개의 메모리 핑거들 사이에 위치되는, 메모리 디바이스.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 메모리 스택에서 2개의 메모리 블록들 사이의 제2 소스 접점 구조를 더 포함하고, 상기 제2 소스 접점 구조는 메모리 스택에서 연속적으로 연장되는, 메모리 디바이스.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    메모리 스택은 상기 기판 위의 복수의 인터리빙된 전도체 층들 및 유전체 층들을 포함하고;
    상기 채널 구조는 차단 층, 메모리 층, 터널링 층, 반도체 층, 및 채널 구조의 측벽으로부터 채널 구조의 중심을 향해 방사상으로 연장되는 유전체 코어를 포함하는, 메모리 디바이스.
  12. 메모리 디바이스로서,
    기판;
    기판 위의 스택;
    각각이 상기 메모리 스택을 통해 수직으로 연장되는, 복수의 제1 소스 접점 구조들 및 복수의 제2 소스 접점 구조들을 포함하는 복수의 채널 구조들 및 복수의 소스 접점 구조를 포함하고,
    상기 제1 소스 접점 구조들 각각은 (i) 각각이 수직으로 연장되고 서로 분리된 복수의 제1 소스 접점 부분들, 및 (ii) 상기 복수의 제1 소스 접점 부분들 위로 수직으로 연장되고 그와 접촉하는 제2 소스 접점 부분을 포함하며, 제2 소스 접점 부분은 연속적이고,
    상기 제2 소스 접점 구조들 각각은 상기 메모리 스택에서 연속적으로 연장되는, 메모리 디바이스.
  13. 제12항에 있어서, 상기 제1 소스 접점 구조들은 각각 상기 메모리 스택의 2개의 핑거들 사이에 있고, 제2 소스 접점 구조들은 각각 상기 메모리 스택의 2개의 블록들 사이에 있는, 메모리 디바이스.
  14. 제12항에 있어서, 상기 제1 소스 접점 구조들 중 적어도 하나는 한 쌍의 제2 소스 접점 구조들 사이에 위치되는, 메모리 디바이스.
  15. 제12항에 있어서, 상기 복수의 제1 소스 접점 부분들은 측방향을 따라 서로 균등하게 이격되는, 메모리 디바이스.
  16. 제12항에 있어서, 측방향 평면을 따라, 상기 복수의 제1 소스 접점 부분들 각각의 단면은 원형 형상, 타원형 형상, 직사각형 형상, 또는 스트라이프 형상, 또는 정사각형 형상 중 하나를 포함하는, 메모리 디바이스.
  17. 제12항에 있어서, 상기 복수의 제1 소스 접점 부분들 각각은 상기 제2 소스 접점 부분으로부터 상기 기판으로 연장되는 원통형 형상 또는 사다리꼴 형상 중 하나를 갖는, 메모리 디바이스.
  18. 제17항에 있어서, 상기 복수의 제1 소스 접점 부분들 및 상기 복수의 제1 소스 접점 부분들은 금속을 포함하고; 또는 상기 복수의 제1 소스 접점 부분들은 폴리실리콘을 포함하고, 상기 제2 소스 접점 부분은 폴리실리콘 및 텅스텐 중 하나 이상을 포함하는, 메모리 디바이스.
  19. 제12항에 있어서, 상기 복수의 제2 소스 접점 부분들은 폴리실리콘 및 텅스텐 중 하나 이상을 포함하는, 메모리 디바이스.
  20. 제12항에 있어서, 상기 채널 구조 및 상기 제1 소스 접점 구조들 각각은 각각의 측벽을 따라 스태거형 부분을 포함하는, 메모리 디바이스.
  21. 제12항 내지 제20항 중 어느 한 항에 있어서,
    상기 메모리 스택은 상기 기판 위의 복수의 인터리빙된 전도체 층들 및 유전체 층들을 포함하고;
    상기 채널 구조들은 각각 차단 층, 메모리 층, 터널링 층, 반도체 층, 및 각각의 채널 구조의 측벽으로부터 각각의 채널 구조의 중심을 향해 방사상으로 연장되는 유전체 코어를 포함하는, 메모리 디바이스.
  22. 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 인터리빙된 복수의 제1 희생 층들 및 복수의 제1 유전체 층들을 포함하는 제1 유전체 데크에서 수직으로 연장되는 복수의 홀들을 형성하는 단계;
    상기 홀들에 복수의 희생 구조들을 형성하는 단계;
    상기 제1 유전체 데크 위에 인터리빙된 복수의 제2 희생 층들 및 복수의 제2 유전체 층들을 포함하는 제2 유전체 데크를 형성하는 단계;
    상기 제2 유전체 데크에서 연장되는 슬릿 개구를 형성하는 단계 - 상기 슬릿 개구는 상기 희생 소스 접점 구조들과 정렬되고 그 위에 있음 -;
    상기 슬릿 개구가 상기 홀들과 접촉하여 슬릿 구조를 형성하도록 상기 슬릿 개구들을 통해 상기 희생 구조들을 제거하는 단계;
    상기 슬릿 구조를 통해 상기 제1 및 제2 유전체 데크들에 복수의 전도체 층을 형성하여 메모리 스택을 형성하는 단계; 및
    상기 슬릿 구조에 소스 접점 구조를 형성하는 단계를 포함하는, 방법.
  23. 제22항에 있어서, 상기 슬릿 개구를 형성하기 전에 복수의 채널 구조를 형성하는 단계를 더 포함하는, 방법.
  24. 제22항에 있어서, 상기 희생 소스 접점 구조들의 형성 전에 각각의 홀의 하단에 절연체 층을 형성하는 단계를 더 포함하는, 방법.
  25. 제22항에 있어서, 상기 복수의 희생 소스 접점 구조들을 형성하는 단계는 희생 재료를 퇴적하여 홀들을 채우는 단계를 포함하는, 방법.
  26. 제22항 내지 제25항 중 어느 한 항에 있어서, 상기 제1 유전체 데크 위에 에칭 정지 층을 형성하는 단계를 더 포함하는, 방법.
  27. 제26항에 있어서, 상기 희생 소스 접점 구조들을 제거하기 전에 상기 슬릿 개구를 통해 상기 에칭 정지 층의 부분들을 제거하여 상기 희생 소스 접점 구조들을 노출시키는 단계를 더 포함하는, 방법.
  28. 제22항에 있어서,
    상기 슬릿 구조를 통해 상기 복수의 제1 및 제2 희생 층들을 제거하여 복수의 측방향 리세스들을 형성하는 단계; 및
    전도체 재료를 퇴적하여 상기 측방향 리세스들을 채우고 전도체 층들을 형성하는 단계를 더 포함하는, 방법.
  29. 제22항 내지 제28항 중 어느 한 항에 있어서, 상기 소스 접점 구조를 형성하는 단계는 슬릿 구조에 폴리실리콘 및/또는 상기 폴리실리콘 위의 텅스텐을 퇴적하는 단계를 포함하는, 방법.
  30. 제22항 내지 제29항 중 어느 한 항에 있어서, 상기 복수의 홀들을 형성하는 것과 동일한 공정에서, 상기 제1 유전체 데크에서 수직으로 연장되는 제1 채널 홀을 형성하는 단계를 더 포함하는, 방법.
  31. 제22항 내지 제29항 중 어느 한 항에 있어서, 상기 복수의 홀들의 형성 이후에 상기 제1 유전체 데크에서 수직으로 연장되는 제1 채널 홀을 형성하는 단계를 더 포함하는, 방법.
  32. 제22항에 있어서, 상기 복수의 홀들의 형성 이전에 상기 제1 유전체 데크에서 수직으로 연장되는 제1 채널 홀을 형성하는 단계; 또는 상기 복수의 홀들과 동시에 상기 제1 유전체 데크에서 수직으로 연장되는 제1 채널 홀을 형성하는 단계를 더 포함하는, 방법.
  33. 제29항 내지 제32항 중 어느 한 항에 있어서, 상기 제1 채널 홀의 하단에 에피택셜 부분을 형성하는 단계를 더 포함하고, 상기 산화물은 상기 에피택셜 부분의 형성 이전에 각각의 슬릿 개구의 하단에 퇴적되는, 방법.
  34. 제33항에 있어서, 상기 희생 소스 접점 구조들을 형성하는 것과 동일한 공정에서, 상기 희생 재료를 퇴적하여 제1 채널 홀을 채우고 희생 채널 구조를 형성하는 단계를 더 포함하는, 방법.
  35. 제33항에 있어서, 상기 에칭 정지 층은 인접한 희생 소스 접점 구조들 사이의 제1 유전체 데크의 적어도 부분들을 덮는, 방법.
  36. 제35항에 있어서, 상기 슬릿 개구를 형성하기 전에,
    상기 제2 유전체 데크에서 수직으로 연장되는 제2 채널 홀을 형성하는 단계 - 상기 제2 채널 홀은 상기 희생 채널 구조와 수직으로 정렬됨 -;
    상기 제2 채널 홀을 통해 상기 에칭 정지 층의 부분들을 제거하여 상기 희생 채널 구조를 노출시키는 단계;
    상기 제2 채널 홀이 상기 제1 채널 홀과 접촉하여 채널 홀을 형성하도록 상기 희생 채널 구조를 제거하는 단계; 및
    상기 채널 홀에 채널 구조를 형성하는 단계를 더 포함하는, 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11935956B2 (en) * 2020-06-26 2024-03-19 Intel Corporation TMD inverted nanowire integration
US11723196B2 (en) * 2020-10-05 2023-08-08 Micron Technology, Inc. Microelectronic devices with support pillars spaced along a slit region between pillar array blocks, and related systems

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR20120121177A (ko) 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR101881447B1 (ko) * 2012-03-22 2018-07-25 삼성전자주식회사 커패시터리스 메모리 소자
KR20140022205A (ko) 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR101934893B1 (ko) * 2013-03-27 2019-01-03 삼성전자 주식회사 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법
US9263461B2 (en) * 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
KR20150116175A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 소스라인 저항 감소를 위한 비휘발성 메모리 장치
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
US9425205B2 (en) 2014-09-12 2016-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20160080365A (ko) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9679906B2 (en) 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US9780112B2 (en) * 2015-10-26 2017-10-03 Sandisk Technologies Llc Methods and apparatus for three-dimensional NAND non-volatile memory devices with side source line and mechanical support
US9806093B2 (en) * 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN106935592A (zh) * 2015-12-31 2017-07-07 中芯国际集成电路制造(上海)有限公司 3d nand闪存的形成方法
JP6581012B2 (ja) 2016-02-17 2019-09-25 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10121796B2 (en) * 2016-03-23 2018-11-06 Toshiba Memory Corporation Semiconductor memory device
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
KR102369654B1 (ko) 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
CN107731833B (zh) * 2017-08-31 2018-12-14 长江存储科技有限责任公司 一种阵列共源极填充结构及其制备方法
US10727248B2 (en) * 2018-02-15 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
KR102608833B1 (ko) * 2018-06-07 2023-12-04 에스케이하이닉스 주식회사 반도체 장치의 제조방법
WO2020029115A1 (en) * 2018-08-08 2020-02-13 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof
JP7304413B2 (ja) * 2018-10-18 2023-07-06 長江存儲科技有限責任公司 ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法
WO2020147119A1 (en) * 2019-01-18 2020-07-23 Yangtze Memory Technologies Co., Ltd. Source contact structure of three-dimensional memory devices and fabrication methods thereof
CN110176461B (zh) 2019-06-17 2020-04-10 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110197830B (zh) * 2019-06-28 2021-06-08 长江存储科技有限责任公司 3d nand存储器及其形成方法

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