CN111145825B - 存储结构电荷保持性能的检测方法及检测装置 - Google Patents

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Abstract

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器电荷保持性能的检测方法及检测装置。所述存储结构电荷保持性能的检测方法包括如下步骤：形成一存储结构，所述存储结构包括衬底、位于所述衬底表面的堆叠层以及覆盖于所述堆叠层表面的绝缘层，所述堆叠层包括沿垂直于所述衬底的方向依次叠置的隧穿层、电荷捕获层和阻挡层；施加一检测电压至所述存储结构；获取所述存储结构放电过程中的放电电容随时间变化的第一性能曲线。本发明提高了对存储结构电荷保持性能的检测效率，降低了半导体器件的研发及制造成本。

Description

存储结构电荷保持性能的检测方法及检测装置
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器电荷保持性能的检测方法及检测装置。
背景技术
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。
对3D NAND存储器等存储结构电荷保持性能的检测，是半导体工艺制程改进和确定半导体产品良率的重要步骤。但是，当前对存储结构电荷保持性能的检测是在半导体产品制程工艺结束之后，即形成完整的半导体器件结构之后，这种方式耗时较长，不利于存储结构工艺改进效率的提高，而且还会增大半导体制程的成本。
因此，如何提高对存储结构电荷保持性能检测的效率，降低半导体制造成本，是目前亟待解决的技术问题。
发明内容
本发明提供一种存储结构电荷保持性能的检测方法及检测装置，用于解决现有方法对存储结构电荷保持性能的检测效率低的问题，并降低半导体制造成本。
为了解决上述问题，本发明提供了一种存储结构电荷保持性能的检测方法，包括如下步骤：
形成一存储结构，所述存储结构包括衬底、位于所述衬底表面的堆叠层以及覆盖于所述堆叠层表面的绝缘层，所述堆叠层包括沿垂直于所述衬底的方向依次叠置的隧穿层、电荷捕获层和阻挡层；
施加一检测电压至所述存储结构；
获取所述存储结构放电过程中的放电电容随时间变化的第一性能曲线。
可选的，形成一存储结构的具体步骤包括：
提供一衬底；
依次沉积所述隧穿层、所述电荷捕获层和所述阻挡层于所述衬底表面，形成所述堆叠层；
形成覆盖所述阻挡层表面的所述绝缘层。
可选的，所述衬底表面还包括自然氧化层，所述堆叠层位于所述自然氧化层表面。
可选的，施加一检测电压至所述存储结构之前，还包括如下步骤：
获取所述存储结构充电过程中充电电容随电压变化的第二性能曲线；
分析所述第二性能曲线，以所述充电电容开始保持稳定时所对应的电压作为所述检测电压。
可选的，施加一检测电压至所述存储结构的具体步骤包括：
采用汞探针施加一检测电压至所述存储结构。
可选的，获取所述存储结构放电过程中的放电电容随时间变化的特性曲线之前，还包括如下步骤：
判断所述检测电压施加的时间是否达到预设时间，若是，则停止施加所述检测电压。
可选的，所述预设时间为5s～15s。
可选的，所述衬底为多晶硅衬底。
为了解决上述问题，本发明还提供了一种存储结构电荷保持性能的检测装置，包括：
处理模块，用于向一存储结构施加检测电压，所述存储结构包括衬底、位于所述衬底表面的堆叠层以及覆盖于所述堆叠层表面的绝缘层，所述堆叠层包括沿垂直于所述衬底的方向依次叠置的隧穿层、电荷捕获层和阻挡层；
获取模块，用于获取所述存储结构放电过程中的放电电容随时间变化的第一性能曲线。
可选的，所述获取模块还用于获取所述存储结构充电过程中充电电容随电压变化的第二性能曲线；所述存储结构电荷保持性能的检测装置还包括：
分析模块，用于分析所述第二性能曲线，获取所述充电电容开始保持稳定时所对应的电压，并获取的电压作为所述检测电压。
可选的，所述处理模块包括汞探针，所述汞探针用于施加所述检测电压至所述存储结构。
可选的，所述处理模块还用于判断所述检测电压施加的时间是否达到预设时间，若是，则停止施加所述检测电压。
可选的，所述预设时间为5s～15s。
可选的，所述衬底为多晶硅衬底。
本发明提供的存储结构电荷保持性能的检测方法及检测装置，通过形成存储结构，且所述存储结构中包括堆叠层中的阻挡层、电荷捕获层和隧穿层，利用存储结构在放电过程中电容随时间变化的第一性能曲线，可以获知电荷捕获层的电荷保持性能，即在堆叠层中若干膜层的研发阶段即可获知存储结构的电荷保持性能，无需形成完整的半导体器件结构，从而提高了对存储结构电荷保持性能的检测效率，降低了半导体器件的研发及制造成本。
附图说明
附图1是本发明具体实施方式中存储结构电荷保持性能的检测方法流程图；
附图2是本发明具体实施方式中存储结构的示意图；
附图3是本发明具体实施方式中存储结构电荷保持性能的检测方法原理示意图；
附图4是本发明具体实施方式中一第二性能曲线示意图；
附图5是本发明具体实施方式中一第一性能曲线示意图；
附图6是本发明具体实施方式中存储结构电荷保持性能的检测装置的结构框图。
具体实施方式
下面结合附图对本发明提供的存储结构电荷保持性能的检测方法及检测装置的具体实施方式做详细说明。
在3D NAND存储器等三维存储器中，沟道孔内的存储串包括沿所述沟道孔的径向方向依次叠置的阻挡层、电荷捕获层、隧穿层和沟道层。然而，存储串中所述电荷捕获层的电荷保持性能是评价三维存储器性能的重要指标。但是，当前对所述电荷捕获层的电荷保持性能的检测是在三维存储器制程工艺结束之后，即在所述沟道孔内形成完整的所述存储串的结构之后，这种方式耗时较长，不利于存储结构工艺改进效率的提高，而且还会导致半导体制程的成本增加。
为了解决上述问题，提高对存储结构电荷保持性能的检测效率，本具体实施方式提供了一种存储结构电荷保持性能的检测方法，附图1是本发明具体实施方式中存储结构电荷保持性能的检测方法流程图，附图2是本发明具体实施方式中存储结构的示意图。如图1、图2所示，本具体实施方式提供的存储结构电荷保持性能的检测方法，包括如下步骤：
步骤S11，形成一存储结构，所述存储结构包括衬底20、位于所述衬底20表面的堆叠层21以及覆盖于所述堆叠层21表面的绝缘层22，所述堆叠层21包括沿垂直于所述衬底20的方向依次叠置的隧穿层211、电荷捕获层212和阻挡层213。
可选的，形成一存储结构的具体步骤包括：
提供一衬底20；
依次沉积所述隧穿层211、所述电荷捕获层212和所述阻挡层213于所述衬底20表面，形成所述堆叠层21；
形成覆盖所述阻挡层213表面的所述绝缘层22。
具体来说，可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺依次沉积所述隧穿层211、所述电荷捕获层212和所述阻挡层213于所述衬底20表面。所述隧穿层211的材料可以为氧化物材料，所述电荷捕获层212的材料可以为氮化物材料，所述阻挡层213的材料可以为氧化物材料。所述绝缘层22的材料也可以为氧化物材料，例如氧化铝。在本具体实施方式中，为了与所述3D NAND存储器中沟道孔内的存储串结构更接近，从而提高检测结果的可靠性，可选的，所述衬底20为多晶硅衬底。
在本具体实施方式中，所述隧穿层211、所述电荷捕获层212和所述阻挡层213的厚度优选为与预形成的3D NAND存储器中沟道孔内存储串中对应层的结构相同。
步骤S12，施加一检测电压至所述存储结构。
可选的，所述衬底表面还包括自然氧化层，所述堆叠层位于所述自然氧化层表面。
所述检测电压可以是工程师预先设置的一固定电压，也可以是针对每一所述存储结构中各个膜层的材料、厚度等性能获取的电压，从而进一步提高检测结果的可靠性。在本具体实施方式中，施加一检测电压至所述存储结构之前，还包括如下步骤：
获取所述存储结构充电过程中充电电容随电压变化的第二性能曲线；
分析所述第二性能曲线，以所述充电电容开始保持稳定时所对应的电压作为所述检测电压。
附图4是本发明具体实施方式中一第二性能曲线示意图。以下以所述存储结构包括衬底20以及依次叠置于所述衬底20表面的自然氧化层23、隧穿层211、电荷捕获层212、阻挡层213和所述绝缘层22为例进行说明。在通过汞探针等结构向所述存储结构施加电压的过程中，随着电压的增大，所述存储结构电容的增加经历了三个阶段，即第一阶段A、第二阶段B和第三阶段C。具体来说，随着施加电压的不断增大，电子首先自所述衬底20迁移至所述自然氧化层23，引起所述存储结构充电电容的第一次增大，即第一阶段A；之后，随着施加电压的进一步增大，电子自所述自然氧化层23迁移至所述隧穿层211，引起所述存储结构充电电容的第二次增大，即第二阶段B；接着，随着施加电压的继续增大，电子自所述隧穿层211迁移至所述电荷捕获层212，引起所述存储结构充电电容的第三次增大，即第三阶段C。之后，电子保持在所述电荷捕获层212，所述存储结构的充电电容保持恒定。例如，如图4所示，当施加的电压在15V以上时，所述存储结构的充电电容开始保持稳定状态，则选择15V的电压作为所述检测电压。
步骤S13，获取所述存储结构放电过程中的放电电容随时间变化的第一性能曲线。
可选的，施加一检测电压至所述存储结构的具体步骤包括：
采用汞探针施加一检测电压至所述存储结构。
可选的，获取所述存储结构放电过程中的放电电容随时间变化的特性曲线之前，还包括如下步骤：
判断所述检测电压施加的时间是否达到预设时间，若是，则停止施加所述检测电压。
可选的，所述预设时间为5s～15s。
附图3是本发明具体实施方式中存储结构电荷保持性能的检测方法原理示意图。如图3所示，把所述存储结构等效为一电容器，当电子保持在所述电荷捕获层212时，所述电容器中相对的两极板之间的第一距离d1较小，则所述电容器具有的第一电容值C1相对较大；在施加外部电压的作用下，由于所述电荷捕获从212的电荷保持能力有限，部分电子自所述电荷捕获层212迁移至所述衬底20，使得所述电容器中相对的两极板之间的第二距离d2大于所述第一距离d1，相应的，此时所述电容器具有的第二电容值C2小于所述第一电容值C1。基于此，可以根据电容器放电过程中，电容随时间的变化情况，间接反映所述电荷捕获层212的电荷保持性能。
附图5是本发明具体实施方式中一第一性能曲线示意图。举例来说，采用汞探针将根据图4获得的所述检测电压(即15V)施加于所述存储结构，持续一预设时间(例如10s)后，停止向所述存储结构施加电压，所述存储结构开始放电，其在放电过程中与其等效的电容器的电容值随时间的变化情况参见图5。图5中示出了两种样品电荷保持性能的对比，即第一样品和第二样品，图5中的第一曲线51为第一样品放电过程中放电电容随时间的变化曲线，第二曲线52为第二样品放电过程中放电电容随时间的变化曲线。由图5可以看出，所述第一样品电荷保持的时间短于所述第二样品，且所述第一样品放电结束后的电容值小于所述的第二样品，从而可以确定，所述第一样品的电荷保持性能比所述第二样品的电荷保持性能差。
不仅如此，本具体实施方式还提供了一种存储结构电荷保持性能的检测装置，附图6是本发明具体实施方式中存储结构电荷保持性能的检测装置的结构框图。本具体实施方式提供的存储结构电荷保持性能的检测装置可以采用如图1-图5所示的方法对存储结构的电荷保持性能进行检测。如图1-图6所示，本具体实施方式提供的存储结构电荷保持性能的检测装置，包括：
处理模块61，用于向一存储结构施加检测电压，所述存储结构包括衬底20、位于所述衬底20表面的堆叠层21以及覆盖于所述堆叠层21表面的绝缘层22，所述堆叠层21包括沿垂直于所述衬底20的方向依次叠置的隧穿层211、电荷捕获层212和阻挡层213；
获取模块62，用于获取所述存储结构放电过程中的放电电容随时间变化的第一性能曲线。
可选的，所述获取模块62还用于获取所述存储结构充电过程中充电电容随电压变化的第二性能曲线；所述存储结构电荷保持性能的检测装置还包括：
分析模块63，用于分析所述第二性能曲线，获取所述充电电容开始保持稳定时所对应的电压，并获取的电压作为所述检测电压。
可选的，所述处理模块61包括汞探针，所述汞探针用于施加所述检测电压至所述存储结构。
可选的，所述处理模块61还用于判断所述检测电压施加的时间是否达到预设时间，若是，则停止施加所述检测电压。
可选的，所述预设时间为5s～15s。
可选的，所述衬底20为多晶硅衬底。
本具体实施方式提供的存储结构电荷保持性能的检测方法及检测装置，通过形成存储结构，且所述存储结构中包括堆叠层中的阻挡层、电荷捕获层和隧穿层，利用存储结构在放电过程中电容随时间变化的第一性能曲线，可以获知电荷捕获层的电荷保持性能，即在堆叠层中若干膜层的研发阶段即可获知存储结构的电荷保持性能，无需形成完整的半导体器件结构，从而提高了对存储结构电荷保持性能的检测效率，降低了半导体器件的研发及制造成本。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种存储结构电荷保持性能的检测方法，其特征在于，包括如下步骤：
形成一存储结构，所述存储结构包括衬底、位于所述衬底表面的堆叠层以及覆盖于所述堆叠层表面的绝缘层，所述堆叠层包括沿垂直于所述衬底的方向依次叠置的隧穿层、电荷捕获层和阻挡层；
施加一检测电压至所述存储结构；
判断所述检测电压施加的时间是否达到预设时间，若是，则停止施加所述检测电压；
停止向所述存储结构施加所述检测电压后，获取所述存储结构放电过程中的放电电容随时间变化的第一性能曲线。
2.根据权利要求1所述的存储结构电荷保持性能的检测方法，其特征在于，形成一存储结构的具体步骤包括：
提供一衬底；
依次沉积所述隧穿层、所述电荷捕获层和所述阻挡层于所述衬底表面，形成所述堆叠层；
形成覆盖所述阻挡层表面的所述绝缘层。
3.根据权利要求1所述的存储结构电荷保持性能的检测方法，其特征在于，所述衬底表面还包括自然氧化层，所述堆叠层位于所述自然氧化层表面。
4.根据权利要求1所述的存储结构电荷保持性能的检测方法，其特征在于，施加一检测电压至所述存储结构之前，还包括如下步骤：
获取所述存储结构充电过程中充电电容随电压变化的第二性能曲线；
分析所述第二性能曲线，以所述充电电容开始保持稳定时所对应的电压作为所述检测电压。
5.根据权利要求1所述的存储结构电荷保持性能的检测方法，其特征在于，施加一检测电压至所述存储结构的具体步骤包括：
采用汞探针施加一检测电压至所述存储结构。
6.根据权利要求1所述的存储结构电荷保持性能的检测方法，其特征在于，所述预设时间为5s～15s。
7.根据权利要求1所述的存储结构电荷保持性能的检测方法，其特征在于，所述衬底为多晶硅衬底。
8.一种存储结构电荷保持性能的检测装置，其特征在于，包括：
处理模块，用于向一存储结构施加检测电压，所述存储结构包括衬底、位于所述衬底表面的堆叠层以及覆盖于所述堆叠层表面的绝缘层，所述堆叠层包括沿垂直于所述衬底的方向依次叠置的隧穿层、电荷捕获层和阻挡层；所述处理模块还用于判断所述检测电压施加的时间是否达到预设时间，若是，则停止施加所述检测电压；
获取模块，用于在停止向所述存储结构施加所述检测电压后，获取所述存储结构放电过程中的放电电容随时间变化的第一性能曲线。
9.根据权利要求8所述的存储结构电荷保持性能的检测装置，其特征在于，所述获取模块还用于获取所述存储结构充电过程中充电电容随电压变化的第二性能曲线；所述存储结构电荷保持性能的检测装置还包括：
分析模块，用于分析所述第二性能曲线，获取所述充电电容开始保持稳定时所对应的电压，并获取的电压作为所述检测电压。
10.根据权利要求8所述的存储结构电荷保持性能的检测装置，其特征在于，所述处理模块包括汞探针，所述汞探针用于施加所述检测电压至所述存储结构。
11.根据权利要求8所述的存储结构电荷保持性能的检测装置，其特征在于，所述预设时间为5s～15s。
12.根据权利要求8所述的存储结构电荷保持性能的检测装置，其特征在于，所述衬底为多晶硅衬底。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924886A (zh) * 2009-02-05 2010-12-22 索尼公司 固态成像装置、制造以及驱动该装置的方法以及电子设备
CN109346480A (zh) * 2018-10-17 2019-02-15 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法
CN110112136A (zh) * 2019-05-20 2019-08-09 长江存储科技有限责任公司 半导体结构及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6341056B1 (en) * 2000-05-17 2002-01-22 Lsi Logic Corporation Capacitor with multiple-component dielectric and method of fabricating same
US20070212800A1 (en) * 2006-03-08 2007-09-13 Macronix International Co., Ltd. Methods for detecting charge effects during semiconductor processing
US8576648B2 (en) * 2011-11-09 2013-11-05 Silicon Storage Technology, Inc. Method of testing data retention of a non-volatile memory cell having a floating gate
CN110097917B (zh) * 2018-01-30 2021-03-30 长鑫存储技术有限公司 存储单元的电容测试装置、方法及半导体存储器
KR102057966B1 (ko) * 2018-04-17 2019-12-20 송종환 비접촉식 능동형 직류 전압 검전기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924886A (zh) * 2009-02-05 2010-12-22 索尼公司 固态成像装置、制造以及驱动该装置的方法以及电子设备
CN109346480A (zh) * 2018-10-17 2019-02-15 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法
CN110112136A (zh) * 2019-05-20 2019-08-09 长江存储科技有限责任公司 半导体结构及其形成方法

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