JP2023026869A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置及び半導体記憶装置の製造方法 Download PDF

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Abstract

Figure 2023026869000001
【課題】半導体記憶装置における電気特性の劣化を抑制する。
【解決手段】実施形態の半導体記憶装置は、第１絶縁体層、第１導電体層、第１ピラー、第２ピラー、及び第２絶縁体層を備える。第１導電体層は、第１絶縁体層の上方に設けられ、タングステンを含み、且つ第１サブ導電体層及び第２サブ導電体層を有する。第１ピラー及び第２ピラーは、第１絶縁体層及び第１導電体層を貫通する。第２絶縁体層は、第１絶縁体層及び第１導電体層を分断する。第１サブ導電体層は、第２サブ導電体層に接し、且つ第２サブ導電体層と第１絶縁体層との間に設けられる。第１サブ導電体層におけるフッ素の濃度は、第２サブ導電体層におけるフッ素の濃度よりも低い。第１サブ導電体層は、第２絶縁体層と第１ピラーとの間の第１部分、及び第１ピラーと第２ピラーとの間の第２部分を含む。第１部分における第１サブ導電体層の厚さは、第２部分における第１サブ導電体層の厚さよりも薄い。
【選択図】図６

Description

実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２００９／０１６３０２５号明細書 米国特許出願公開第２０１５／０２６２９３９号明細書
半導体記憶装置における電気特性の劣化を抑制する。
実施形態の半導体記憶装置は、第１絶縁体層、第１導電体層、第１ピラー、第２ピラー、及び第２絶縁体層を備える。第１導電体層は、第１絶縁体層の上方に設けられ、タングステンを含み、且つ第１サブ導電体層及び第２サブ導電体層を有する。第１ピラー及び第２ピラーは、第１絶縁体層及び第１導電体層を貫通し、第１方向に延伸する。第２絶縁体層は、第１方向及び第１方向と交差する第２方向に延伸し、第１絶縁体層及び第１導電体層を分断する。第１ピラーは、第１方向及び第２方向と交差する第３方向において、第２絶縁体層と前記第２ピラーとの間に位置する。第１サブ導電体層は、第２サブ導電体層に接し、且つ第２サブ導電体層と第１絶縁体層との間に設けられる。第１サブ導電体層におけるフッ素の濃度は、第２サブ導電体層におけるフッ素の濃度よりも低い。第１サブ導電体層は、第２絶縁体層と第１ピラーとの間の第１部分、及び第１ピラーと第２ピラーとの間の第２部分を含む。第１部分における第１サブ導電体層の厚さは、第２部分における第１サブ導電体層の厚さよりも薄い。
図１は、第１実施形態に係る半導体記憶装置の構成例であるブロック図を示す。 図２は、第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例である回路図を示す。 図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例である平面図を示す。 図４は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の断面構造の一例である、図３のＩＶ－ＩＶ線に沿った断面図を示す。 図５は、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例である、図４のＶ－Ｖ線に沿った断面図を示す。 図６は、図４の導電体層２３を含む一部を拡大した図を示す。 図７は、第１実施形態に係る半導体記憶装置１の製造方法の一例であるフローチャートを示す。 図８は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図９は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１０は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１１は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１２は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１３は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１４は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１５は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１６は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１７は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１８は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す。 図１９は、第２実施形態に係る半導体記憶装置１ｂが備えるメモリセルアレイ１０の断面構造の一例を示す。 図２０は、図１９の導電体層２３２を含む一部を拡大した図を示す。 図２１は、第２実施形態に係る半導体記憶装置１ｂの製造方法の一例であるフローチャートを示す。 図２２は、第２実施形態に係る半導体記憶装置１ｂの製造途中の断面構造の一例を示す。 図２３は、第２実施形態に係る半導体記憶装置１ｂの製造途中の断面構造の一例を示す。
以下に実施形態が図面を参照して記述される。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の記述において、略同一の機能及び構成を有する構成要素については、同一の符号が付される。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
［１－１］構成（構造）
以下に、実施形態に係る半導体記憶装置１について説明する。
［１－１－１］半導体記憶装置１の構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のメモリコントローラ１００によって制御される。
図１に示されるように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタＭＴ（図示せず）の集合を含み、例えばデータの消去単位として使用される。メモリセルアレイ１０には、図示せぬ複数のソース線ＳＬ、ワード線ＷＬ、及びビット線ＢＬ等が接続される。各メモリセルトランジスタは、例えば１本のビット線ＢＬと１本のワード線ＷＬとに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ１００から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ１００から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線ＷＬ、及びビット線ＢＬの選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成し、ロウデコーダモジュール１５に供給する。ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線ＷＬに対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、メモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線ＷＬに接続される信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ１００から受信した書き込みデータＤＡＴに応じて定まる電圧を各ビット線ＢＬに印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線ＢＬの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１００に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ１００は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１－１－２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫを抽出して示している。その他のブロックＢＬＫも、全て図２に示される要素及び接続から構成される。メモリセルアレイ１０内のブロックＢＬＫ数、１ブロックＢＬＫ内のストリングユニットＳＵ数は、任意の数に設定出来る。以下の記述は、１ブロックＢＬＫが５つのストリングユニットＳＵ０～ＳＵ４を含む例に基づく。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳの集合である。各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタ、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。以下の記述は、各ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ０～ＭＴ７を含む例に基づく。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、メモリセルトランジスタＭＴ０～ＭＴ７の組の一端に接続される。メモリセルトランジスタＭＴ０～ＭＴ７の組の他端は、選択トランジスタＳＴ２のドレインに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ４内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
［１－１－３］メモリセルアレイ１０の平面構造
以下に、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下の説明では、Ｘ軸、Ｙ軸、Ｚ軸からなる直交座標系が使用される。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図３では、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を抽出して示している。図３に示されるように、メモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、複数の部材ＳＬＴ及びＳＨＥ、並びに複数のビット線ＢＬを含む。
複数の部材ＳＬＴは、各々がＸ軸に沿って延び、Ｙ軸に沿って並ぶ。各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。コンタクトＬＩは、ＸＺ平面内に広がる導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。言い換えると、コンタクトＬＩは、平面視においてスペーサＳＰに囲まれる。各部材ＳＬＴは、当該部材ＳＬＴを介して隣り合う積層配線（後述される）を分断する。
複数の部材ＳＨＥは、各々がＸ軸に沿って延び、Ｙ軸に沿って並ぶ。本例では、４つの部材ＳＨＥが、隣り合う部材ＳＬＴの間のそれぞれに配置されている。各部材ＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各部材ＳＨＥは、当該部材ＳＨＥを介して隣り合う選択ゲート線ＳＧＤ（後述される）を分断する。
以上で説明されたメモリセルアレイ１０の平面レイアウトでは、部材ＳＬＴによって区切られた領域が、１つのブロックＢＬＫとして機能している。また、部材ＳＬＴとＳＨＥとによって区切られた領域、及びＳＨＥとＳＨＥとによって区切られた領域が、それぞれ１つのストリングユニットＳＵとして機能している。具体的には、例えばＹ方向に隣り合うストリングユニットＳＵ０及びＳＵ１の間、ＳＵ１及びＳＵ２の間、ＳＵ２及びＳＵ３の間、並びにＳＵ３及びＳＵ４の間に、それぞれＳＨＥが配置される。そして、メモリセルアレイ１０には、例えば図３に示されるレイアウトと同様のレイアウトが、Ｙ方向に繰り返し配置される。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合う部材ＳＬＴの間に配置される部材ＳＨＥの数は、任意の数に設計され得る。隣り合う部材ＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合う部材ＳＬＴの間に配置された部材ＳＨＥの数に基づいて変更され得る。
複数のメモリピラーＭＰは、隣り合う２つの部材ＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。例えば、紙面の上側（＋Ｙ側）から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つの部材ＳＨＥが重なっている。尚、隣り合う部材ＳＬＴ間におけるメモリピラーＭＰの個数及び配置はこれに限定されず、適宜変更され得る。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
複数のビット線ＢＬは、それぞれがＹ軸に沿って延び、Ｘ軸に沿って並ぶ。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。図３の例では、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置される場合が示される。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して１本のビット線ＢＬと電気的に接続される。１本のビット線ＢＬには、部材ＳＬＴ又は部材ＳＨＥで区切られた領域のそれぞれにおいて、１個のコンタクトＣＶが接続される。
例えば、部材ＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合う部材ＳＬＴ間におけるメモリピラーＭＰや部材ＳＨＥ等の個数及び配置は、図３を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
［１－１－４］メモリセルアレイ１０の断面構造
図４は、第１実施形態に係る半導体記憶装置が備えるメモリセルアレイ１０の断面構造の一例を示す、図３のＩＶ－ＩＶ線に沿った断面図である。図４に示されるように、メモリセルアレイ１０は、半導体基板２０、導電体層２１～２５、及び絶縁体層３０～３４をさらに含む。
半導体基板２０の上方に、絶縁体層３０が設けられる。絶縁体層３０は、例えば、酸化シリコン（ＳｉＯ２）を含む。図示が省略されているが、半導体基板２０の一部及び絶縁体層３０内には、回路領域ＵＡが設けられ、絶縁体層３０上にメモリセルアレイ１０が設けられている。回路領域ＵＡには、例えば、ロウデコーダモジュール１５やセンスアンプモジュール１６等に用いられる回路が形成される。
絶縁体層３０の上方に、導電体層２１が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えば、Ｎ型半導体である。導電体層２１は、例えばリン（Ｐ）がドープされたシリコン（Ｓｉ）や金属材料等を含む。
導電体層２１の上に、絶縁体層３１が設けられる。絶縁体層３１の上に、導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２２は、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステン（Ｗ）を含む。導電体層２２の詳細は、図６で後述される。
導電体層２２の上方に、絶縁体層３２及び導電体層２３が交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステンを含む。導電体層２３の詳細は、図６で後述される。
最上層の導電体層２３の上方に、絶縁体層３３が設けられる。絶縁体層３３の上に、導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含む。導電体層２４の詳細は、図６で後述される。
導電体層２４の上に、絶縁体層３４が設けられる。絶縁体層３４の上に、導電体層２５が設けられる。導電体層２５は、例えばＹ軸に沿って延びるライン状に形成され、ビット線ＢＬとして使用される。図示せぬ領域において複数の導電体層２５は、Ｘ軸に沿って並ぶ。導電体層２５は、例えば銅（Ｃｕ）を含む。
複数のメモリピラーＭＰの各々は、Ｚ軸に沿って延伸し、絶縁体層３１～３３、及び導電体層２２～２４を貫通する。メモリピラーＭＰの上端は、絶縁体層３４中に位置する。メモリピラーＭＰの下端は、導電体層２１中に位置する。
メモリピラーＭＰの各々は、例えばコア部材４０、半導体層４１、積層膜４２を含む。コア部材４０は、Ｚ軸に沿って延伸し、メモリピラーＭＰの中央部に設けられる。例えば、コア部材４０の上端は、導電体層２４が設けられた層よりも上層に達している。コア部材４０の下端は、導電体層２１に達している。コア部材４０は、例えば酸化シリコン等の絶縁体を含む。
半導体層４１は、例えばコア部材４０の周囲を覆っている。例えば半導体層４１の底面は、導電体層２１に接触している。半導体層４１は、例えばシリコンを含む。
積層膜４２は、半導体層４１と導電体層２１とが接触する部分を除いて、半導体層４１の側面及び底面を覆っている。積層膜４２の詳細は、図５で後述される。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１つの導電体層２３とが交差する部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
部材ＳＬＴは、例えばＸＺ平面に沿って設けられた部分を有し、導電体層２２～２４を分断する。部材ＳＬＴ内のコンタクトＬＩは、部材ＳＬＴに沿って設けられる。コンタクトＬＩの上端の一部は、絶縁体層３４と接触する。コンタクトＬＩの下端は、導電体層２１と接触する。コンタクトＬＩは、例えばソース線ＳＬの一部として使用される。スペーサＳＰは、少なくともコンタクトＬＩと導電体層２２～２４との間に設けられる。コンタクトＬＩと、導電体層２２～２４との間は、スペーサＳＰによって離隔及び絶縁されている。
部材ＳＨＥは、例えばＸＺ平面に沿って設けられた部分を有し、少なくとも導電体層２４を分断している。部材ＳＨＥの上端は、絶縁体層３４と接触する。部材ＳＨＥの下端は、絶縁体層３３と接触する。部材ＳＨＥは、例えば酸化シリコン等の絶縁体を含む。部材ＳＨＥの上端と部材ＳＬＴの上端とは、揃っていてもよいし、揃っていなくてもよい。また、部材ＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていてもよいし、揃っていなくてもよい。
メモリピラーＭＰ内の半導体層４１の上面に、柱状のコンタクトＣＶが設けられる。図示された領域には、３本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに接続されたコンタクトＣＶが表示されている。当該領域において、部材ＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。１つの導電体層２５には、部材ＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。つまり、導電体層２５の各々には、隣り合う部材ＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２つの部材ＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
図５は、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示し、図４のＶ－Ｖ線に沿った断面図である。より具体的には、図５は、半導体基板２０の表面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を示している。図５に示されるように、積層膜４２は、例えばトンネル絶縁膜４３、絶縁膜４４、及び第１のブロック絶縁膜４５を含む。
導電体層２３を含む断面において、コア部材４０は、メモリピラーＭＰの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。第１のブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層２３は、第１のブロック絶縁膜４５の側面を囲っている。トンネル絶縁膜４３及び第１のブロック絶縁膜４５の各々は、例えば酸化シリコンを含む。絶縁膜４４は、例えば窒化シリコンを含む。
以上で説明された各メモリピラーＭＰにおいて、半導体層４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネル（電流経路）として使用される。絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２をオンさせることによって、ビット線ＢＬとコンタクトＬＩとの間でメモリピラーＭＰを介した電流を流すことが出来る。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能し得る。
図６は、図４の導電体層２３を含む一部を拡大した図である。図６を用いて、導電体層２３の構造について更に説明する。図示されている３本のメモリピラーＭＰは、以下では、部材ＳＬＴに近い側から順に、メモリピラーＭＰＫ、メモリピラーＭＰＬ、メモリピラーＭＰＭと称される場合がある。導電体層２３の内、部材ＳＬＴ及びメモリピラーＭＰＫに挟まれている部分は、以下では導電体層２３Ｋと称される場合がある。導電体層２３の内、メモリピラーＭＰＫ及びメモリピラーＭＰＬに挟まれている部分は、以下では導電体層２３Ｌと称される場合がある。導電体層２３の内、メモリピラーＭＰＬ及びメモリピラーＭＰＭに挟まれている部分は、以下では導電体層２３Ｍと称される場合がある。同様に、部材ＳＬＴ及びメモリピラーＭＰＫに挟まれている領域中の構成要素は、その参照符号の末尾にＫが付される場合がある。メモリピラーＭＰＫ及びメモリピラーＭＰＬに挟まれている領域中の構成要素は、その参照符号の末尾にＬが付される場合がある。メモリピラーＭＰＬ及びメモリピラーＭＰＭに挟まれている領域中の構成要素は、その参照符号の末尾にＬが付される場合がある。
導電体層２３は、例えば絶縁体層３２の間に形成される。また、図３では記載が省略されているが、絶縁体層３２と、導電体層２３との間には、第２のブロック絶縁膜５３が形成されている。導電体層２３は、多層構造を有している。導電体層２３は、導電体層２３ａ（２３ａＫ、２３ａＬ、及び２３ａＭ）及び導電体層２３ｂ（２３ｂＫ、２３ｂＬ、及び２３ｂＭ）を含む。すなわち、導電体層２３Ｋは、導電体層２３ａＫ及び導電体層２３ｂＫを含む。導電体層２３Ｌは、導電体層２３ａＬ及び導電体層２３ｂＬを含む。導電体層２３Ｍは、導電体層２３ａＭ及び導電体層２３ｂＭを含む。
導電体層２３ｂは、例えばＸＹ平面に沿って広がる板状に形成され、導電体層２３の内部に設けられる。導電体層２３ａは、導電体層２３ｂの表面を囲っている。第２のブロック絶縁膜５３は、導電体層２３ａの表面を囲っている。第２のブロック絶縁膜５３は、上面及び下面の一部において、絶縁体層３２と接する。第２のブロック絶縁膜５３は、メモリピラーＭＰの側面の一部において第１のブロック絶縁膜４５と接する。
導電体層２３ｂは、例えばタングステン（Ｗ）及びフッ素（Ｆ）を含む。導電体層２３ｂに含まれるフッ素の濃度は、導電体層２３ｂの全体に亘って均一でなくてもよい。
導電体層２３ａは、例えばタングステン及び酸素（Ｏ）を含む。導電体層２３ｂと導電体層２３ａとは、どちらも主にタングステンを含む材料であるが、両者は主にフッ素の含有量において異なる。導電体層２３ｂに含まれるフッ素の量の方が、導電体層２３ａに含まれるフッ素の量よりも多い。導電体層２３ａは、理想的には形成された時点ではフッ素を含まないが、その後の製造工程を経ることで、導電体層２３ｂに含まれるフッ素の一部が、導電体層２３ａに拡散する場合がある。この場合であっても、導電体層２３ｂに含まれるフッ素の量の方が、導電体層２３ａに含まれるフッ素の量よりも多い。このとき、導電体層２３ａのフッ素濃度は、導電体層２３ｂに近い領域において高く、遠い領域において低い。
導電体層２３ａは、導電体層２３ｂに含まれるフッ素が、導電体層２３ａ及び第２のブロック絶縁膜５３を越えて、絶縁体層３２及び第１のブロック絶縁膜４５に拡散させない役割を含む。
第２のブロック絶縁膜５３（５３Ｋ、５３Ｌ、及び５３Ｍ）は、例えば酸化アルミニウムを含む。第２のブロック絶縁膜５３は、例えば高誘電率の材料を含み、ブロック絶縁膜として機能する。第２のブロック絶縁膜５３Ｋ、５３Ｌ、及び５３Ｍの厚さは、略均一に形成されていてもいなくてもよい。
ここで、第２のブロック絶縁膜５３は、省略されていてもよい。その場合には、導電体層２３ａが絶縁体層３２に接する。
導電体層２３ａは、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも薄く形成されている。具体的には、導電体層２３ａＫの厚さの平均は、導電体層２３ａＬの厚さの平均より小さい。導電体層２３ａＬの厚さの平均は、導電体層２３ａＭの厚さの平均より小さい。導電体層２３ａの厚さは、ＹＺ平面における第２のブロック絶縁膜５３と導電体層２３ｂとの間の長さである。
また、部材ＳＬＴに近い側に位置する導電体層２３ａは、部材ＳＬＴから遠い側に位置する導電体層２３ａよりも厚さが小さい部分を有する。具体的には、導電体層２３ａＫは、導電体層２３ａＬよりも厚さが小さい部分を有する。導電体層２３ａＫは、導電体層２３ａＬと同じ厚さの部分や導電体層２３ａＬよりも厚さが大きい部分を有していても構わない。また、導電体層２３ａＬは、導電体層２３ａＭよりも厚さが小さい部分を有する。導電体層２３ａＬは、導電体層２３ａＭと同じ厚さの部分や導電体層２３ａＭよりも厚さが大きい部分を有していても構わない。
導電体層２３ａＫは、導電体層２３ｂＫに含まれるフッ素が、導電体層２３ａＫ及び第２のブロック絶縁膜５３Ｋを越えて、絶縁体層３２及び第１のブロック絶縁膜４５に拡散しない程度の厚さであればよい。
導電体層２３ｂは、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも厚く形成されている。具体的には、導電体層２３ｂＫの厚さの平均は、導電体層２３ｂＬの厚さの平均より大きい。導電体層２３ｂＬの厚さの平均は、導電体層２３ｂＭの厚さの平均より大きい。導電体層２３ｂの厚さは、導電体層２３ｂのＹ方向またはＺ方向の厚さである。
導電体層２３のＦ濃度は、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも高い。具体的には、導電体層２３ＫのＦ濃度は、導電体層２３ＬのＦ濃度よりも高い。導電体層２３ＬのＦ濃度は、導電体層２３ＭのＦ濃度よりも高い。
図６では、導電体層２３が例示されたが、導電体層２２及び２４も、導電体層２３と同様の構造を有する。
導電体層２４（２４Ｋ、２４Ｌ、及び２４Ｍ）は、絶縁体層３３と絶縁体層３４との間に形成される。また、図３では記載が省略されているが、絶縁体層３３又は絶縁体層３４と、導電体層２４との間には、第２のブロック絶縁膜５４が形成されている。導電体層２４は、多層構造を有している。導電体層２４は、導電体層２４ａ（２４ａＫ、２４ａＬ、及び２４ａＭ）及び導電体層２４ｂ（２４ｂＫ、２４ｂＬ、及び２４ｂＭ）を含む。
第２のブロック絶縁膜５４（５４Ｋ、５４Ｌ、及び５４Ｍ）、導電体層２４ａ及び導電体層２４ｂは、それぞれ第２のブロック絶縁膜５３、導電体層２３ａ及び導電体層２３ｂと同様である。このため、第２のブロック絶縁膜５４、導電体層２４ａ及び導電体層２４ｂについて、以下に説明される点以外の点については、それぞれ、第２のブロック絶縁膜５３、導電体層２３ａ及び導電体層２３ｂについての説明が当てはまるとともに詳細な説明は省略される。
第２のブロック絶縁膜５４Ｋ、５４Ｌ、及び５４Ｍの厚さは、略均一に形成されていてもいなくてもよい。
導電体層２４ａは、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも薄く形成されている。具体的には、導電体層２４ａＫの厚さの平均は、導電体層２４ａＬの厚さの平均より小さい。導電体層２４ａＬの厚さの平均は、導電体層２４ａＭの厚さの平均より小さい。導電体層２４ａの厚さは、ＹＺ平面における第２のブロック絶縁膜５４と導電体層２４ｂとの間の長さである。
また、部材ＳＬＴに近い側に位置する導電体層２４ａは、部材ＳＬＴから遠い側に位置する導電体層２４ａよりも厚さが小さい部分を有する。具体的には、導電体層２４ａＫは、導電体層２４ａＬよりも厚さが小さい部分を有する。導電体層２４ａＫは、導電体層２４ａＬと同じ厚さの部分や導電体層２４ａＬよりも厚さが大きい部分を有していても構わない。また、導電体層２４ａＬは、導電体層２４ａＭよりも厚さが小さい部分を有する。導電体層２４ａＬは、導電体層２４ａＭと同じ厚さの部分や導電体層２４ａＭよりも厚さが大きい部分を有していても構わない。
導電体層２４ａＫは、導電体層２４ｂＫに含まれるフッ素が、導電体層２４ａＫ及び第２のブロック絶縁膜５４を越えて、絶縁体層３３、絶縁体層３４、及び第１のブロック絶縁膜４５に拡散しない程度の厚さであればよい。
導電体層２４ｂは、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも厚く形成されている。具体的には、導電体層２４ｂＫの厚さの平均は、導電体層２４ｂＬの厚さの平均より大きい。導電体層２４ｂＬの厚さの平均は、導電体層２４ｂＭの厚さの平均より大きい。導電体層２４ｂの厚さは、導電体層２４ｂのＹ方向またはＺ方向の厚さである。
導電体層２４のＦ濃度は、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも高い。具体的には、導電体層２４ＫのＦ濃度は、導電体層２４ＬのＦ濃度よりも高い。導電体層２４ＬのＦ濃度は、導電体層２４ＭのＦ濃度よりも高い。
同様に、導電体層２２（２２Ｋ、２２Ｌ、及び２２Ｍ）は、絶縁体層３１と絶縁体層３２との間に形成される。また、図３では記載が省略されているが、絶縁体層３１又は絶縁体層３２と、導電体層２２との間には、第２のブロック絶縁膜５２が形成されている。導電体層２２は、多層構造を有している。導電体層２２は、導電体層２２ａ（２２ａＫ、２２ａＬ、及び２２ａＭ）及び導電体層２２ｂ（２２ｂＫ、２２ｂＬ、及び２２ｂＭ）を含む。
第２のブロック絶縁膜５２（５２Ｋ、５２Ｌ、及び５２Ｍ）、導電体層２２ａ及び導電体層２２ｂは、それぞれ第２のブロック絶縁膜５３、導電体層２３ａ及び導電体層２３ｂと同様である。このため、第２のブロック絶縁膜５２、導電体層２２ａ及び導電体層２２ｂについて、以下に説明される点以外の点については、それぞれ、第２のブロック絶縁膜５３、導電体層２３ａ及び導電体層２３ｂについての説明が当てはまるとともに詳細な説明は省略される。
第２のブロック絶縁膜５２Ｋ、５２Ｌ、及び５２Ｍの厚さは、略均一に形成されていてもいなくてもよい。
導電体層２２ａは、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも薄く形成されている。具体的には、導電体層２２ａＫの厚さの平均は、導電体層２２ａＬの厚さの平均より小さい。導電体層２２ａＬの厚さの平均は、導電体層２２ａＭの厚さの平均より小さい。導電体層２２ａの厚さは、ＹＺ平面における第２のブロック絶縁膜５２と導電体層２２ｂとの間の長さである。
また、部材ＳＬＴに近い側に位置する導電体層２２ａは、部材ＳＬＴから遠い側に位置する導電体層２２ａよりも厚さが小さい部分を有する。具体的には、導電体層２２ａＫは、導電体層２２ａＬよりも厚さが小さい部分を有する。導電体層２２ａＫは、導電体層２２ａＬと同じ厚さの部分や導電体層２２ａＬよりも厚さが大きい部分を有していても構わない。また、導電体層２２ａＬは、導電体層２２ａＭよりも厚さが小さい部分を有する。導電体層２２ａＬは、導電体層２２ａＭと同じ厚さの部分や導電体層２２ａＭよりも厚さが大きい部分を有していても構わない。
導電体層２２ａＫは、導電体層２２ｂＫに含まれるフッ素が、導電体層２２ａＫ及び第２のブロック絶縁膜５２を越えて、絶縁体層３３、絶縁体層３４、及び第１のブロック絶縁膜４５に拡散しない程度の厚さであればよい。
導電体層２２ｂは、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも厚く形成されている。具体的には、導電体層２２ｂＫの厚さの平均は、導電体層２２ｂＬの厚さの平均より大きい。導電体層２２ｂＬの厚さの平均は、導電体層２２ｂＭの厚さの平均より大きい。導電体層２２ｂの厚さは、導電体層２２ｂのＹ方向またはＺ方向の厚さである。
導電体層２２のＦ濃度は、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも高い。具体的には、導電体層２２ＫのＦ濃度は、導電体層２２ＬのＦ濃度よりも高い。導電体層２２ＬのＦ濃度は、導電体層２２ＭのＦ濃度よりも高い。
［１－２］半導体記憶装置１の製造方法
以下に、図７を適宜参照して、第１実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図７は第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図８～図１７のそれぞれは、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例である。図８～図１１、図１３、及び図１５は、図４と同じ領域の断面を示している。図１２、図１４、図１６は、図６と同じ領域の断面を示している。
まず、図８に示されるように、犠牲部材６０～６２が積層される（ステップＳ１０１）。犠牲部材６０～６２の各々は、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤとして機能する導電体層２２～２４が形成される予定の領域に形成される。具体的には、まず半導体基板２０上に、絶縁体層３０、導電体層２１、絶縁体層３１、及び犠牲部材６０が順に積層される。
その後、犠牲部材６０上に絶縁体層３２及び犠牲部材６１が交互に積層され、最上層の犠牲部材６１上に絶縁体層３３が形成される。絶縁体層３３上には犠牲部材６２が形成される。犠牲部材６２上には絶縁体層３４ａが形成される。例えば、犠牲部材６１が形成される層数は、ワード線ＷＬの本数に等しい。
絶縁体層３０～３４ａのそれぞれは、例えば酸化シリコンを含む。犠牲部材６０～６２は、例えば窒化シリコンを含む。
次に、図９に示されるようにメモリピラーＭＰが形成される（ステップＳ１０２）。具体的には、まずフォトリソグラフィ等によって、メモリピラーＭＰが形成される予定の領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールが形成される。メモリホールは、絶縁体層３０～３４ａ及び犠牲部材６０～６２のそれぞれを貫通し、メモリホールの底部は、例えば導電体層２１内に達する。それから、メモリホールの側面及び底面に、積層膜４２が形成され、すなわち、第１のブロック絶縁膜４５、絶縁膜４４及びトンネル絶縁膜４３が順に形成される。その後、メモリホール底部の第１のブロック絶縁膜４５、絶縁膜４４及びトンネル絶縁膜４３の一部が除去される。その後、メモリホール内においてトンネル絶縁膜４３の表面上に半導体層４１が形成される。半導体層４１は、導電体層２１に接する。さらに、コア部材４０が形成され、メモリホール内がコア部材４０によって埋め込まれる。これにより、メモリピラーＭＰが形成される。
前述の通り、図示されている３本のメモリピラーＭＰは、部材ＳＬＴが形成される予定の領域に近い側から順に、メモリピラーＭＰＫ、メモリピラーＭＰＬ、メモリピラーＭＰＭと称される場合がある。
次に、絶縁体層３４ａ及びメモリピラーＭＰの上面上に絶縁体層３４ｂが形成される。以下では、絶縁体層３４ａ及び絶縁体層３４ｂよりなる絶縁体層は、絶縁体層３４と称される場合がある。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
次に、図１０に示されるように、スリットＳＨが形成され、犠牲部材６０～６２が除去される（ステップＳ１０３）。まず部材ＳＬＴが形成される予定の領域に、スリットＳＨが形成される。具体的には、フォトリソグラフィ等によってスリットＳＨに対応する領域が開口したマスクが形成され、当該マスクを用いた異方性エッチングによってスリットＳＨが形成される。スリットＳＨは、例えば絶縁体層３０～３４及び犠牲部材６０～６２のそれぞれを分断する。それから、例えば熱リン酸によるウェットエッチングによって、スリットＳＨを介して犠牲部材６０～６２が選択的に除去される。これにより、導電体層２２～２４が形成される予定の領域に空間７２～７４がそれぞれ形成される。犠牲部材６０～６２が除去された構造体は、複数のメモリピラーＭＰによって維持される。
次に、図１１及び図１２に示されるように、第２のブロック絶縁膜５２～５４及び導電体層２２ａ～２４ａが形成される（ステップＳ１０４）。図１２には例として第２のブロック絶縁膜５３及び導電体層２３ａが示されているが、第２のブロック絶縁膜５２及び５４並びに導電体層２２ａ及び２４ａについても同様である。具体的には、ステップＳ１０３で形成された空間７２～７４の露出した部分の表面上に第２のブロック絶縁膜５２～５４がそれぞれ形成される。その後、第２のブロック絶縁膜５２～５４の表面上に、それぞれ導電体層２２ａ～２４ａが形成される。より具体的には、以下の通りである。例えば、タングステンと酸素と水素とを含んだガスが、スリットＳＨを介して空間７２～７４に到達する。このとき用いるガスに、フッ素は含まれない。タングステンと酸素とは、水素によって還元され、空間７２～７４内でそれぞれ露出した第２のブロック絶縁膜５２～５４の上に堆積される。この結果、タングステンと酸素とを含んだ導電体層２２ａ～２４ａがそれぞれ形成される。
このとき、第２のブロック絶縁膜５２Ｋ～５４Ｋの厚さ、第２のブロック絶縁膜５２Ｌ～５４Ｌの厚さ及び第２のブロック絶縁膜５２Ｍ～５４Ｍの厚さは、略均一に形成されていてもよい。導電体層２２ａＫ～２４ａＫの厚さ、導電体層２２ａＬ～２４ａＬの厚さ及び導電体層２２ａＭ～２４ａＭの厚さは、略均一に形成されていてもよい。
導電体層２２ａ～２４ａの形成によっても、空間７２～７４の一部は埋め込まれずに、空間７２～７４として残存する。タングステンと酸素とを含むガスは、例えばＷＯＣｌ４やＷＯ２Ｃｌ２である。水素を含むガスは、例えばＨ２である。本工程における成膜は、例えばＣＶＤである。
次に、図１３及び図１４に示されるように、導電体層２２ａ～２４ａの一部がエッチングされる（ステップＳ１０５）。具体的には、タングステンとフッ素を含むガスが、スリットＳＨを介して、空間７２～７４に到達する。タングステンとフッ素を含むガスは、例えばＷＦ６である。空間７２～７４に到達したＷＦ６は、空間７２～７４内でそれぞれ露出した導電体層２２ａ～２４ａの一部をエッチングする。このとき、導電体層２３ａＫは、導電体層２３ａＬと比較してスリットＳＨに近い場所に位置するので、導電体層２３ａＬよりもＷＦ６が届きやすい。このため、導電体層２３ａＫは、導電体層２３ａＬよりも多量にエッチングされ、結果として導電体層２３ａＬよりも薄くなる。これは、導電体層２２ａＫ及び２４ａＫについても同様である。すなわち、導電体層２２ａＫは、導電体層２２ａＬよりも多量にエッチングされ、導電体層２２ａＬよりも薄くなる。また、導電体層２４ａＫは、導電体層２４ａＬよりも多量にエッチングされ、導電体層２４ａＬよりも薄くなる。
同様に、導電体層２３ａＬは、導電体層２３ａＭと比較してスリットＳＨに近い場所に位置するので、導電体層２３ａＭよりもＷＦ６が届きやすい。このため、導電体層２３ａＬは、導電体層２３ａＭよりも多量にエッチングされ、結果として導電体層２３ａＭよりも薄くなる。これは、導電体層２２ａＬ及び２４ａＬについても同様である。すなわち、導電体層２２ａＬは、導電体層２２ａＭよりも多量にエッチングされ、導電体層２２ａＭよりも薄くなる。また、導電体層２４ａＬは、導電体層２４ａＭよりも多量にエッチングされ、導電体層２４ａＭよりも薄くなる。
次に、図１５及び図１６に示されるように、導電体層２２ｂ～２４ｂが形成される（ステップＳ１０６）。具体的には、タングステン、フッ素および水素を含んだガスが、スリットＳＨを介して、空間７２ｂ～７４ｂにそれぞれ到達する。タングステンおよびフッ素を含むガスは、例えばＷＦ６である。水素を含むガスは、例えばＨ２である。ガスに含まれるタングステンは、ステップＳ１０５でエッチングされた導電体層２２ａ～２４ａの表面にそれぞれ堆積され、この結果、導電体層２２ｂ～２４ｂが形成される。空間７２～７４は、導電体層２２～２４によってそれぞれ埋め込まれる。
このとき、導電体層２３ｂＫは、導電体層２３ｂＬと比較して厚い。これは導電体層２３ｂＫの外側に形成されている導電体層２３ａＫが、導電体層２３ｂＬの外側に形成されている導電体層２３ａＬよりも薄いためである。ステップＳ１０５のエッチングによって導電体層２３ａＫが導電体層２３ａＬよりも薄くなった分、空間７３Ｋが空間７３Ｌよりも広くなる。空間７３Ｋが空間７３Ｌよりも広くなった分、空間７３Ｋに埋め込まれる導電体層２３ｂＫが、空間７３Ｌに埋め込まれる導電体層２３ｂＬよりも厚く形成される。これは、導電体層２２ｂＫ及び２４ｂＫについても同様である。すなわち、導電体層２２ｂＫは、導電体層２２ｂＬよりも厚く形成される。また、導電体層２４ｂＫは、導電体層２４ｂＬよりも厚く形成される。
同様に、導電体層２３ｂＬは、導電体層２３ｂＭと比較して厚い。これは導電体層２３ｂＬの外側に形成されている導電体層２３ａＬが、導電体層２３ｂＭの外側に形成されている導電体層２３ａＭよりも薄いためである。ステップＳ１０５のエッチングによって導電体層２３ａＬが導電体層２３ａＭよりも薄くなった分、空間７３Ｌが空間７３Ｍよりも広くなる。空間７３Ｌが空間７３Ｍよりも広くなった分、空間７３Ｌに埋め込まれる導電体層２３ｂＬが、空間７３Ｍに埋め込まれる導電体層２３ｂＭよりも厚く形成される。これは、導電体層２２ｂＬ及び２４ｂＬについても同様である。すなわち、導電体層２２ｂＬは、導電体層２２ｂＭよりも厚く形成される。また、導電体層２４ｂＬは、導電体層２４ｂＭよりも厚く形成される。
本工程における成膜は、例えばＣＶＤである。
次に、図１７に示されるように部材ＳＨＥ及び部材ＳＬＴが形成される（ステップＳ１０７）。まずスリットＳＨ内部に形成された導電体がエッチバック処理によって除去される。なお、本工程において形成される導電体層２１～２４は、バリアメタルを含まない。詳細については効果で述べられる。
次に、各スリットＳＨ内に部材ＳＬＴが形成される。具体的には、まずスリットＳＨの側面及び底面を覆うように絶縁部（スペーサＳＰ）が形成される。そして、スリットＳＨの底部に設けられたスペーサＳＰの一部が除去され、スリットＳＨの底部において導電体層２１の一部が露出する。それから、スリットＳＨ内に導電体（コンタクトＬＩ）が形成される。スリットＳＨ外に形成された導電体は、例えばＣＭＰによって除去される。また、積層配線構造のうちの導電体層２４を更に複数の部分に分割する部材ＳＨＥが形成される。
次に、メモリピラーＭＰ上の絶縁体層３４が除去され、コンタクトＣＶが、メモリピラーＭＰ上に設けられる。次に、ビット線ＢＬとして機能する導電体層２５が、コンタクトＣＶ上に形成される。
以上で説明された第１実施形態に係る半導体記憶装置１の製造工程によって、メモリセルアレイ１０内の積層配線構造が形成される。尚、以上で説明された製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されてもよいし、一部の工程が省略又は統合されてもよい。また、各製造工程の順番は問題が生じない範囲で入れ替えられてもよい。
［１－３］第１実施形態の利点（効果）
以上で説明した第１実施形態に係る半導体記憶装置１によれば、メモリセルトランジスタの電気特性の劣化を抑制することができ、高品質の半導体記憶装置を提供することができる。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。ここで、半導体記憶装置におけるワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤは、以下では積層配線ＬＬと称される場合がある。
半導体記憶装置の積層配線ＬＬには、主にタングステンが使用されている。積層配線ＬＬのタングステンは、ＷＦ６ガスを用いたＣＶＤによって形成されることが一般的である。ＷＦ６ガスにはフッ素が含まれている。このため、積層配線ＬＬのタングステン層はフッ素を含有した層となる。積層配線ＬＬに含まれるフッ素は、その後の工程（例えば熱処理等）によって隣接する層等に拡散する場合がある。フッ素が積層配線ＬＬと接している層間絶縁膜及びメモリピラーＭＰの絶縁膜に拡散すると、層間絶縁膜及びメモリピラーＭＰの絶縁膜に含まれるＳｉＯ２とフッ素とが反応し、これらの絶縁性が劣化する場合がある。
そこで第１実施形態の比較例に係る半導体記憶装置１１１は、フッ素を含んだタングステン層と層間絶縁膜及びメモリピラーＭＰの絶縁膜との間に、フッ素の拡散を防ぐバリアメタルを含んだ膜を形成している。図１８は、第１実施形態の比較例に係る半導体記憶装置１１１におけるメモリピラーＭＰの断面構造の一例を示す。図１８は、図６と同じ領域の断面を示す。比較例に係る半導体記憶装置１１１は、主に積層配線ＬＬの構造において第１実施形態に係る半導体記憶装置１（図６）と異なる。
図１８に示されるように、比較例に係る半導体記憶装置１１１は、例えば第２のブロック絶縁膜５３の内側に導電体層２３１を有する。導電体層２３１は、ワード線ＷＬとして機能し、第１実施形態の導電体層２３と同様の機能を有する。導電体層２３１は、多層構造を有している。導電体層２３１は、導電体層５６、導電体層２３１ｂ、及び空隙７６を含む。図１８には例として第２のブロック絶縁膜５３内の導電体層２３１が示されているが、第２のブロック絶縁膜５２内及び５４内の導電体層についても同様である。
導電体層５６は、第２のブロック絶縁膜５３の側面に形成される。導電体層５６は、フッ素が絶縁体層３２及び積層膜４２に拡散することを防ぐ、バリアメタルとして機能する。導電体層５６は、例えば窒化チタンを含む。すなわち、導電体層５６は、フッ素が絶縁体層３２及び積層膜４２まで到達することを防ぐ役割を有する。言い換えると、導電体層５６は、フッ素の拡散を防止するための膜（拡散防止膜）として機能する。
導電体層２３１ｂは、導電体層５６の側面に形成される。導電体層２３１ｂは、理想的には導電体層２３１の中央部まで設けられる。導電体層２３１ｂは、導電体層２３ｂと同様の機能及び材料を有しており、フッ素を含んだタングステン層である。
比較例に係る半導体記憶装置１１１は、第１実施形態に係る半導体記憶装置１と異なり、ワード線ＷＬにフッ素を含まないタングステン層である導電体層２３ａを有しない。
このように、比較例に係る半導体記憶装置１１１は、バリアメタルとして機能する導電体層５６を設けることによって、導電体層２３１からのフッ素の拡散を抑制している。
しかしながら、バリアメタルに使用される材料は、タングステンと比較して電気抵抗が高い。電気抵抗が高いバリアメタルをワード線ＷＬの一部に使用することにより、比較例に係る半導体記憶装置１１１は、積層配線ＬＬが全体として高抵抗化する場合がある。特に、ワード線ＷＬの積層数が多いＮＡＮＤの場合、積層配線ＬＬ１本の積層方向における幅が狭くなる。このため、積層数の多いＮＡＮＤには、バリアメタルをワード線ＷＬに使用せず、低抵抗な金属材料を使用したいという要請がある。
これに対して、第１実施形態に係る半導体記憶装置１は、積層配線ＬＬがバリアメタル（例えば導電体層５６）を有しない。半導体記憶装置１は、バリアメタルを有しない替わりに、導電体層２３ａを有する。前述の通り、導電体層２３ａは、フッ素を含まないタングステンである。導電体層２３ａはフッ素を含まないため、半導体記憶装置１において、フッ素は絶縁体層３２及び積層膜４２に拡散しない。
また、フッ素を含んだタングステン層である導電体層２３ｂと、絶縁体層３２及び積層膜４２との間に導電体層２３ａを介在することで、導電体層２３ａはフッ素の拡散防止膜として機能する。フッ素が導電体層２３ｂから導電体層２３ａに拡散した場合であっても、フッ素は導電体層２３ａ内で留まり、フッ素が絶縁体層３２及び積層膜４２まで到達することを抑制できる。
また、導電体層２３ａはタングステン層であるため、比較例の導電体層５６と比較して電気抵抗が低い。すなわち、第１実施形態に係る半導体記憶装置１は、比較例に係る半導体記憶装置１１１と比較して、積層配線ＬＬの電気抵抗が低い。
更に、第１実施形態に係る半導体記憶装置１では、比較例に係る半導体記憶装置１１１と比較して、積層配線ＬＬ内に、空隙が形成され難い。具体的には、図１８に示されるように、比較例に係る半導体記憶装置１１１は、導電体層２３１ｂＭ及び２３１ｂＬの内部に、それぞれ空隙７６Ｍ及び７６Ｌを有する。
比較例に係る半導体記憶装置１１１では、導電体層５６の厚さが、部材ＳＬＴに近い側と遠い側とで略均一に形成されている。また、導電体層２３１ｂを形成する前の空間の大きさが、部材ＳＬＴに近い側と遠い側とで略均一である。そのため、導電体層２３１ｂを形成する際に、２３１Ｋ内の空間が２３１ｂＬまたは２３１ｂＭ内の空間より先に閉塞してしまう場合がある。
具体的には、導電体層２３１ｂを形成する際、例えばＷＦ６ガスが部材ＳＬＴ側から導電体層２３１ｂＫ、２３１ｂＬ、及び２３１ｂＭが形成される予定の領域に到達する。当該領域に到達したガスによって、導電体層２３１ｂが形成される。このとき、導電体層２３１ｂＫは、導電体層２３１ｂＬ及び２３１ｂＭと比較して部材ＳＬＴに近い場所に位置するので、導電体層２３１ｂＬ及び２３１ｂＭよりもガスが届きやすい。このため、導電体層２３１ｂＫは、導電体層２３１ｂＬ及び２３１ｂＭよりも形成されやすい。言い換えると、所定の時間ガスを流した場合に、導電体層２３１ｂＫの方が、導電体層２３１ｂＬ及び２３１ｂＭと比較して厚く形成される。すなわち、空間に導電体層２３１ｂＬ及び２３１ｂＭが充填されるよりも先に、導電体層２３１ｂＫが充填され得る。
導電体層２３１ｂＫが充填されると、ガスが流れるための空間が閉塞してしまうため、導電体層２３１ｂＬ及び２３１ｂＭが形成される予定の領域にはそれ以上ガスが流れることができなくなる。このため、導電体層２３１ｂＭ及び２３１ｂＬの内部には、それぞれ空隙７６Ｍ及び７６Ｌが残ってしまう場合がある。
このとき、空隙７６Ｍ及び７６Ｌには、ＷＦ６に含まれるフッ素ガスが溜まる場合がある。フッ素ガスは、その後の高温工程の際に周囲の膜と反応し、周囲の酸化膜の絶縁性が劣化する場合がある。酸化膜の絶縁性が劣化した場合、例えば隣接するワード線ＷＬ間等に電流のリークを引き起こす危険性がある。
また、空隙７６Ｍ及び７６Ｌが残っていることにより、導電体層２３１ｂの電気抵抗が高くなってしまう場合がある。
これに対して、第１実施形態に係る半導体記憶装置１は、積層配線ＬＬの内部に空隙が残らないように工夫が成されている。図１４の説明で述べられたように、第１実施形態に係る半導体記憶装置１は、導電体層２３ａを一部エッチングしている。エッチングにより、導電体層２３ａＫは、導電体層２３ａＬ及び２３ａＭよりも薄くなる。導電体層２３ａＫが薄く形成されている分、導電体層２３ｂＫの形成予定領域が閉塞しにくくなる。言い換えると、導電体層２３ｂＫが、導電体層２３ｂＬ及び２３ｂＭと比較して速く堆積する分、導電体層２３ａＫを薄く形成している。導電体層２３ｂＫの形成予定領域を閉塞しにくくすることで、導電体層２３Ｌ及び２３Ｍの内部にもガスを充分充填し、空隙を残りにくくすることが可能である。
以上の結果、第１実施形態に係る半導体記憶装置１は、比較例に係る半導体記憶装置１１１と比較して、積層配線ＬＬの内部に空隙を残しにくくすることが可能である。空隙を残しにくくすることで、半導体記憶装置１は、半導体記憶装置１１１と比較して、電流のリークを引き起こす危険性を下げることが可能である。また、空隙を残しにくくすることで、半導体記憶装置１は、半導体記憶装置１１１と比較してワード線ＷＬの電気抵抗を低減でき得る。
［２］第２実施形態
以下に、第２実施形態に係る半導体記憶装置１について説明する。第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１と異なる。以下、第２実施形態の半導体記憶装置１は、第１実施形態の半導体記憶装置１との区別のために、半導体記憶装置１ｂと称される場合がある。
［２－１］メモリセルアレイ１０の断面構造
第２実施形態に係る半導体記憶装置１ｂは、主に積層配線ＬＬの構造において第１実施形態に係る半導体記憶装置１と異なる。半導体記憶装置１ｂにおける積層配線ＬＬは、導電体層２２ａ～２４ａと第２のブロック絶縁膜５２～５４との間に、それぞれ導電体層を更に有する。その他の構造については、第２実施形態は、第１実施形態とほぼ同様である。以下では、第２実施形態に係る半導体記憶装置１ｂについて、第１実施形態と異なる点について主に説明される。
ワード線ＷＬの構造の詳細について、図１９及び図２０を用いて説明される。図１９は、第２実施形態に係る半導体記憶装置１ｂが備えるメモリセルアレイ１０の断面構造の一例を示す。図１９は、第１実施形態における図４と同じ領域の断面を示す。図２０は、図１９の導電体層２３２（後述される）を含む一部を拡大した図である。
図１９に示されるように、第２実施形態における半導体記憶装置１ｂは、第１実施形態において導電体層２２～２４と称されていた部分の構造の点で、第１実施形態における半導体記憶装置１と異なる。以下では、第２実施形態における第１実施形態の導電体層２２～２４に相当する部分は、導電体層２２２～２４２と称される場合がある。以下、第２実施形態における導電体層２２２～２４２について記述される。
導電体層２１の上に、絶縁体層３１が設けられる。絶縁体層３１の上に、導電体層２２２が設けられる。導電体層２２２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２２２は、選択ゲート線ＳＧＳとして使用される。導電体層２２２は、例えばタングステン（Ｗ）を含む。導電体層２２２の詳細は、図２０で後述される。
導電体層２２２の上方に、絶縁体層３２及び導電体層２３２が交互に積層される。導電体層２３２は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３２は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３２は、例えばタングステンを含む。導電体層２３２の詳細は、図２０で後述される。
最上層の導電体層２３２の上方に、絶縁体層３３が設けられる。絶縁体層３３の上に、導電体層２４２が設けられる。導電体層２４２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４２は、例えばタングステンを含む。導電体層２４２の詳細は、図２０で後述される。
図２０は、図１９の導電体層２３２を含む一部を拡大した図である。図２０を用いて、導電体層２３２の構造について更に説明する。
また、第１実施形態と同様に、図示されている３本のメモリピラーＭＰは、以下では、部材ＳＬＴに近い側から順に、メモリピラーＭＰＫ、メモリピラーＭＰＬ、メモリピラーＭＰＭと称される場合がある。導電体層２４２の内、部材ＳＬＴ及びメモリピラーＭＰＫに挟まれている部分は、以下では導電体層２４２Ｋと称される場合がある。導電体層２４２の内、メモリピラーＭＰＫ及びメモリピラーＭＰＬに挟まれている部分は、以下では導電体層２４２Ｌと称される場合がある。導電体層２４２の内、メモリピラーＭＰＬ及びメモリピラーＭＰＭに挟まれている部分は、以下では導電体層２４２Ｍと称される場合がある。同様に、部材ＳＬＴ及びメモリピラーＭＰＫに挟まれている領域中の構成要素は、その参照符号の末尾にＫが付される場合がある。メモリピラーＭＰＫ及びメモリピラーＭＰＬに挟まれている領域中の構成要素は、その参照符号の末尾にＬが付される場合がある。メモリピラーＭＰＬ及びメモリピラーＭＰＭに挟まれている領域中の構成要素は、その参照符号の末尾にＬが付される場合がある。
導電体層２３２は、例えば絶縁体層３２の間に形成される。また、図１９では記載が省略されているが、第１実施形態と同様に、絶縁体層３２と、導電体層２３２との間には、第２のブロック絶縁膜５３が形成されている。導電体層２３２は、多層構造を有している。導電体層２３２は、導電体層２３２ａ（２３２ａＫ、２３２ａＬ、及び２３２ａＭ）、２３２ｂ（２３２ｂＫ、２３２ｂＬ、及び２３２ｂＭ）、及び２３２ｃ（２３２ｃＫ、２３２ｃＬ、及び２３２ｃＭ）を含む。すなわち、導電体層２３２Ｋは、導電体層２３２ａＫ、導電体層２３２ｂＫ、及び導電体層２３２ｃＫを含む。導電体層２３２Ｌは、導電体層２３２ａＬ、導電体層２３２ｂＬ、及び導電体層２３２ｃＬを含む。導電体層２３２Ｍは、導電体層２３２ａＭ、導電体層２３２ｂＭ、及び導電体層２３２ｃＭを含む。
導電体層２３２ｂは、例えばＸＹ平面に沿って広がる板状に形成され、導電体層２３２の内部に設けられる。導電体層２３２ａは、導電体層２３２ｂの表面を囲っている。導電体層２３２ｃは、導電体層２３２ａの表面を囲っている。第２のブロック絶縁膜５３は、導電体層２３２ｃの表面を囲っている。第２のブロック絶縁膜５３は、上面及び下面の一部において、絶縁体層３２と接する。第２のブロック絶縁膜５３は、メモリピラーＭＰの側面の一部において第１のブロック絶縁膜４５と接する。
導電体層２３２ｂは、導電体層２３ｂと同様の材料及び機能を有するため、詳細な説明は省略される。導電体層２３２ａは、導電体層２３ａと同様の材料及び機能を有するため、詳細な説明は省略される。
導電体層２３２ｃは、例えばタングステン、酸素、及び窒素を含む。導電体層２３２ｃと導電体層２３２ａとは、どちらもタングステン及び酸素を含む材料であるが、両者は主に窒素の含有量において異なる。導電体層２３２ｃに含まれる窒素の量の方が、導電体層２３２ａに含まれる窒素の量よりも多い。導電体層２３２ａは、理想的には形成された時点では窒素を含まないが、その後の製造工程を経ることで、導電体層２３２ｃに含まれる窒素の一部が、導電体層２３２ａに拡散する場合がある。この場合であっても、導電体層２３２ｃが含む窒素の量の方が、導電体層２３２ａが含む窒素の量よりも多い。このとき、導電体層２３２ａの窒素濃度は、導電体層２３２ｃに近い領域において高く、遠い領域において低い。
導電体層２３２ｃは、例えば窒化タングステンである。窒化タングステンはタングステンと比較して、粒径が小さい。
導電体層２３２ｃは、導電体層２３２ｂに含まれるフッ素が、導電体層２３２ａ、２３２ｃ、及び第２のブロック絶縁膜５３を越えて、絶縁体層３２及び第１のブロック絶縁膜４５に拡散させない役割を含む。
このように、導電体層２３２は、導電体層２３２ａと第２のブロック絶縁膜５３との間に、導電体層２３２ｃを更に有する点において、導電体層２３と異なる。
導電体層２３２ａは、導電体層２３ａと同様に、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも薄く形成されている。具体的には、導電体層２３２ａＫの厚さの平均は、導電体層２３２ａＬの厚さの平均より小さい。導電体層２３２ａＬの厚さの平均は、導電体層２３２ａＭの厚さの平均より小さい。導電体層２３２ａの厚さは、ＹＺ平面における導電体層２３２ｃと導電体層２３２ｂとの間の長さである。
導電体層２３２ｂは、導電体層２３ｂと同様に、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも厚く形成されている。具体的には、導電体層２３２ｂＫの厚さの平均は、導電体層２３２ｂＬの厚さの平均より大きい。導電体層２３２ｂＬの厚さの平均は、導電体層２３２ｂＭの厚さの平均より大きい。導電体層２３２ｂの厚さは、導電体層２３２ｂのＹ方向またはＺ方向の厚さである。
導電体層２３２ｃＫ、２３２ｃＬ、及び２３２ｃＭの厚さは、略均一に形成されていてもいなくてもよい。導電体層２３２ｃＫは、導電体層２３２ｂＫに含まれるフッ素が、導電体層２３２ａＫ、２３２ｃＫ及び第２のブロック絶縁膜５３を越えて、絶縁体層３２及び第１のブロック絶縁膜４５に拡散しない程度の厚さであればよい。
図６では、導電体層２３２が例示されたが、導電体層２２２及び２４２も、導電体層２３２と同様の構造を有する。
導電体層２４２（２４２Ｋ、２４２Ｌ、及び２４２Ｍ）は、絶縁体層３３と絶縁体層３４との間に形成される。また、図１９では記載が省略されているが、第１実施形態と同様に、絶縁体層３３又は絶縁体層３４と、導電体層２４２との間には、第２のブロック絶縁膜５４が形成されている。導電体層２４２は、多層構造を有している。導電体層２４２は、導電体層２４２ａ（２４２ａＫ、２４２ａＬ、及び２４２ａＭ）、２４２ｂ（２４２ｂＫ、２４２ｂＬ、及び２４２ｂＭ）、及び２４２ｃ（２４２ｃＫ、２４２ｃＬ、及び２４２ｃＭ）を含む。
第２のブロック絶縁膜５４（５４Ｋ、５４Ｌ、及び５４Ｍ）、導電体層２４２ａ、２４２ｂ、及び２４２ｃは、それぞれ第２のブロック絶縁膜５３、導電体層２３２ａ、２３２ｂ、及び２３２ｃと同様である。このため、第２のブロック絶縁膜５４、導電体層２４２ａ、２４２ｂ、及び２４２ｃについて、以下に説明される点以外の点については、それぞれ、第２のブロック絶縁膜５３、導電体層２３２ａ、２３２ｂ、及び２３２ｃについての説明が当てはまるとともに詳細な説明は省略される。
導電体層２４２ａは、導電体層２４ａと同様に、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも薄く形成されている。具体的には、導電体層２４２ａＫの厚さの平均は、導電体層２４２ａＬの厚さの平均より小さい。導電体層２４２ａＬの厚さの平均は、導電体層２４２ａＭの厚さの平均より小さい。導電体層２４２ａの厚さは、ＹＺ平面における導電体層２４２ｃと導電体層２４２ｂとの間の長さである。
導電体層２４２ｂは、導電体層２４ｂと同様に、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも厚く形成されている。具体的には、導電体層２４２ｂＫの厚さの平均は、導電体層２４２ｂＬの厚さの平均より大きい。導電体層２４２ｂＬの厚さの平均は、導電体層２４２ｂＭの厚さの平均より大きい。導電体層２４２ｂの厚さは、導電体層２４２ｂのＹ方向またはＺ方向の厚さである。
導電体層２４２ｃＫ、２４２ｃＬ、及び２４２ｃＭの厚さは、略均一に形成されていてもいなくてもよい。導電体層２４２ｃＫは、導電体層２４２ｂＫに含まれるフッ素が、導電体層２４２ａＫ、２４２ｃＫ及び第２のブロック絶縁膜５４を越えて、絶縁体層３３、絶縁体層３４、及び（又は）第１のブロック絶縁膜４５に拡散しない程度の厚さであればよい。
同様に、導電体層２２２（２２２Ｋ、２２２Ｌ、及び２２２Ｍ）は、絶縁体層３１と絶縁体層３２との間に形成される。また、図１９では記載が省略されているが、第１実施形態と同様に、絶縁体層３１又は絶縁体層３２と、導電体層２２２との間には、第２のブロック絶縁膜５２が形成されている。導電体層２２２は、多層構造を有している。導電体層２２２は、導電体層２２２ａ（２２２ａＫ、２２２ａＬ、及び２２２ａＭ）、２２２ｂ（２２２ｂＫ、２２２ｂＬ、及び２２２ｂＭ）、及び２２２ｃ（２２２ｃＫ、２２２ｃＬ、及び２２２ｃＭ）を含む。
第２のブロック絶縁膜５２（５２Ｋ、５２Ｌ、及び５２Ｍ）、導電体層２２２ａ、２２２ｂ、及び２２２ｃは、それぞれ第２のブロック絶縁膜５３、導電体層２３２ａ、２３２ｂ、及び２３２ｃと同様である。このため、第２のブロック絶縁膜５２、導電体層２２２ａ、２２２ｂ、及び２２２ｃについて、以下に説明される点以外の点については、それぞれ、第２のブロック絶縁膜５３、導電体層２３２ａ、２３２ｂ、及び２３２ｃについての説明が当てはまるとともに詳細な説明は省略される。
導電体層２２２ａは、導電体層２２ａと同様に、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも薄く形成されている。具体的には、導電体層２２２ａＫの厚さの平均は、導電体層２２２ａＬの厚さの平均より小さい。導電体層２２２ａＬの厚さの平均は、導電体層２２２ａＭの厚さの平均より小さい。導電体層２２２ａの厚さは、ＹＺ平面における導電体層２２２ｃと導電体層２２２ｂとの間の長さである。
導電体層２２２ｂは、導電体層２２ｂと同様に、部材ＳＬＴに近い側に位置するものの方が、部材ＳＬＴから遠い側に位置するものよりも厚く形成されている。具体的には、導電体層２２２ｂＫの厚さの平均は、導電体層２２２ｂＬの厚さの平均より大きい。導電体層２２２ｂＬの厚さの平均は、導電体層２２２ｂＭの厚さの平均より大きい。導電体層２２２ｂの厚さは、導電体層２２２ｂのＹ方向またはＺ方向の厚さである。
導電体層２２２ｃＫ、２２２ｃＬ、及び２２２ｃＭの厚さは、略均一に形成されていてもいなくてもよい。導電体層２２２ｃＫは、導電体層２２２ｂＫに含まれるフッ素が、導電体層２２２ａＫ、２２２ｃＫ及び第２のブロック絶縁膜５２を越えて、絶縁体層３３、絶縁体層３４、及び（又は）第１のブロック絶縁膜４５に拡散しない程度の厚さであればよい。
［２－２］半導体記憶装置１ｂの製造方法
以下に、図２１を適宜参照して、第２実施形態に係る半導体記憶装置１ｂにおける、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図２１は、第２実施形態に係る半導体記憶装置１ｂの製造方法の一例を示すフローチャートである。図２２及び図２３のそれぞれは、第２実施形態に係る半導体記憶装置１ｂの製造途中の断面構造の一例である。図２２及び図２３は、それぞれ図４及び図６と同じ領域の断面を示している。
まず、第１実施形態と同様に、ステップＳ１０１～ステップＳ１０３の処理が順に実行される。
次に、図２２及び図２３に示されるように、第２のブロック絶縁膜５２～５４及び導電体層２２２ｃ～２４２ｃが形成される（ステップＳ２０１）。図２２には例として第２のブロック絶縁膜５３及び導電体層２３２ｃが示されているが、第２のブロック絶縁膜５２及び５４並びに導電体層２２２ｃ及び２４２ｃについても同様である。
具体的には、ステップＳ１０３で形成された空間７２～７４の露出した部分の表面上に第２のブロック絶縁膜５２～５４がそれぞれ形成される。その後、第２のブロック絶縁膜５２～５４の表面上に、それぞれ導電体層２２２ｃ～２４２ｃが形成される。より具体的には、以下の通りである。例えば、タングステンと酸素とアンモニアとを含んだガスが、スリットＳＨを介して、空間７２～７４に到達する。このとき用いるガスに、フッ素は含まれない。タングステンと酸素とは、アンモニアによって還元され、空間７２～７４内でそれぞれ露出した第２のブロック絶縁膜５２～５４の上に堆積される。この結果、タングステンと酸素と窒素とを含んだ導電体層２２２ｃ～２４２ｃがそれぞれ形成される。
このとき、第２のブロック絶縁膜５２Ｋ～５４Ｋの厚さ、第２のブロック絶縁膜５２Ｌ～５４Ｌの厚さ、及び第２のブロック絶縁膜５２Ｍ～５４Ｍの厚さは、略均一に形成されていてもよい。導電体層２２２ｃＫ～２４２ｃＫの厚さと、導電体層２２２ｃＬ～２４２ｃＬの厚さと、導電体層２２２ｃＭ～２４２ｃＭの厚さとは、略均一に形成されていてもよい。
導電体層２２２ｃ～２４２ｃの形成によっても、空間７２～７４の一部は埋め込まれずに、空間７２～７４として残存する。タングステンと酸素とを含むガスは、例えばＷＯＣｌ４やＷＯ２Ｃｌ２である。本工程における成膜は、例えばＣＶＤである。
それから、第１実施形態と同様に、ステップＳ１０４～ステップＳ１０７の処理が順に実行される。これにより、第２実施形態において、メモリセルアレイ内の積層配線構造が形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良い。
［２－３］第２実施形態の利点（効果）
以上で説明した第２実施形態に係る半導体記憶装置１ｂによれば、第１実施形態と同様に、メモリセルトランジスタの電気特性の劣化を抑制することができ、高品質の半導体記憶装置を提供することができる。更に、第２実施形態に係る半導体記憶装置１ｂによれば、フッ素の拡散を第１実施形態に係る半導体記憶装置１よりも効果的に低減でき得る。
まず、第２実施形態に係る半導体記憶装置１ｂによれば、第１実施形態と同様に、積層配線ＬＬにバリアメタルを有しない。半導体記憶装置１ｂは、バリアメタルを有しない替わりに、フッ素を含まないタングステンの層を有する。このような構造を有することで、半導体記憶装置１ｂは、第１実施形態の比較例に係る半導体記憶装置１１１と比較して、積層配線ＬＬの電気抵抗が低い。且つ、半導体記憶装置１ｂは、積層配線ＬＬの電気抵抗を低く保ちつつ、フッ素が積層配線ＬＬと接している層間絶縁膜及びメモリピラーＭＰの絶縁膜に拡散することを防ぎ得る。
また、第２実施形態に係る半導体記憶装置１ｂによれば、第１実施形態と同様に、第１実施形態の比較例に係る半導体記憶装置１１１と比較して、積層配線ＬＬの内部に空隙を残しにくくすることが可能である。空隙を残しにくくすることで、半導体記憶装置１ｂは、半導体記憶装置１１１と比較して、電流のリークを引き起こす危険性を下げることが可能である。また、空隙を残しにくくすることで、半導体記憶装置１ｂは、半導体記憶装置１１１と比較してワード線ＷＬの電気抵抗を低減でき得る。
更に、前述の通り、半導体記憶装置１ｂの導電体層２２２ｃ～２４２ｃは、タングステンと酸素とに加え、窒素を更に含んでいる。導電体層２２２ｃ～２４２ｃが窒素を含むことにより、導電体層２２２ｃ～２４２ｃの内部のタングステンの一部は窒化している。窒化タングステンの結晶は、タングステンの結晶と比較して、粒径が小さくなる。拡散は結晶の粒界に沿って進むため、結晶を構成する要素の粒径が小さい場合、フッ素拡散が起こりにくくなる。すなわち、窒化タングステンの方がタングステンよりもフッ素が拡散しづらい。
このため、導電体層２２２ｃ～２４２ｃは、導電体層２２２ａ～２４２ａ及び導電体層２２ａ～２４ａよりも、フッ素の拡散が起こりにくい。すなわち、積層配線ＬＬに窒化タングステンを含んだ導電体層２２２ｃ～２４２ｃを有する、第２実施形態に係る半導体記憶装置１ｂの方が、積層配線ＬＬに窒化タングステンを含まない第１実施形態に係る半導体記憶装置１よりもフッ素の拡散を低減でき得る。すなわち、第２実施形態に係る半導体記憶装置１ｂによれば、フッ素の拡散を第１実施形態に係る半導体記憶装置１よりも効果的に低減でき得る。
［３］その他の変形例等
第１乃至第２実施形態において、半導体記憶装置１及び１ｂの構造はその他の構造であっても良い。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“実質的に同じ”、“略同じ”“略均一”とは、製造ばらつきによる誤差も含んでいる。
本発明の第１乃至第２実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第１乃至第２実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。第１乃至第２実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２，１１１…半導体記憶装置、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２５，５６…導電体層、３０～３４…絶縁体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５，５２～５４…ブロック絶縁膜、６０～６２…犠牲部材、１００…メモリコントローラ、ＢＬ０～ＢＬｍ…ビット線、ＢＬＫ０～ＢＬＫｎ…ブロック、ＭＴ０～ＭＴ７…メモリセルトランジスタ、ＳＧＤ０～ＳＧＤ３…選択ゲート線、ＳＴ１…選択トランジスタ、ＳＴ２…選択トランジスタ、ＳＵ０～ＳＵ４…ストリングユニット、ＳＵ０…ストリングユニット、ＷＬ０～ＷＬ７…ワード線

Claims (18)

  1. 第１絶縁体層と、
    前記第１絶縁体層の上方に設けられ、タングステンを含み、且つ第１サブ導電体層及び第２サブ導電体層を有する第１導電体層と、
    前記第１絶縁体層及び前記第１導電体層を貫通し、第１方向に延伸する第１ピラーと、
    前記第１絶縁体層及び前記第１導電体層を貫通し、前記第１方向に延伸する第２ピラーと、
    前記第１方向及び前記第１方向と交差する第２方向（ｘ方向）に延伸し、前記第１絶縁体層及び前記第１導電体層を分断する第２絶縁体層と、を備え、
    前記第１ピラーは、前記第１方向及び第２方向と交差する第３方向において、前記第２絶縁体層と前記第２ピラーとの間に位置し、
    前記第１サブ導電体層は、前記第２サブ導電体層に接し、且つ前記第２サブ導電体層と前記第１絶縁体層との間に設けられ、
    前記第１サブ導電体層におけるフッ素の濃度は、前記第２サブ導電体層におけるフッ素の濃度よりも低く、
    前記第１サブ導電体層は、前記第２絶縁体層と前記第１ピラーとの間の第１部分、及び前記第１ピラーと前記第２ピラーとの間の第２部分を含み、
    前記第１部分における前記第１サブ導電体層の厚さは、前記第２部分における前記第１サブ導電体層の厚さよりも薄い、
    半導体記憶装置。
  2. 前記第１サブ導電体層は、前記第１絶縁体層に接する、
    請求項１に記載の半導体記憶装置。
  3. 前記第１サブ導電体層と前記第２サブ導電体層の反対側で接する第３絶縁体層を更に備える、
    請求項１に記載の半導体記憶装置。
  4. 前記第１サブ導電体層における酸素濃度は、前記第２サブ導電体層における酸素濃度よりも高い、
    請求項１に記載の半導体記憶装置。
  5. 前記第１サブ導電体層と、前記第１絶縁体層との間に、タングステン、酸素、及び窒素を含む第３サブ導電体層を更に備える、
    請求項１に記載の半導体記憶装置。
  6. 前記第１方向に延伸し、前記第１絶縁体層及び前記第１導電体層を貫通し、前記第３方向において、前記第１ピラーの反対側に位置し、前記第１ピラーとともに前記第２ピラーを挟む第３ピラーと、を更に有し、
    前記第１サブ導電体層は、前記第２ピラーと前記第３ピラーとの間の第３部分を更に含み、
    前記第２部分における前記第１サブ導電体層の厚さは、前記第３部分における前記第１サブ導電体層の厚さよりも薄い、
    請求項１に記載の半導体記憶装置。
  7. 前記第３絶縁体層は、酸素とアルミニウムを含む、
    請求項３に記載の半導体記憶装置。
  8. 前記第３サブ導電体層は、前記第１サブ導電体層よりも粒径の小さい結晶を含む、
    請求項５に記載の半導体記憶装置。
  9. 前記第３サブ導電体層における酸素濃度は、前記第２サブ導電体層における酸素濃度よりも高い、
    請求項５に記載の半導体記憶装置。
  10. 犠牲層と第１絶縁体層とが交互に積層された積層体を形成することと、
    各々が前記積層体を貫通する第１ピラー及び第２ピラーを形成することと、
    前記積層体を分断するスリットを形成することと、
    前記スリットを介して前記犠牲層を選択的に除去することと、
    前記犠牲層が除去された空間の一部に、第１サブ導電体層を形成することと、
    前記第１サブ導電体層の一部をエッチングすることと、
    前記第１サブ導電体層上に、第２サブ導電体層を形成することと、
    前記スリット中に第２絶縁体層を形成することと、
    を備え、
    前記第１ピラーは、第１方向において、前記第２絶縁体層と前記第２ピラーとの間に位置し、
    前記第１サブ導電体層におけるフッ素の濃度は、前記第２サブ導電体層におけるフッ素の濃度よりも低く、
    前記第１サブ導電体層は、前記第２絶縁体層と前記第１ピラーとの間の第１部分、及び前記第１ピラーと前記第２ピラーとの間の第２部分を含み、
    前記第１部分における前記第１サブ導電体層の厚さは、前記第２部分における前記第１サブ導電体層の厚さよりも薄い、
    半導体記憶装置の製造方法。
  11. 前記スリットを介して前記犠牲層を選択的に除去した後に、前記犠牲層が除去された空間の一部に、酸素とアルミニウムを含む第１サブ絶縁体層を形成することを更に備え、
    前記第１サブ導電体層を形成することは、前記第１サブ導電体層を、前記第１サブ絶縁体層上に形成することを含む、
    請求項１０に記載の半導体記憶装置の製造方法。
  12. 前記スリットを介して前記犠牲層を選択的に除去した後に、前記犠牲層が除去された空間の一部に、タングステン、酸素、及び窒素を含む第３サブ導電体層を形成することを更に備え、
    前記第１サブ導電体層を形成することは、前記第１サブ導電体層を、第３サブ導電体層上に形成することを含む、
    請求項１０に記載の半導体記憶装置の製造方法。
  13. 前記第１サブ導電体層における酸素濃度は、前記第２サブ導電体層における酸素濃度よりも高い、
    請求項１０に記載の半導体記憶装置の製造方法。
  14. 前記第１ピラー及び前記第２ピラーを形成することは、前記積層体を貫通し、前記第１方向において、前記第１ピラーの反対側に位置し、前記第１ピラーとともに前記第２ピラーを挟む第３ピラーを形成することを更に含み、
    前記第１サブ導電体層は、前記第２ピラーと前記第３ピラーとの間の第３部分を更に含み、
    前記第２部分における前記第１サブ導電体層の厚さは、前記第３部分における前記第１サブ導電体層の厚さよりも薄い、
    請求項１０に記載の半導体記憶装置の製造方法。
  15. 前記第１サブ導電体層を形成することは、タングステン、酸素、及び水素を含むガスを用いて行われ、
    前記第２サブ導電体層を形成することは、タングステン、フッ素、及び水素を含むガスを用いて行われる、
    請求項１０に記載の半導体記憶装置の製造方法。
  16. 前記第１サブ導電体層を形成することは、ＷＯＣｌ４を含むガスを用いて行われる、
    請求項１０に記載の半導体記憶装置の製造方法。
  17. 前記第１サブ導電体層の一部をエッチングすることは、タングステンとフッ素とを含むガスを用いて行われ、
    前記第２サブ導電体層を形成することは、タングステン、フッ素、及び水素を含むガスを用いて行われる、
    請求項１０に記載の半導体記憶装置の製造方法。
  18. 前記第３サブ導電体層は、前記第１サブ導電体層よりも粒径の小さい結晶を含む、
    請求項１２に記載の半導体記憶装置の製造方法。
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