CN111448659A - 存储器件及其形成方法 - Google Patents

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Abstract

一种用于形成存储器件的方法包括提供初始半导体结构，该初始半导体结构包括：基础衬底；形成于基础衬底上的第一牺牲层；设置在第一牺牲层上的堆叠结构；穿过堆叠结构和第一牺牲层形成的多个沟道；以及穿过堆叠结构形成并且暴露第一牺牲层的栅极线沟槽。该方法还包括：在栅极线沟槽的侧壁上形成至少一个保护层；使用至少一个保护层作为蚀刻掩模来去除第一牺牲层，以暴露多个沟道中的每者的部分和基础衬底的表面；以及在基础衬底和多个沟道的所暴露的表面上形成外延层。

Description

存储器件及其形成方法
技术领域
概括而言，本公开内容涉及半导体制备技术领域，更具体地，本公开内容涉及存储器件及其制备方法。
背景技术
随着平面闪速存储器的发展，半导体电子器件的制造工艺已经取得了长足的进步。然而，近年来，平面闪速存储器的持续发展遇到了很多挑战，例如，物理限制、现有光刻技术限制、存储电子密度限制等。在这一背景下，为了解决平面闪速存储器遇到的困难，并且追求每存储单元的较低制造成本，出现了各种三维(3D)闪速存储器结构，包括3D或非(NOR)和3D与非(NAND)。
在具有NOR型结构的3D闪速存储器中，存储单元并联布置在位线和地线之间，而在具有NAND型结构的3D闪速存储器中，存储单元串联布置在位线和地线之间。具有串列(tandem)结构的NAND闪速存储器具有较低读取速度，但是具有较高写入速度和擦除速度。因此，这种NAND闪速存储器适于存储数据。此外，这种NAND闪速存储器还展现出了很多关于数据存储的优点，诸如小单元尺寸和大存储容量。
3D NAND闪速存储器包括堆叠结构。所述堆叠结构包括交替布置的多个氮化硅层和多个氧化硅层。也就是说，3D NAND闪速存储器包括多层的氮化物-氧化物(NO)堆叠结构。在NO堆叠结构中的层的数量大于或者等于128的情况下，在制备过程期间，通常使用侧壁选择性外延生长(SEG)。由侧壁SEG形成的结构通常是L形的，并且该结构的部分是从沟道的侧壁生长的。相应地，在侧壁SEG之前，必须去除处于沟道的底部部分处的氧化物-氮化物-氧化物(ONO)结构。然而，由于位于沟道的下端的ONO结构的膜特性与NO堆叠结构的膜特性类似，因而在去除ONO结构时，NO堆叠结构也可能遭到损伤，其将使得所形成的3D NAND闪速存储器的性能不合乎预期。
所公开的用于形成存储器件的方法涉及解决上文阐述的一个或多个问题以及本领域的其它问题。
发明内容
本公开内容的一个方面提供了一种用于形成存储器件的方法。所述方法包括提供初始半导体结构，所述初始半导体结构包括：基础衬底；形成于基础衬底上的第一牺牲层；设置在第一牺牲层上的堆叠结构；穿过堆叠结构和第一牺牲层形成的多个沟道；以及穿过堆叠结构形成并且暴露第一牺牲层的栅极线沟槽。所述方法还包括：在栅极线沟槽的侧壁上形成至少一个保护层；使用所述至少一个保护层作为蚀刻掩模去除第一牺牲层，以暴露所述多个沟道中的每个沟道的部分和基础衬底的表面；以及在基础衬底和所述多个沟道的所暴露的表面上形成外延层。
本公开内容的另一方面提供了一种用于形成存储器件的方法。所述方法包括提供初始半导体结构，所述初始半导体结构包括：基础衬底；形成于所述基础衬底上的第一停止层；形成于所述第一停止层上的第一牺牲层；设置在所述第一牺牲层上的第二停止层；设置在所述第二停止层上的堆叠结构；穿过所述堆叠结构形成并且进入到所述基础衬底内的多个沟道；以及穿过所述堆叠结构形成并且暴露所述第一牺牲层的栅极线沟槽。所述方法进一步包括：在所述栅极线沟槽的底部和侧壁上形成保护层；去除所述保护层的形成在所述栅极线沟槽的底部上的部分；使用所述保护层作为蚀刻掩模来去除所述第一牺牲层，以暴露所述多个沟道中的每者的部分和所述基础衬底的表面；以及在所述基础衬底和所述多个沟道的所暴露的表面上形成外延层。
本公开内容的另一方面提供了一种用于形成存储器件的方法。所述方法包括提供一种初始半导体结构，所述初始半导体结构包括：基础衬底；形成于所述基础衬底上的第一牺牲层；设置在所述第一牺牲层上并且包括交替布置的多个层间电介质层和多个牺牲层的堆叠结构；穿过所述堆叠结构和所述第一牺牲层形成的多个沟道；顺次设置在每一沟道的侧壁上的隧穿层、电子捕获层和阻挡层；形成在所述堆叠结构上的栅极线帽盖层；以及穿过所述栅极线帽盖层和所述堆叠结构形成并且暴露所述第一牺牲层的栅极线沟槽。所述方法还包括：顺次地在所述栅极线沟槽的底部和侧壁上以及所述栅极线帽盖层的顶表面上形成由第一材料构成的第一保护层，在所述第一保护层上形成由第二材料构成的第二保护层，在所述第二保护层上形成由第三材料构成的第三保护层。所述第一材料、所述第二材料和所述第三材料互不相同。所述方法进一步包括：去除所述第一保护层、所述第二保护层和所述第三保护层的形成在所述栅极线沟槽的底部上的部分；使用所述第一保护层、所述第二保护层和所述第三保护层作为蚀刻掩模来去除所述第一牺牲层，以暴露所述阻挡层的部分；使用所述第一保护层、所述第二保护层和所述第三保护层作为蚀刻掩模来去除所述阻挡层的所暴露的部分；去除所述电子捕获层和所述隧穿层的部分，以暴露每一沟道；以及在所述基础衬底和所述多个沟道的所暴露的表面上形成外延层。
本领域技术人员根据本公开内容的描述、权利要求和附图能够理解本公开内容的其它方面。
附图说明
下文的附图仅是根据各种所公开实施例的用于举例说明目的的示例，而非意在限制本公开内容的范围。
图1-2示出了处于3D NAND闪速存储器的制备过程的某些阶段中的半导体结构的示意图；
图3示出了根据本公开内容的各种实施例的用于形成存储器件的示例性方法的流程图；
图4-14示出了根据本公开内容的各种实施例的处于用于形成存储器件的示例性方法的某些阶段中的半导体结构的示意图；
图15示出了根据本公开内容的各种实施例的用于形成存储器件的另一示例性方法的流程图；
图16-22示出了根据本公开内容的各种实施例的处于用于形成存储器件的示例性方法的某些阶段中的半导体结构的示意图；
图23示出了根据本公开内容的各种实施例的用于形成存储器件的另一示例性方法的流程图；并且
图24-30示出了根据本公开内容的各种实施例的处于用于形成存储器件的示例性方法的某些阶段中的半导体结构的示意图。
具体实施方式
现在将详细参考附图中所例示的本发明的示例性实施例。只要有可能，就将遍及附图使用相同的附图标记以指示相同或相似部分。
图1-2示出了处于3D NAND闪速存储器的制备过程的某些阶段中的半导体结构的示意图。参考图1，在3D NAND闪速存储器的制备过程期间，在基础衬底100上形成第一牺牲层101。第一牺牲层101由多晶硅构成。之后，在第一牺牲层101上形成由多个层间电介质层106和多个牺牲层105形成的堆叠结构。所述多个层间电介质层106和所述多个牺牲层105沿垂直于基础衬底100的表面的方向交替布置。所述多个牺牲层105由氮化硅构成并且所述多个层间电介质层106由氧化硅构成，使得所述堆叠结构包括多层氮化物-氧化物(NO)堆叠结构。
参考图1，遍及包括多个NO堆叠的NO堆叠结构和第一牺牲层101形成多个沟道109。接下来，在每一沟道109的侧壁表面上顺次设置隧穿层102、电子捕获层103和阻挡层104，以将沟道109与NO堆叠结构和第一牺牲层101分开。沟道109由多晶硅构成，隧穿层102由氧化物(例如，氮氧化硅)构成，电子捕获层103由氮化物(例如，氮化硅)构成，并且阻挡层104由氧化物(例如，氧化硅)构成。也就是说，氧化物-氮化物-氧化物(ONO)结构形成于每一沟道109的侧壁表面上。此外，栅极线帽盖层107形成在NO堆叠结构的顶表面上。栅极线帽盖层107由氧化硅构成，并且覆盖多个沟道109。
参考图1，遍及NO堆叠结构形成栅极线沟槽108，以暴露第一牺牲层101。也就是说，栅极线沟槽108的底表面形成于第一牺牲层101中。
此外，参考图2，去除第一牺牲层101，并且去除ONO结构的形成在每一沟道109的底部部分上的部分，其包括隧穿层102、电子捕获层103和阻挡层104。照此，暴露了沟道109的部分和基础衬底的顶表面。此外，在接下来的选择性外延生长(SEG)工艺中，硅可以在基础衬底100的表面以及沟道109的侧壁表面上外延生长。
然而，所述ONO结构的特性与NO堆叠结构的特性基本类似。因此，去除ONO结构的形成在每一沟道109的底部部分上的部分的工艺还可能对NO堆叠结构和栅极线帽盖层107造成显著损伤。在图2中，虚线指示栅极线沟槽的初始轮廓，并且箭头示意性地示出了在去除ONO结构的形成在每一沟道109的底部部分上的部分的工艺中栅极线沟槽的轮廓演变。例如，在该工艺期间，可以降低栅极线帽盖层107的厚度，可以扩大栅极线沟槽的尺寸，并且可能对所述多个层间电介质层106和所述多个牺牲层105造成损伤。此外，在后续的硅的SEG期间，可能在牺牲层105的表面上形成缺陷。照此，可能降低所形成的3D NAND闪速存储器的电性能。
本公开内容提供了存储器件以及用于形成所述存储器件的方法。图3示出了根据本公开内容的各种实施例的示例性方法的流程图，以及图4-14示出了处于所述示例性方法的某些阶段中的半导体结构的示意图。
参考图3，可以提供一种初始半导体结构，该初始半导体结构可以包括：基础衬底；形成于基础衬底上的第一牺牲层；设置在第一牺牲层上并且包括交替布置的多个层间电介质层和多个牺牲层的堆叠结构；穿过堆叠结构和第一牺牲层形成的多个沟道；顺次设置在每一沟道的侧壁表面上以将沟道与堆叠结构和第一牺牲层隔开的隧穿层、电子捕获层和阻挡层；以及穿过堆叠结构形成以暴露第一牺牲层的栅极线沟槽(S501)。图4示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图4，可以提供一种初始半导体结构。该初始半导体结构可以包括基础衬底200和形成于基础衬底200上的第一牺牲层201。基础衬底200可以由硅、锗、硅锗或者任何适当的半导体材料构成。第一牺牲层201可以由多晶硅构成。
在一个实施例中，该初始半导体结构还可以包括形成于基础衬底200和第一牺牲层201之间的第一停止层210a，以及形成于第一牺牲层201上的第二停止层210b。第一停止层210a和第二停止层210b可以由氧化硅、氮化硅或者任何其它适当材料构成。此外，第一停止层210a和第二停止层210b可以在后续的去除第一牺牲层201的工艺期间起着停止层的作用。
此外，该初始半导体结构可以包括形成于第一牺牲层201上的堆叠结构。该堆叠结构可以包括交替布置的多个层间电介质层206和多个牺牲层205。在一些实施例中，该多个牺牲层205可以由氮化物(例如，氮化硅)构成，并且该多个层间电介质层206可以由氧化物(例如，氧化硅)构成。该堆叠结构可以是包括多个NO堆叠的NO堆叠结构。
在一个实施例中，该初始半导体结构可以包括穿过NO堆叠结构和第一牺牲层201形成的多个沟道209。此外，初始半导体结构可以包括在每一沟道209的侧壁表面上顺次设置的隧穿层202、电子捕获层203和阻挡层204，以将沟道209与NO堆叠结构和第一牺牲层201隔开。沟道209可以由多晶硅构成，隧穿层202可以由氧化物(例如，氮氧化硅)构成，电子捕获层203可以由氮化物(例如，氮化硅)构成，并且阻挡层204可以由氧化物(例如，氧化硅)构成。也就是说，ONO结构可以形成于每一沟道209的侧壁表面上。
参考图4，该初始半导体结构可以包括穿过NO堆叠结构形成以暴露第一牺牲层201的栅极线沟槽208。栅极线沟槽208的底表面可以形成于第一牺牲层201中。在一个实施例中，当第二停止层210b形成在第一牺牲层201上时，栅极线沟槽208可以穿透第二停止层210b以暴露第一牺牲层201。
在一个实施例中，该初始半导体结构可以包括形成在NO堆叠结构的顶表面上的栅极线帽盖层207。栅极线帽盖层207可以由氧化物(例如，氧化硅)构成，并且覆盖多个沟道209。对应地，栅极线沟槽208还可以穿透栅极线帽盖层207。
此外，重新参考图3，可以顺次在栅极线沟槽的底部和侧壁上形成由第一材料构成的第一保护层和由第二材料构成的第二保护层(S502)。图5示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图5，可以在栅极线沟槽208的底部和侧壁上形成第一保护层211。第一保护层211还可以覆盖栅极线帽盖层207的表面。此外，可以在第一保护层211上形成第二保护层212。在一个实施例中，第一保护层211可以由第一材料构成，并且第二保护层212可以由第二材料构成。第二材料可以不同于第一材料。例如，第一材料可以包括氮化硅，并且第二材料可以包括氧化硅。在一个实施例中，第一保护层211和第二保护层212中的每一者可以是通过原子层淀积(ALD)工艺、化学气相淀积(CVD)工艺或者其它适当的淀积工艺形成的。
第一保护层211的厚度可以不是太小或太大。当第一保护层211的厚度太小时，第一保护层211可能无法在后续制备工艺中为NO堆叠结构和栅极线帽盖层207提供足够保护。然而，当第一保护层211的厚度太大时，形成于栅极线沟槽208的侧壁表面上的膜层的总厚度可能太大，从而使得后续的对第一牺牲层201的去除变得困难。此外，过大的厚度还可能使得第一保护层211在接下来的工艺中难以去除。因此，在一个实施例中，第一保护层211的厚度可以处于大约2nm到5nm的范围内。
第二保护层212的厚度可以不是太小或太大。当第二保护层212的厚度太小时，第二保护层212可能无法在后续制备工艺中为第一保护层211提供足够保护。然而，当第二保护层212的厚度太大时，形成于栅极线沟槽208的侧壁表面上的膜层的总厚度可能太大，从而使得后续的对第一牺牲层201的去除变得困难。此外，过大的厚度还可能使得第二保护层212在接下来的工艺中难以去除。因此，在一个实施例中，第二保护层212的厚度可以处于大约10nm到15nm的范围内。
此外，重新参考图3，可以去除第一保护层和第二保护层的形成于栅极线沟槽的底部上的部分，从而暴露第一牺牲层(S503)。图6示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图6，可以去除第一保护层211和第二保护层212的形成于栅极线沟槽208的底部上的部分，以暴露第一牺牲层201。在一个实施例中，可以通过干法蚀刻工艺去除第一保护层211和第二保护层212的所述部分。
此外，参考图3，可以在第二保护层上以及第一牺牲层在栅极线沟槽的底部处所暴露的部分上形成由第一材料构成的第三保护层(S504)。图7示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图7，可以在第二保护层212以及在栅极线沟槽208的底部处所暴露的第一牺牲层201上形成第三保护层213。在一个实施例中，第三保护层213可以由第一材料构成。也就是说，用于形成第三保护层213的材料可以与用于形成第一保护层211的材料相同。例如，第一保护层211和第三保护层213可以由氮化硅构成。第三保护层213可以是通过ALD工艺、CVD工艺或其它适当的淀积工艺形成的。
第三保护层213的厚度可以不是太小或太大。当第三保护层213的厚度太小时，第三保护层213可能无法在后续制备工艺中为第二保护层212和第一保护层211提供足够保护。然而，当第三保护层213的厚度太大时，形成于栅极线沟槽208的侧壁表面上的膜层的总厚度可能太大，从而使得后续的对第一牺牲层201的去除变得困难。此外，过大的厚度还可能使得第三保护层213在接下来的工艺中难以去除。因此，在一个实施例中，第三保护层213的厚度可以处于大约15nm到30nm的范围内。
应当指出，在形成第三保护层213之后，栅极线沟槽208的侧壁表面可以顺次被第一保护层211、第二保护层212和第三保护层213覆盖。在一个实施例中，由于第一保护层211、第二保护层212和第三保护层213分别由氮化硅、氧化硅和氮化硅构成，因而栅极线沟槽208的侧壁表面可以被氮化物-氧化物-氮化物(NON)结构覆盖。
此外，参考图3，可以去除第三保护层的形成于栅极线沟槽的底部上的部分，以暴露第一牺牲层(S505)。图8示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图8，可以去除第三保护层213的形成于栅极线沟槽208的底部上的部分，以暴露第一牺牲层201。在一个实施例中，可以通过干法蚀刻工艺去除第三保护层213的形成在栅极线沟槽208的底部上的部分。在去除第三保护层213的所述部分之后，第三保护层213可以直接连接至处于栅极线沟槽208的底部拐角处的第一保护层211。
此外，参考图3，可以在使用第一保护层、第二保护层和第三保护层作为蚀刻掩模的情况下去除第一牺牲层，以暴露阻挡层的部分(S506)。图9示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图9，可以使用第一保护层211、第二保护层212和第三保护层213作为蚀刻掩模来去除第一牺牲层201。在一个实施例中，由于第一牺牲层201由多晶硅构成，因而可以通过能够在去除多晶硅的同时对氮化硅具有有限的蚀刻效果的高度选择性蚀刻工艺去除第一牺牲层201。在一个实施例中，可以通过干法蚀刻工艺去除第一牺牲层201。例如，可以使用含有氯的气体或者对多晶硅具有高蚀刻比并且对氮化硅具有低蚀刻比的任何其它适当的气体作为蚀刻气体来去除第一牺牲层201。
应当指出，在去除第一牺牲层201之后，可以暴露形成在每一沟道209上的阻挡层204的部分。
此外，返回图3，可以使用第一保护层、第二保护层和第三保护层作为蚀刻掩模来去除阻挡层的所暴露的部分(S507)。图10示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图10，可以使用第一保护层211、第二保护层212和第三保护层213作为蚀刻掩模来去除阻挡层204的所暴露的部分，从而部分地暴露电子捕获层203。在一个实施例中，可以通过湿法蚀刻工艺暴露阻挡层204的在去除了第一牺牲层201(参考图8)之后所暴露的部分。例如，可以采取使用稀释氢氟酸作为蚀刻剂的缓冲氧化物蚀刻(BOE)工艺来去除阻挡层204。由于稀释氢氟酸对氧化硅表现出了显著高于对氮化硅的蚀刻比，因而在阻挡层204的去除期间，可以不去除第三保护层213和第一保护层211。在一个实施例中，第一停止层210a和第二停止层210b由氮化硅构成，并且对应地，在去除阻挡层204时，可以不去除第一停止层210a和第二停止层210b。在其它实施例中，第一停止层210a和第二停止层210b由氧化硅构成，因而在去除阻挡层204时可以去除第一停止层210a和第二停止层210b。
此外，参考图3，可以去除电子捕获层和隧穿层的在去除阻挡层的所述部分之后所暴露的部分，并且还可以去除第三保护层(S508)。图11示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图11，可以去除电子捕获层203和隧穿层202的在去除阻挡层204的所述部分之后所暴露的部分，并且还可以去除第三保护层213(参考图10)。在一个实施例中，可以在去除电子捕获层203和隧穿层202的所暴露的部分的工艺期间去除第三保护层213。
在一个实施例中，可以通过使用磷酸作为蚀刻剂的蚀刻工艺去除电子捕获层203和隧穿层202的所暴露的部分以及第三保护层213。此外，在第一停止层210a和第二停止层210b由氮化硅构成时，还可以在去除电子捕获层203、隧穿层202和第三保护层213时去除第一停止层210a和第二停止层210b。
应当指出，在去除第三保护层213之后，可以暴露第二保护层212，并且在后续的SEG工艺中，硅可以无法在第二保护层212的所暴露的表面上生长。
此外，返回图3，可以通过侧壁选择性外延生长在基础衬底和沟道的所暴露的表面上形成外延层(S509)。图12示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图12，通过侧壁SEG，可以在基础衬底200和沟道209的所暴露的表面上生长外延层215。在一个实施例中，外延层215可以由硅构成。由于栅极线沟槽208的侧壁表面被由氧化硅构成的第二保护层212覆盖，因而外延层215可以不形成在栅极线沟槽208的侧壁表面上。照此，可以防止在多个牺牲层205上形成硅缺陷，其有助于提高半导体器件的性能。
此外，返回图3，可以去除第二保护层(S510)。图13示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图13，可以去除第二保护层212(参考图12)。在一个实施例中，第二保护层212可以由氧化硅构成，并且对应地，可以通过使用稀释氢氟酸作为蚀刻剂的BOE工艺去除第二保护层212。应当指出，在BOE工艺期间，针对氧化硅的蚀刻速率显著高于针对氮化硅的蚀刻速率。因此，在第一保护层211由氮化硅构成时，由于第一保护层211的存在，可以防止所述多个层间电介质层206和栅极线帽盖层207受到损伤。
此外，返回图3，可以去除第一保护层和多个牺牲层(S511)。图14示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图14，在去除第二保护层212(参考图12)之后，可以去除第一保护层211(参考图13)和多个牺牲层205(参考图13)。在一个实施例中，第一保护层211和多个牺牲层205可以由氮化硅构成，并且对应地，可以通过使用磷酸作为蚀刻剂的蚀刻工艺去除第一保护层211和多个牺牲层205。
在一个实施例中，该制备方法可以进一步包括在去除多个牺牲层205之后所形成的空白空间内形成多个金属栅极层(未示出)。
根据所公开的制备方法，在去除氧化物-氮化物-氧化物(ONO)结构位于每一沟道的下端处的部分之前，在栅极线沟槽的侧壁表面上形成氮化物-氧化物-氮化物(NON)结构。照此，在去除ONO结构的所述部分时，NON结构可以能够为NO堆叠结构提供保护。因此，在去除第一牺牲层以及ONO结构位于每一沟道的下端处的部分期间，可以防止对NO堆叠结构和栅极线帽盖层造成损伤，并且可以不增大栅极线沟槽的尺寸。此外，在后续的侧壁SEG工艺期间，可以不在多个牺牲层的表面上形成硅缺陷。因此，所公开的方法可以能够提高所形成的3D NAND闪速存储器的性能。
本公开内容还提供了另一种用于形成存储器件的方法。图15示出了根据本公开内容的各种实施例的示例性方法的流程图，图16-22示出了处于示例性方法的某些阶段上的半导体结构的示意图。
参考图15，可以提供一种初始半导体结构，该初始半导体结构可以包括：基础衬底；形成于基础衬底上的第一牺牲层；设置在第一牺牲层上并且包括交替布置的多个层间电介质层和多个牺牲层的堆叠结构；穿过堆叠结构和第一牺牲层形成的多个沟道；顺次设置在每一沟道的侧壁表面上以将沟道与堆叠结构和第一牺牲层隔开的隧穿层、电子捕获层和阻挡层；以及穿过堆叠结构形成以暴露第一牺牲层的栅极线沟槽(S601)。图16示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图16，可以提供一种初始半导体结构。该初始半导体结构可以包括基础衬底300和形成于基础衬底300上的第一牺牲层301。基础衬底300可以由硅、锗、硅锗或者任何适当的半导体材料构成。第一牺牲层301可以由多晶硅构成。
在一个实施例中，该初始半导体结构还可以包括形成于基础衬底300和第一牺牲层301之间的第一停止层310a，以及形成于第一牺牲层301上的第二停止层310b。第一停止层310a和第二停止层310b可以由氧化硅、氮化硅或者任何其它适当的材料构成。此外，第一停止层310a和第二停止层310b可以在后续的去除第一牺牲层301的工艺期间起着停止层的作用。
此外，该初始半导体结构可以包括形成于第一牺牲层301上的堆叠结构。该堆叠结构可以包括交替布置的多个层间电介质层306和多个牺牲层305。该多个牺牲层305可以由氮化物(例如，氮化硅)构成，并且该多个层间电介质层306可以由氧化物(例如，氧化硅)构成。因此，该堆叠结构可以是NO堆叠结构。
在一个实施例中，该初始半导体结构可以包括穿过NO堆叠结构和第一牺牲层301形成的多个沟道309。此外，该初始半导体结构可以包括在每一沟道309的侧壁表面上顺次设置的隧穿层302、电子捕获层303和阻挡层304，以将沟道309与NO堆叠结构和第一牺牲层301隔开。沟道309可以由多晶硅构成，隧穿层302可以由氧化物(例如，氮氧化硅)构成，电子捕获层303可以由氮化物(例如，氮化硅)构成，并且阻挡层304由氧化物(例如，氧化硅)构成。也就是说，ONO结构可以形成于每一沟道309的侧壁表面上。
参考图16，该初始半导体结构可以包括穿过NO堆叠结构形成以暴露第一牺牲层301的栅极线沟槽308。也就是说，栅极线沟槽308的底表面可以形成于第一牺牲层301中。在一个实施例中，当第二停止层310b形成在第一牺牲层301上时，栅极线沟槽308可以穿透第二停止层310b，以暴露第一牺牲层301。
在一个实施例中，该初始半导体结构可以包括形成在NO堆叠结构的顶表面上的栅极线帽盖层307。栅极线帽盖层307可以由氧化物(例如，氧化硅)构成，并且可以覆盖多个沟道309。对应地，栅极线沟槽308也可以穿透栅极线帽盖层307。
此外，返回图15，可以在栅极线沟槽的底部和侧壁表面上形成由第一材料构成的第一保护层(S602)。图17示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图17，可以形成覆盖栅极线沟槽308的底部和侧壁表面的第一保护层321。第一保护层321还可以覆盖栅极线帽盖层307的表面。在一个实施例中，第一保护层321可以由第一材料构成。第一材料可以包括氮化钛。第一保护层321可以是通过ALD工艺、CVD工艺或其它适当的淀积工艺形成的。
第一保护层321的厚度可以不是太小或太大。当第一保护层321的厚度太小时，第一保护层321可能无法在后续制备工艺中为NO堆叠结构和栅极线帽盖层307提供足够保护。然而，当第一保护层321的厚度太大时，后续对第一牺牲层301的去除可能变得困难。此外，过大的厚度还可能使得第一保护层321在后续工艺中难以去除。因此，在一个实施例中，第一保护层321的厚度可以处于大约10nm到40nm的范围内。
此外，返回图15，可以去除第一保护层的形成于栅极线沟槽的底部上的部分，以暴露第一牺牲层(S603)。图18示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图18，可以去除第一保护层321的形成于栅极线沟槽308的底部上的部分，以暴露第一牺牲层301。在一个实施例中，可以通过干法蚀刻工艺去除第一保护层321的形成在栅极线沟槽308的底部上的部分。
此外，返回图15，可以使用第一保护层作为蚀刻掩模来去除第一牺牲层，以暴露阻挡层的部分(S604)。图19示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图19，可以使用第一保护层321作为蚀刻掩模来去除第一牺牲层301。在一个实施例中，由于第一牺牲层301由氮化钛构成，因而可以通过能够在去除多晶硅的同时对氮化钛具有有限的蚀刻效果的高度选择性蚀刻工艺去除第一牺牲层301。在一个实施例中，可以通过干法蚀刻工艺去除第一牺牲层301。例如，可以使用含有氯的气体或者对多晶硅具有高蚀刻比并且对氮化钛具有低蚀刻比的任何其它适当的气体作为蚀刻气体来去除第一牺牲层301。
应当指出，在去除第一牺牲层301之后，可以暴露形成在每一沟道309上的阻挡层304的部分。
此外，返回图15，可以使用第一保护层作为蚀刻掩模来去除阻挡层的所暴露的部分(S605)。图20示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图20，可以使用第一保护层321作为蚀刻掩模来去除阻挡层304的所暴露的部分，从而部分地暴露电子捕获层303。在一个实施例中，可以通过湿法蚀刻工艺暴露阻挡层304的在去除第一牺牲层301(参考图18)之后所暴露的部分。例如，可以采取使用稀释氢氟酸作为蚀刻剂的BOE工艺来去除阻挡层304。由于稀释氢氟酸对氧化硅表现出了显著高于对氮化钛和氮化硅的蚀刻比，因而在阻挡层304的去除期间，可以不去除第一保护层321。
在一个实施例中，第一停止层310a和第二停止层310b由氮化硅构成，并且对应地，在去除阻挡层304时，可以不去除第一停止层310a和第二停止层310b。在其它实施例中，第一停止层310a和第二停止层310b由氧化硅构成，因而在去除阻挡层304时可以去除第一停止层310a和第二停止层310b。
此外，返回图15，可以去除电子捕获层和隧穿层的在去除阻挡层的所述部分之后所暴露的部分(S606)。图21示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图21，可以去除电子捕获层303和隧穿层302的在去除阻挡层304的所述部分之后所暴露的部分。在一个实施例中，可以通过使用磷酸作为蚀刻剂的蚀刻工艺去除该电子捕获层303和隧穿层302。此外，在第一停止层310a和第二停止层310b由氮化硅构成时，还可以在去除电子捕获层303和隧穿层302时去除第一停止层310a和第二停止层310b。
此外，返回图15，可以去除第一保护层(S607)。图22示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图22，在去除电子捕获层303和隧穿层302(参考图20)之后，可以去除第一保护层321。在一个实施例中，可以通过干法蚀刻工艺去除第一保护层321。
在一些实施例中，在去除第一保护层321之后，可以执行侧壁SEG工艺以在基础衬底和沟道309的所暴露的表面上形成外延层；可以去除多个牺牲层，并且可以在去除多个牺牲层之后形成的空白空间内形成多个金属栅极层。针对侧壁SEG工艺、牺牲层的去除和金属栅极层的形成的细节，可以参考上文提供的各种实施例中的对应描述。
根据所公开的制备方法，在去除氧化物-氮化物-氧化物(ONO)结构位于每一沟道的下端处的部分之前，在栅极线沟槽的侧壁表面上形成氮化钛层。照此，在去除ONO结构的所述部分时，氮化钛可以能够为NO堆叠结构提供保护。因此，在去除第一牺牲层以及ONO结构位于每一沟道的下端处的部分期间，可以防止对NO堆叠结构和栅极线帽盖层造成损伤，并且可以不增大栅极线沟槽的尺寸。因此，所公开的方法可以能够提高所形成的3D NAND闪速存储器的性能。
本公开内容还提供了另一种用于形成存储器件的方法。图23示出了根据本公开内容的各种实施例的示例性方法的流程图，以及图24-30示出了处于所述示例性方法的某些阶段中的半导体结构的示意图。
参考图23，可以提供一种初始半导体结构，以及该初始半导体结构可以包括：基础衬底；形成于基础衬底上的第一牺牲层；设置在第一牺牲层上并且包括交替布置的多个层间电介质层和多个牺牲层的堆叠结构；穿过堆叠结构和第一牺牲层形成的多个沟道；顺次设置在每一沟道的侧壁表面上以将沟道与堆叠结构和第一牺牲层隔开的隧穿层、电子捕获层和阻挡层；以及穿过堆叠结构形成以暴露第一牺牲层的栅极线沟槽(S701)。图24示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图24，可以提供一种初始半导体结构。该初始半导体结构可以包括基础衬底400和形成于基础衬底400上的第一牺牲层401。基础衬底400可以由硅、锗、硅锗或者任何适当的半导体材料构成。第一牺牲层401可以由多晶硅构成。
在一个实施例中，该初始半导体结构还可以包括形成于基础衬底400和第一牺牲层401之间的第一停止层410a，以及形成于第一牺牲层401上的第二停止层410b。第一停止层410a和第二停止层410b可以由氧化硅、氮化硅或者任何其它适当的材料构成。此外，第一停止层410a和第二停止层410b可以在后续的去除第一牺牲层401的工艺期间起着停止层的作用。
此外，该初始半导体结构可以包括处于第一牺牲层401上的堆叠结构。该堆叠结构可以包括交替布置的多个层间电介质层406和多个牺牲层405。该多个牺牲层405可以由氮化物(例如，氮化硅)构成，并且多个层间电介质层406可以由氧化物(例如，氧化硅)构成。因此，该堆叠结构可以是NO堆叠结构。
在一个实施例中，该初始半导体结构可以包括穿过NO堆叠结构和第一牺牲层401形成的多个沟道409。此外，该初始半导体结构可以包括在每一沟道409的侧壁表面上顺次设置的隧穿层402、电子捕获层403和阻挡层404，以将沟道409与NO堆叠结构和第一牺牲层401隔开。沟道409可以由多晶硅构成，隧穿层402可以由氧化物(例如，氮氧化硅)构成，电子捕获层403可以由氮化物(例如，氮化硅)构成，并且阻挡层404可以由氧化物(例如，氧化硅)构成。也就是说，ONO结构可以形成于每一沟道409的侧壁表面上。
参考图24，该初始半导体结构可以包括穿过NO堆叠结构形成以暴露第一牺牲层401的栅极线沟槽408。也就是说，栅极线沟槽208的底表面可以形成于第一牺牲层401中。在一个实施例中，当第二停止层410b形成在第一牺牲层401上时，栅极线沟槽408可以穿透第二停止层410b，以暴露第一牺牲层401。
在一个实施例中，该初始半导体结构可以包括形成在NO堆叠结构的顶表面上的栅极线帽盖层407。栅极线帽盖层407可以由氧化物(例如，氧化硅)构成，并且可以覆盖多个沟道409。对应地，栅极线沟槽408也可以穿透栅极线帽盖层407。
此外，返回图23，可以在栅极线沟槽的底部和侧壁上形成由第一材料构成的第一保护层，并且可以在第一保护层上形成由第二材料构成的第二保护层，并且可以在第二保护层上形成由第三材料构成的第三保护层，所述第一材料、第二材料和第三材料互不相同(S702)。图25示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图25，可以形成覆盖栅极线沟槽408的底部和侧壁的由第一材料构成的第一保护层431，可以在第一保护层431上形成由第二材料构成的第二保护层432，并且可以在第二保护层432上形成第三保护层433。第一保护层431、第二保护层432和第三保护层433还可以覆盖栅极线帽盖层407的表面。所述第一材料、第二材料和第三材料可以互不相同。在一个实施例中，第一材料可以包括氮化硅，第二材料可以包括氧化硅，并且第三材料可以包括氮化钛。在一个实施例中，第一保护层431、第二保护层432和第三保护层433中的每者可以是通过ALD工艺、CVD工艺或其它适当的淀积工艺形成的。
第一保护层431的厚度可以不是太小或太大。当第一保护层431的厚度太小时，第一保护层431可能无法在后续制备工艺中为NO堆叠结构和栅极线帽盖层407提供足够保护。然而，当第一保护层431的厚度太大时，形成于栅极线沟槽408的侧壁表面上的膜层的总厚度可能太大，从而使得后续的对第一牺牲层401的去除变得困难。此外，过大的厚度还可能使得第一保护层431在后续工艺中难以去除。因此，在一个实施例中，第一保护层431的厚度可以处于大约2nm到5nm的范围内。
第二保护层432的厚度可以不是太小或太大。当第二保护层432的厚度太小时，第二保护层432可能无法在后续制备工艺中为第一保护层431提供足够保护。然而，当第二保护层432的厚度太大时，形成于栅极线沟槽408的侧壁表面上的膜层的总厚度可能太大，从而使得后续的对第一牺牲层401的去除变得困难。此外，过大的厚度还可能使得第二保护层432在后续工艺中难以去除。因此，在一个实施例中，第二保护层432的厚度可以处于大约10nm到15nm的范围内。
第三保护层433的厚度可以不是太小或太大。当第三保护层433的厚度太小时，第三保护层433可能无法在后续制备工艺中为第二保护层432和第一保护层431提供足够保护。然而，当第一保护层433的厚度太大时，形成于栅极线沟槽408的侧壁表面上的膜层的总厚度可能太大，从而使得后续的对第一牺牲层401的去除变得困难。此外，过大的厚度还可能使得第三保护层433在后续的工艺中难以去除。因此，在一个实施例中，第三保护层433的厚度可以处于大约15nm到30nm的范围内。
此外，返回图23，可以去除第一保护层、第二保护层和第三保护层的形成于栅极线沟槽的底部上的部分，以暴露第一牺牲层(S703)。图26示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图26，可以去除第一保护层431、第二保护层432和第三保护层433的形成于栅极线沟槽408的底部上的部分，以暴露第一牺牲层401。在一个实施例中，可以通过干法蚀刻工艺去除第一保护层431、第二保护层432和第三保护层433的形成在栅极线沟槽408的底部上的部分。
此外，参考图23，可以使用第一保护层、第二保护层和第三保护层作为蚀刻掩模来去除第一牺牲层，以暴露阻挡层的部分(S704)。图27示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图27，可以使用第一保护层431、第二保护层432和第三保护层433作为蚀刻掩模来去除第一牺牲层401。在一个实施例中，由于第一牺牲层401由多晶硅构成，因而可以通过能够在去除多晶硅的同时对氮化硅具有有限的蚀刻效果的高度选择性蚀刻工艺去除第一牺牲层401。在一个实施例中，可以通过干法蚀刻工艺去除第一牺牲层401。例如，可以使用含有氯的气体或者对多晶硅具有高蚀刻比并且对氮化硅具有低蚀刻比的任何其它适当的气体作为蚀刻气体来去除第一牺牲层401。
应当指出，在去除第一牺牲层401之后，可以暴露形成在每一沟道409上的阻挡层404的部分。
此外，返回图3，可以使用第一保护层、第二保护层和第三保护层作为蚀刻掩模来去除阻挡层的所暴露的部分(S705)。图28示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图28，可以使用第一保护层431、第二保护层432和第三保护层433作为蚀刻掩模来去除阻挡层404的所暴露的部分，使得部分地暴露电子捕获层403。在一个实施例中，可以通过湿法蚀刻工艺暴露阻挡层404的在去除第一牺牲层401(参考图26)之后所暴露的部分。例如，可以采取使用稀释氢氟酸作为蚀刻剂的缓冲氧化物蚀刻(BOE)工艺来去除阻挡层404。由于稀释氢氟酸对氧化硅表现出了显著高于对氮化硅的蚀刻比，因而在阻挡层404的去除期间，可以不去除第三保护层433和第一保护层431。在一个实施例中，第一停止层410a和第二停止层410b由氮化硅构成，并且对应地，在去除阻挡层404时，可以不去除第一停止层410a和第二停止层410b。在其它实施例中，第一停止层410a和第二停止层410b由氧化硅构成，因而在去除阻挡层404时可以去除第一停止层410a和第二停止层410b。
此外，参考图23，可以去除电子捕获层和隧穿层的在去除阻挡层的所述部分之后所暴露的部分(S706)。图29示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图29，可以去除电子捕获层403和隧穿层402的在去除阻挡层404的所述部分之后所暴露的部分。在一个实施例中，还可以去除第三保护层433(参考图27)。例如，在去除电子捕获层403和隧穿层402的所暴露的部分的工艺期间，可以去除第三保护层433。在一个实施例中，可以通过使用磷酸作为蚀刻剂的蚀刻工艺去除电子捕获层403和隧穿层402连同第三保护层433。此外，在第一停止层410a和第二停止层410b由氮化硅构成时，还可以在去除电子捕获层403、隧穿层402和第三保护层413时去除第一停止层410a和第二停止层410b。
应当指出，在去除第三保护层433之后，可以暴露第二保护层432，并且在后续的SEG工艺中，硅可以无法在第二保护层432的暴露表面上生长。
此外，返回图23，可以通过侧壁SEG在基础衬底和沟道的所暴露的表面上形成外延层(S707)。图30示出了符合本公开内容的各种实施例的半导体结构的示意性截面图。
参考图30，通过侧壁SEG，可以在基础衬底400和沟道409的所暴露的表面上生长外延层435。在一个实施例中，外延层可以由硅构成。由于栅极线沟槽408的侧壁表面被由氧化硅构成的第二保护层432覆盖，因而外延层435可以不形成在栅极线沟槽408的侧壁表面上。照此，可以防止在多个牺牲层405上形成硅缺陷，其有助于提高半导体器件的性能。
在一些实施例中，在执行侧壁SEG工艺之后，可以去除第二保护层432、第一保护层431和多个牺牲层405，以及之后，可以形成多个金属栅极层，以填充在去除多个牺牲层405之后所形成的空白空间。
根据所公开的制备方法，在去除ONO结构位于每一沟道的下端处的部分之前，在栅极线沟槽的侧壁表面上形成包括氮化硅层、氧化硅层和氮化钛层的三层结构。照此，在去除ONO结构的所述部分时，该三层结构可以能够为NO堆叠结构提供保护。因此，在去除第一牺牲层以及ONO结构位于每一沟道的下端处的部分期间，可以防止对NO堆叠结构和栅极线帽盖层造成损伤，并且可以不增大栅极线沟槽的尺寸。此外，在后续的侧壁SEG工艺期间，可以不在多个牺牲层的表面上形成硅缺陷。因此，所公开的方法可以能够提高所形成的3D NAND闪速存储器的性能。
与现有的用于形成存储器件的方法相比，所公开的制备方法可以表现出下述示例性优点。
根据所公开的方法，在3D NAND存储器件的制备过程期间，在去除ONO结构位于每一沟道的下端处的部分之前，在栅极线沟槽的侧壁表面上形成单层或多层保护结构。该保护结构包括覆盖栅极线沟槽的侧壁的氮化物层。照此，在去除ONO结构的所述部分时，该单层或多层结构可以能够为NO堆叠结构提供保护。因此，在去除第一牺牲层以及ONO结构位于每一沟道的下端处的部分期间，可以防止对NO堆叠结构和栅极线帽盖层造成损伤，并且可以不增大栅极线沟槽的尺寸。此外，该保护结构包括多层，并且在去除最外侧的氮化物层之后，可以暴露氧化物层。此外，在后续的侧壁SEG工艺期间，可以不在栅极线沟槽的侧壁上形成硅缺陷。因此，所公开的方法可以能够提高所形成的3D NAND闪速存储器的性能。
上文的详细描述仅例示了本发明的某些示例性实施例，而非意在限制本发明的范围。本领域技术人员可以理解，说明书整体以及各实施例中的技术特征可以被结合到其它实施例当中，这是本领域普通技术人员可理解的。在不脱离本发明的精神和原理的情况下，其任何等价方案或修改均落在本发明的实际范围内。

Claims (20)

1.一种用于形成存储器件的方法，包括：
提供初始半导体结构，其包括：基础衬底；形成于所述基础衬底上的第一牺牲层；设置在所述第一牺牲层上的堆叠结构；穿过所述堆叠结构和所述第一牺牲层形成的多个沟道；以及穿过所述堆叠结构形成并且暴露所述第一牺牲层的栅极线沟槽；
在所述栅极线沟槽的侧壁上形成至少一个保护层；
使用所述至少一个保护层作为蚀刻掩模来去除所述第一牺牲层，以暴露所述多个沟道中的每者的部分和所述基础衬底的表面；以及
在所述基础衬底和所述多个沟道的所暴露的表面上形成外延层。
2.根据权利要求1所述的方法，其中，在所述栅极线沟槽的所述侧壁上形成所述至少一个保护层包括：
在所述栅极线沟槽的底部和侧壁上形成由第一材料构成的第一保护层并且在所述第一保护层上形成由第二材料构成的第二保护层；
去除所述第一保护层和所述第二保护层的形成于所述栅极线沟槽的所述底部上的部分；
在所述第二保护层上并且在所述栅极线沟槽的所述底部处所暴露的所述第一牺牲层上形成由第三材料构成的第三保护层；以及
去除所述第三保护层的形成于所述栅极线沟槽的所述底部上的部分。
3.根据权利要求2所述的方法，其中：
所述第一材料与所述第三材料相同；以及
所述第一材料不同于所述第二材料。
4.根据权利要求2所述的方法，其中：
所述第一材料、所述第二材料和所述第三材料互不相同。
5.根据权利要求1所述的方法，其中：
所述初始半导体结构还包括：形成于所述多个沟道中的每者和所述堆叠结构之间的隧穿层、电子捕获层和阻挡层；以及
在形成所述外延层之前，所述方法还包括：去除所述隧穿层、所述电子捕获层和所述阻挡层中的每者的形成在所述多个沟道中的每者的表面部分上的部分。
6.根据权利要求5所述的方法，其中，去除所述隧穿层、所述电子捕获层和所述阻挡层中的每者的所述部分包括：
在去除所述第一牺牲层同时或者在去除所述第一牺牲层后去除所述阻挡层的所述部分；以及
在形成所述外延层之前，去除所述电子捕获层的所述部分和所述隧穿层的所述部分以暴露每一沟道的所述表面部分。
7.根据权利要求2所述的方法，其中：
所述第一牺牲层由多晶硅构成；
所述第一材料包括氮化硅；
所述第二材料包括氧化硅；以及
所述第三材料包括氮化硅。
8.根据权利要求1所述的方法，其中：
所述第一保护层的厚度在大约2nm到5nm的范围内；
所述第二保护层的厚度在大约10nm到15nm的范围内；以及
所述第三保护层的厚度在大约15nm到30nm的范围内。
9.根据权利要求1所述的方法，其中：
所述外延层由硅构成。
10.根据权利要求1所述的方法，还包括：
在形成所述外延层之前，去除所述第三保护层；以及
在形成所述外延层之后，去除所述第二保护层和所述第一保护层。
11.根据权利要求9所述的方法，其中：
所述堆叠结构包括交替布置的多个层间电介质层和多个牺牲层；以及
所述方法还包括：在去除所述第一保护层之后，利用栅极层代替所述多个牺牲层。
12.根据权利要求1所述的方法，其中：
所述初始半导体结构还包括：形成于所述基础衬底和所述第一牺牲层之间的第一停止层，以及形成于所述第一牺牲层和所述堆叠结构之间的第二停止层，其中：
穿过所述堆叠结构、所述第二停止层、所述第一牺牲层和所述第一停止层形成所述多个沟道，并且
穿过所述堆叠结构和所述第二停止层形成暴露所述第一牺牲层的所述栅极线沟槽；以及
所述方法还包括：在去除所述阻挡层时或者在去除所述电子捕获层和所述隧穿层时去除所述第一停止层和所述第二停止层。
13.一种用于形成存储器件的方法，包括：
提供初始半导体结构，其包括：基础衬底；形成于所述基础衬底上的第一停止层；形成于所述第一停止层上的第一牺牲层；设置在所述第一牺牲层上的第二停止层；设置在所述第二停止层上的堆叠结构；穿过所述堆叠结构形成并且进入到所述基础衬底内的多个沟道；以及穿过所述堆叠结构形成并且暴露所述第一牺牲层的栅极线沟槽；
在所述栅极线沟槽的底部和侧壁上形成保护层；
去除所述保护层的形成于所述栅极线沟槽的所述底部上的部分；
使用所述保护层作为蚀刻掩模来去除所述第一牺牲层，以暴露所述多个沟道中的每者的部分和所述基础衬底的表面；以及
在所述基础衬底和所述多个沟道的所暴露的表面上形成外延层。
14.根据权利要求13所述的方法，其中：
所述第一牺牲层由多晶硅构成；以及
所述保护层由氮化钛构成。
15.根据权利要求13所述的方法，其中：
所述外延层由硅构成。
16.根据权利要求13所述的方法，在形成所述外延层之前还包括：
去除所述保护层。
17.根据权利要求16所述的方法，其中：
所述堆叠结构包括交替布置的多个层间电介质层和多个牺牲层；以及
所述方法还包括：在去除所述保护层之后，利用栅极层代替所述多个牺牲层。
18.根据权利要求13所述的方法，其中：
所述初始半导体结构还包括：形成于所述多个沟道中的每者和所述堆叠结构之间的隧穿层、电子捕获层和阻挡层；以及
在形成所述外延层之前，所述方法还包括：去除所述隧穿层、所述电子捕获层和所述阻挡层中的每者的形成在所述多个沟道中的每者的表面部分上的部分。
19.根据权利要求18所述的方法，其中，去除所述隧穿层、所述电子捕获层和所述阻挡层中的每者的所述部分包括：
在去除所述第一牺牲层同时或者在去除所述第一牺牲层后去除所述阻挡层的所述部分；以及
在形成所述外延层之前，去除所述电子捕获层的所述部分和所述隧穿层的所述部分以暴露每一沟道的所述表面部分。
20.根据权利要求13所述的方法，其中：
所述方法还包括：在去除所述阻挡层时或者在去除所述电子捕获层和所述隧穿层时去除所述第一停止层和所述第二停止层。
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