CN112447725A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体装置及其制造方法。该半导体装置包括一基底、一导电特征部件设置于该基底上、一覆盖层设置于该导电特征部件的顶面及多个电容结构设置于该基底的上方。该导电特征部件包括钨。该覆盖层包括氮化钨。

Description

半导体装置及其制造方法
技术领域
本公开主张2019/09/05申请的美国正式申请案第16/561,513号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体装置被用于各种电子设备的应用当中，例如个人电脑、手机、数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体装置的尺寸不断地缩小。然而，半导体装置微型化的过程使其制造方面遭遇着各种问题，这些问题将影响半导体装置最终的电特性、品质和产率。因此，在提高半导体装置的性能、质量、良率和可靠性等方面仍然面临挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例公开一种半导体装置，该半导体装置包括一基底、一导电特征部件设置于该基底上、一覆盖层设置于该导电特征部件的顶面及多个电容结构设置于该基底的上方。该导电特征部件包括钨。该覆盖层包括氮化钨。
在本公开的一些实施例中，该导电特征部件设置于所述多个电容结构之下。
在本公开的一些实施例中，该导电特征部件设置于所述多个电容结构的上方。
在本公开的一些实施例中，该半导体装置还包括多个字元线及一掺杂区域，所述多个字元线设置于该基底中，该掺杂区域设置于所述多个字元线中一相邻对之间，其中该导电特征部件设置于该掺杂区域上。
在本公开的一些实施例中，该半导体装置还包括多个隔离层设置于该基底中，其中所述多个隔离层彼此间是分隔设置，且所述多个隔离层限定出多个主动区域。
在本公开的一些实施例中，该半导体装置还包括一掺杂区域，其中所述多个主动区域中的各个主动区域是和两个字元线相交，而该掺杂区域是设置于该两个字元线中的一者与所述多个隔离层中的一者之间，且该导电特征部件是设置于该掺杂区域上。
在本公开的一些实施例中，该两个字元线是沿一第一方向延伸，而所述多个主动区域是沿一相对于该第一方向倾斜的方向延伸。
在本公开的一些实施例中，该半导体装置还包括多个位元线接触插塞及多个位元线，所述多个位元线接触插塞设置于该基底的上方，所述多个位元线设置于该基底的上方，其中所述多个位元线接触插塞中的一者是设置于该覆盖层上并是设置于所述多个位元线中的一者的下方。
在本公开的一些实施例中，所述多个位元线是呈波形线。
在本公开的一些实施例中，该半导体装置还包括多个位元线设置于该基底的上方，其中所述多个字元线是沿一第一方向延伸，所述多个位元线是沿一第二方向延伸，该第一方向和该第二方向是互相垂直。
在本公开的一些实施例中，所述多个电容结构包括多个电容底部电极内凹地设置于该基底的上方、一电容绝缘层设置于所述多个电容底部电极上和一电容顶部电极设置于该电容绝缘层上。
本公开的另一实施例公开一种半导体装置的制造方法，该半导体装置的制造方法包括：提供一基底、形成一导电特征部件于该基底的上方及形成一覆盖层于该导电特征部件的顶面上。该导电特征部件包括钨。该覆盖层包括氮化钨。
在本公开的一些实施例中，该半导体装置的制造方法还包括：于形成该覆盖层前清洗该导电特征部件，其中清洗该导电特征部件的步骤包括提供一还原剂至该导电特征部件的顶面，该还原剂为四氯化钛、四氯化钽、或其组合。
在本公开的一些实施例中，该半导体装置的制造方法还包括形成多个电容结构于该基底的上方。
在本公开的一些实施例中，该导电特征部件形成于所述多个电容结构之下。
在本公开的一些实施例中，该导电特征部件形成于所述多个电容结构的上方。
在本公开的一些实施例中，该半导体装置的制造方法还包括形成多个字元线及一掺杂区域，所述多个字元线是形成于该基底中，该掺杂区域形成于所述多个字元线中一相邻对之间，其中该导电特征部件形成于该掺杂区域上。
在本公开的一些实施例中，该半导体装置的制造方法还包括形成多个位元线接触插塞及多个位元线，其中所述多个位元线接触插塞中的一者是形成于该覆盖层上并是形成于所述多个位元线中的一者的下方。
在本公开的一些实施例中，所述多个位元线是呈波形线。
在本公开的一些实施例中，所述多个电容结构包括多个电容底部电极内凹地形成于该基底的上方、一电容绝缘层形成于所述多个电容底部电极上和一电容顶部电极形成于该电容绝缘层上。
由于本公开的半导体装置的设计，该覆盖层将能降低该半导体装置中缺陷的形成；因此该半导体装置的产率将得以提高。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为示意图，以流程图例示本公开于一实施例中的半导体装置的制造方法。
图2和图3为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图4为示意图，以俯视图例示图3中的半导体装置。
图5至图7为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图8为示意图，以俯视图例示图7中的半导体装置。
图9为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图10为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图11为示意图，以俯视图例示图10中的半导体装置。
图12为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图13为示意图，以俯视图例示图12中的半导体装置。
图14为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图15为示意图，以俯视图例示图14中的半导体装置。
图16为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图17至图20为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图21为示意图，以俯视图例示图20中的半导体装置。
图22至图24为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
图25至图27为示意图，以剖面图例示本公开于一些实施例中的半导体装置。
附图标记说明：
10：方法
101：基底
103：隔离层
105：主动区域
201：字元线
203：底部层
205：中间层
207：顶部层
209：沟渠
301：第一掺杂区域
303：第二掺杂区域
401：第一接触插塞
403：第二接触插塞
405：位元线接触插塞
407：第一覆盖层
409：位元线
411：插塞
413：底部穿孔
415：第一导电层
417：第二覆盖层
419：第三覆盖层
421：第一障壁层
501：电容结构
503：电容沟渠
505：底部电极
507：电容绝缘层
509：顶部电极
801：第一绝缘膜
803：第二绝缘膜
805：第三绝缘膜
807：第四绝缘膜
809：第五绝缘膜
811：第六绝缘膜
813：第七绝缘膜
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
在本公开中，半导体装置通常是指可以通过利用半导体特性来起作用的装置。如电光装置、发光显示装置、半导体电路和电子装置都将包括在半导体装置的类别中。
在本公开的说明书的描述中，上方对应于Z轴的箭头方向，下方则对应Z轴的箭头的相反方向。
图1为示意图，以流程图例示本公开于一实施例中的半导体装置的制造方法10。图2和图3为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。图4为示意图，以俯视图例示图3中的半导体装置。
参照图1和图2，于步骤S11，提供一基底101。该基底101是由硅(silicon)、经掺杂的硅(doped silicon)、硅锗(silicon germanium)、绝缘层上覆硅(silicon oninsulator)、蓝宝石上硅(silicon on sapphire)、绝缘层上覆硅锗(silicon germaniumon insulator)、碳化硅(silicon carbide)、锗(germanium)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indiumphosphide)或磷化铟镓(indium gallium phosphide)所形成。
参照图3和图4，于步骤S13，形成多个隔离层103于该基底101中。于剖面图中，所述多个隔离层103彼此间是分个设置，且所述多个隔离层103限定出多个主动区域105。该隔离层103由一绝缘材料所形成。该绝缘材料例如氧化硅(silicon oxide)、氮化硅(siliconnitride)、氮氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitride oxide)、掺杂氟的硅酸盐(fluoride-doped silicate)、或其类似物。于俯视图中，所述多个主动区域105是延伸于一相对于X方向倾斜的方向。在本公开中，氮氧化硅是指一包含硅、氮及氧的物质，其中氧的比例大于氮的比例。氧化氮化硅是指一包含硅、氮及氧的物质，其中氮的比例大于氧的比例。
图5至图7为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。图8为示意图，以俯视图例示图7中的半导体装置。
参照图1和图5至图8，于步骤S15，形成多个字元线201于该基底101中。在所示的实施例中，所述多个字元线201是沿着X方向延伸，各字元线201包括一底部层203、一中间层205、一顶部层207和一沟渠209。参照图5，在所示的实施例中，执行一光刻工艺图形化该基底101以定义将形成所述多个沟渠209的位置。于该光刻工艺后，执行一蚀刻工艺以形成所述多个沟渠209于该基底101中，该蚀刻工艺为非等向性干式蚀刻。参照图6，该蚀刻工艺后，所述多个底部层203是对应地形成并贴附于所述多个沟渠209的侧壁及底面。所述多个底部层203是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅、或其类似物所形成。
参照图7和图8，所述多个中间层205对应地形成于所述多个底部层203上。所述多个中间层205的顶面是低于该基底101的顶面。所述多个中间层205是由经掺杂多晶硅(doped polysilicon)、金属(metal)或金属硅化物(metal silicide)所形成，金属硅化物为镍硅化物(nickel silicide)、铂硅化物(platinum silicide)、钛硅化物(titaniumsilicide)、钼硅化物(molybdenum silicide)、钴硅化物(cobalt silicide)、钽硅化物(tantalum silicide)、钨硅化物(tungsten silicide)、或其类似物。所述多个顶部层207对应地形成于所述多个中间层205上。所述多个顶部层207的顶面是和该基底101的顶面等高。所述多个顶部层207是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅、或其类似物所形成。
图9为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
参照图1和图9，于步骤S17，多个掺杂区域是形成于该基底101的所述多个主动区域105中。所述多个掺杂区域包括一第一掺杂区域301和多个第二掺杂区域303。该第一掺杂区域301是设置于所述多个字元线201中的一相邻对(adjacent pair)之间。所述多个第二掺杂区域303是分别设置于所述多个隔离层103和所述多个字元线201之间。该第一掺杂区域301和所述多个第二掺杂区域303是以一掺质(dopant)掺杂，该掺质为磷(phosphorus)、砷(arsenic)或锑(antimony)。该第一掺杂区域301和所述多个第二掺杂区域303的掺质浓度分别介于约1E17 atoms/cm^3和约1E19atoms/cm^3之间。
图10为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。图11为示意图，以俯视图例示图10中的半导体装置。
参照图1、图10和图11，于步骤S19，形成多个接触插塞于该基底101的上方。一第一绝缘膜801是形成于该基底101上。该第一绝缘膜801是由氮化硅、氧化硅、氮氧化硅、未掺杂硅酸盐玻璃(undoped silica glass)、硼硅酸盐玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glas)、或其组合所形成，但并不以此为限。所述多个接触插塞是形成于该第一绝缘膜801中。所述多个接触插塞包括一第一接触插塞401和多个第二接触插塞403。执行一光刻工艺图形化该第一绝缘膜801以定义将形成所述多个接触插塞的位置。于该光刻工艺后，执行一蚀刻工艺以形成多个接触插塞开口于该第一绝缘膜801，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，经一金属化工艺(metallization)将一导电材料沉积入所述多个接触插塞开口，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积(chemical vapordeposition)、物理气相沉积(physical vapor deposition,sputtering)、溅镀(sputtering)、或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
更具体地，参照图10和图11，该第一接触插塞401是设置于该第一掺杂区域301上并和该第一掺杂区域301电连接。所述多个第二接触插塞403分别设置于所述多个第二掺杂区域303上并分别和所述多个第二掺杂区域303电连接。在所示的实施例中，该第一接触插塞401包括钨。此外，所述多个第二接触插塞403包括钨。当第一接触插塞401的顶面曝露于氧气或空气时，包括钨的第一接触插塞401容易形成缺陷(defect)于该第一接触插塞401的顶面，从而影响到半导体装置的产率。
图12为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。图13为示意图，以俯视图例示图12中的半导体装置。
参照图1、图12和图13，于步骤S21，形成多个位元线接触插塞405于该基底101的上方。(于图12中仅示出一个位元线接触插塞405)一第二绝缘膜803是形成于该第一绝缘膜801上。该第二绝缘膜803可和该第一绝缘膜801由相同材料所形成，但并不以此为限。执行一光刻工艺图形化该第二绝缘膜803以定义将形成所述多个位元线接触插塞405的位置。于该光刻工艺后，执行一蚀刻工艺以形成多个位元线接触插塞开口于该第二绝缘膜803，该蚀刻工艺为非等向性干式蚀刻。该第一接触插塞401的顶面将经由所述多个位元线接触插塞开口而曝露。一清洗工艺可被选择性地执行以移除包括钨的第一接触插塞401顶面的缺陷，该清洗工艺是利用一还原剂(reducing agent)，该还原剂为四氯化钛(titaniumtetrachloride)、四氯化钽(tantalum tetrachloride)、或其组合。
参照图12和图13，于清洗工艺后，形成一第一覆盖层407覆盖所述多个位元线接触插塞开口的侧壁及底面，该第一覆盖层407包括氮化钨(tungsten nitride)。该第一覆盖层407是避免包括钨的第一接触插塞401的顶面曝露于氧气或空气中；因此，该第一覆盖层407将能降低包括钨的第一接触插塞401顶面上缺陷的形成。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入所述多个位元线接触插塞开口以形成所述多个位元线接触插塞405，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀、或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
参照图12和图13，所述多个位元线接触插塞405是对应地和该第一接触插塞401电连接，意即，所述多个位元线接触插塞405是和该第一掺杂区域301电连接。
图14为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。图15为示意图，以俯视图例示图14中的半导体装置。
参照图1、图14和图15，于步骤S23，形成多个位元线409于该基底101的上方。(于图12中仅示出一个位元线409)一第三绝缘膜805是形成于该第二绝缘膜803上。该第三绝缘膜805可和该第一绝缘膜801由相同材料所形成，但并不以此为限。执行一光刻工艺图形化该第三绝缘膜805以定义将形成所述多个位元线409的位置。于该光刻工艺后，执行一蚀刻工艺以形成多个位元线沟渠于该第三绝缘膜805，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入所述多个位元线沟渠以形成所述多个位元线409，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀、或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
参照图14和图15，所述多个位元线409于俯视图中是呈波形线(wavy line)并沿一Y方向延伸。所述多个位元线接触插塞405是位于所述多个位元线409和所述多个主动区域105的相交处(intersections)。呈波形线的位元线409将提高多个位元线接触插塞405和多个主动区域105间的接触面积(contact area)；因此，所述多个位元线接触插塞405和所述多个主动区域105间的接触电阻(contact resistance)将会降低。
图16为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
参照图1和图16，于步骤S25，形成多个插塞411于该基底101的上方。一第四绝缘膜807设置于该第三绝缘膜805上。该第四绝缘膜807可和该第一绝缘膜801由相同材料所形成，但并不以此为限。执行一光刻工艺图形化该第四绝缘膜807以定义将形成所述多个插塞411的位置。于该光刻工艺后，执行一蚀刻工艺以形成多个插塞开口穿透该第四绝缘膜807、该第三绝缘膜805和该第二绝缘膜803，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入所述多个插塞开口以形成所述多个插塞411，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
图17至图20为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。图21为示意图，以俯视图例示图20中的半导体装置。
参照图1和图17至图21，于步骤S27，形成多个电容结构501于该基底101的上方。各电容结构501包括一底部电极505、一电容绝缘层507和一顶部电极509。参照图17，一第五绝缘膜809是形成于该第四绝缘膜807上。该第五绝缘膜809可和该第一绝缘膜801由相同材料所形成，但并不以此为限。执行一光刻工艺图形化该第五绝缘膜809以定义将形成多个电容沟渠503的位置。于该光刻工艺后，执行一蚀刻工艺以形成所述多个电容沟渠503于该第五绝缘膜809中，该蚀刻工艺为非等向性干式蚀刻。所述多个插塞411经由所述多个电容沟渠503而曝露。
参照图18，所述多个底部电极505是分别对应地形成于所述多个电容沟渠503中，换言之，所述多个底部电极505是内凹地形成于该第五绝缘膜809中。所述多个底部电极505由经掺杂多晶硅、金属硅化物、铝、铜或钨所形成。所述多个底部电极505是分别对应地和所述多个插塞411电连接。参照图19，该电容绝缘层507是形成并贴附于所述多个底部电极505的侧壁与底面以及该第五绝缘膜809的顶面。该电容绝缘层507为一单层或多层结构。在所示的实施例中，该电容绝缘层507为一单层或多层结构。更具体地，该电容绝缘层507为一由高介电常数(high dielectric constant)材料所形成的单层结构，该高介电常数材料为钛酸锶钡(barium strontium titanate)、钛酸锆铅(lead zirconium titanate)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化钇(yttriumoxide)、氧化锆(zirconium oxide)、或其类似物。或者，在另一实施例中所示，该电容绝缘层507是由为一多层结构，该多层结构是由氧化硅、氮化硅和氧化硅所构成。
参照图20和图21，该顶部电极509是形成并填满所述多个电容沟渠503且覆盖该电容绝缘层507。该顶部电极509是由经掺杂多晶硅、铜或铝所形成。
图22至图24为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的部分流程。
参照图1和图22至图24，于步骤S29，形成一底部穿孔(via)413和一第一导电层415于该基底101的上方。参照图22，一第六绝缘膜811是形成于该第五绝缘膜809上。该第六绝缘膜811可和该第一绝缘膜801由相同材料所形成，但并不以此为限。执行一光刻工艺图形化该第六绝缘膜811以定义将形成该底部穿孔413的位置。于该光刻工艺后，执行一蚀刻工艺以形成一底部穿孔开口于该第六绝缘膜811中，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入该底部穿孔开口以形成该底部穿孔413于该第六绝缘膜811，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀、或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
参照图22，在所示的实施例中，该底部穿孔413包括钨。当底部穿孔413的顶面曝露于氧气或空气时，包括钨的底部穿孔413容易形成缺陷于该底部穿孔413的顶面，进而影响到半导体装置的产率。
参照图23，一第七绝缘膜813是形成于该第六绝缘膜811上。该第七绝缘膜813可和该第一绝缘膜801由相同材料所形成，但并不以此为限。执行一光刻工艺于该第七绝缘膜813以定义将形成该第一导电层415的位置。于该光刻工艺后，执行一蚀刻工艺以形成一第一导电层沟渠于该第七绝缘膜813，该蚀刻工艺为非等向性干式蚀刻。该底部穿孔413的顶面是经由该第一导电沟渠而曝露。一清洗工艺可被选择性地执行以移除包括钨的底部穿孔413顶面的缺陷，该清洗工艺是利用一还原剂，该还原剂为四氯化钛、四氯化钽、或其组合。
参照图23和图24，于清洗工艺后，形成一第二覆盖层417覆盖该第一导电层沟渠的侧壁及底面，该第二覆盖层417包括氮化钨。该第二覆盖层417是避免包括钨的底部穿孔413的顶面曝露于氧气或空气中；因此，该第二覆盖层417将能降低包括钨的底部穿孔413顶面上缺陷的形成。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入该第一导电层沟渠以形成该第一导电层415，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀、或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
图25为示意图，以剖面图例示本公开于一实施例中的半导体装置。
参照图25，一半导体装置包括一基底101、多个隔离层103、多个字元线201、多个掺杂区域、多个绝缘膜、多个接触插塞、多个位元线接触插塞405、一第一覆盖层407、多个位元线409、多个插塞411、一底部穿孔413、一第一导电层415、一第二覆盖层417及多个电容结构501。
参照图25，所述多个隔离层103设置于该基底101中且彼此间是分离设置。所述多个隔离层103限定出多个主动区域105。所述多个字元线201是设置于该基底101中且彼此间是分离设置。各字元线201包括一底部层203、一中间层205和一顶部层207。所述多个底部层203是分别内凹地设置于该基底101中。所述多个中间层205分别对应地设置于所述多个底部层203上。所述多个中间层205的顶面是低于该基底101的顶面。所述多个顶部层207分别对应地设置于所述多个中间层205上。所述多个顶部层207的顶面是和该基底101的顶面等高。
参照图25，多个掺杂区域是设置于该基底101的所述多个主动区域105中。各掺杂区域包括一第一掺杂区域301和多个第二掺杂区域303。该第一掺杂区域301是设置于所述多个字元线201中一相邻对之间。所述多个第二掺杂区域303是分别设置于所述多个隔离层103和所述多个字元线201之间。
参照图25，所述多个绝缘膜是设置于该基底101的上方。所述多个绝缘膜包括一第一绝缘膜801、一第二绝缘膜803、一第三绝缘膜805、一第四绝缘膜807、一第五绝缘膜809、一第六绝缘膜811和一第七绝缘膜813。该第一绝缘膜801是设置于该基底101上。所述多个接触插塞是设置于该第一绝缘膜801中。所述多个接触插塞包括一第一接触插塞401和多个第二接触插塞403。该第一接触插塞401是设置于该第一掺杂区域301上并和该第一掺杂区域301电连接。所述多个第二接触插塞403分别设置于所述多个第二掺杂区域303上并分别和所述多个第二掺杂区域303电连接。在所示的实施例中，该第一接触插塞401包括钨。
参照图25，该第二绝缘膜803是设置于该第一绝缘膜801上。所述多个位元线接触插塞405是设置于该第二绝缘膜803中。(于图25中仅示出一个位元线接触插塞405)该第一覆盖层407设置于该第二绝缘膜803中，并设置在该第一接触插塞401的顶面上；换言之，该第一覆盖层407设置于对应的位元线接触插塞405和该第一接触插塞401之间。此外，该第一覆盖层407是贴设于所述多个位元线接触插塞405的侧壁。该第一覆盖层407包括氮化钨。
参照图25，该第二绝缘膜803是设置于该第一绝缘膜801上。所述多个位元线409设置于该第三绝缘膜805中，且设置于所述多个位元线接触插塞405和该第一覆盖层407上。(于图25中仅示出一个位元线409)该第四绝缘膜807设置于该第三绝缘膜805上。所述多个插塞411穿设该第四绝缘膜807、该第三绝缘膜805和该第二绝缘膜803。所述多个插塞411分别对应地和所述多个第二接触插塞403电连接。
参照图25，该第五绝缘膜809是设置于该第四绝缘膜807上。所述多个电容结构501设置于该第五绝缘膜809中。该电容结构701包括多个底部电极505、一电容绝缘层507和一顶部电极509。所述多个底部电极505是内凹地设置于该第五绝缘膜809中，且所述多个底部电极505分别对应地和所述多个插塞411电连接。该电容绝缘层507设置于所述多个底部电极505上。该顶部电极509设置于该电容绝缘层507上。
参照图25，该第六绝缘膜811是设置于该第五绝缘膜809上。该底部穿孔413设置于该第六绝缘膜811中，并和该顶部电极509电连接。该底部穿孔413包括钨。该第七绝缘膜813设置于该第六绝缘膜811上。该第一导电层415设置于该第七绝缘膜813中，并位于该底部穿孔413的上方。该第二覆盖层417设置于该底部穿孔413的顶面，该第二覆盖层417设置于该底部穿孔413与该第一导电层415之间。此外，该第二覆盖层417是贴设于该第一导电层415的侧壁。该第二覆盖层417包括氮化钨。
图26至图27为示意图，以剖面图例示本公开于一些实施例中的半导体装置。
参照图26，该半导体装置包括多个第三覆盖层419。所述多个第三覆盖层419是分别对应地设置于所述多个第二接触插塞403与所述多个插塞411之间，换言之，所述多个第三覆盖层419是分别对应地设置于包含钨的第二接触插塞403的顶面上。所述多个第三覆盖层419是分别对应地贴设置于所述多个插塞411的侧壁。所述多个第三覆盖层419包括氮化钨。在所示的实施例中，仅例示该第一覆盖层407、该第二覆盖层417和所述多个第三覆盖层419是分别设置于该第一接触插塞401、该底部穿孔413和所述多个第二接触插塞403上；然而，其他的导电层或导电穿孔亦适用。
需要注意的是，在所示的实施例中，一覆盖层可视为该第一覆盖层407、该第二覆盖层417或该第三覆盖层419，但并不以此为限。一导电特征部件(conductive feature)可视为该第一接触插塞401、该第二接触插塞403或该底部穿孔413，但并不以此为限。
参照图27，该半导体装置包括一第一障壁层421。该第一障壁层421设置于该第一覆盖层407和对应的位元线接触插塞405之间。该第一障壁层421由钛、氮化钛、钛钨合金、钽、氮化钽、或其组合所形成。该第一障壁层421将提升该第一覆盖层407和对应的位元线接触插塞405间的粘合(adhesion)。
由于本公开的半导体装置的设计，该第一覆盖层407和该第二覆盖层417将能降低该半导体装置中缺陷的形成；因此该半导体装置的产率将得以提高。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体装置，包括：
一基底；
一导电特征部件设置于该基底的上方，该导电特征部件包括钨；
一覆盖层设置于该导电特征部件的顶面，该覆盖层包括氮化钨；及
多个电容结构设置于该基底的上方。
2.如权利要求1所述的半导体装置，其中该导电特征部件设置于所述多个电容结构之下。
3.如权利要求1所述的半导体装置，其中该导电特征部件设置于所述多个电容结构的上方。
4.如权利要求1所述的半导体装置，还包括多个字元线及一掺杂区域，所述多个字元线设置于该基底中，该掺杂区域设置于所述多个字元线中一相邻对之间，其中该导电特征部件设置于该掺杂区域上。
5.如权利要求1所述的半导体装置，还包括多个隔离层设置于该基底中，其中所述多个隔离层彼此间是分隔设置，且所述多个隔离层限定出多个主动区域。
6.如权利要求5所述的半导体装置，还包括一掺杂区域，其中所述多个主动区域中的各个主动区域是和两个字元线相交，而该掺杂区域设置于该两个字元线中的一者与所述多个隔离层中的一者之间，且该导电特征部件设置于该掺杂区域上。
7.如权利要求6所述的半导体装置，其中该两个字元线沿一第一方向延伸，而所述多个主动区域沿一相对于该第一方向倾斜的方向延伸。
8.如权利要求1所述的半导体装置，还包括多个位元线接触插塞及多个位元线，所述多个位元线接触插塞设置于该基底的上方，所述多个位元线设置于该基底的上方，其中所述多个位元线接触插塞中的一者设置于该覆盖层上并设置于所述多个位元线中的一者的下方。
9.如权利要求8所述的半导体装置，其中所述多个位元线是呈波形线。
10.如权利要求4所述的半导体装置，还包括多个位元线设置于该基底的上方，其中所述多个字元线沿一第一方向延伸，所述多个位元线沿一第二方向延伸，该第一方向和该第二方向互相垂直。
11.如权利要求1所述的半导体装置，其中所述多个电容结构包括多个电容底部电极内凹地设置于该基底的上方、一电容绝缘层设置于所述多个电容底部电极上和一电容顶部电极设置于该电容绝缘层上。
12.一种半导体装置的制造方法，包括：
提供一基底；
形成一导电特征部件于该基底的上方，该导电特征部件包括钨；及
形成一覆盖层于该导电特征部件的顶面，该覆盖层包括氮化钨。
13.如权利要求12所述的半导体装置的制造方法，还包括于形成该覆盖层前清洗该导电特征部件，其中清洗该导电特征部件的步骤包括提供一还原剂至该导电特征部件的顶面，该还原剂为四氯化钛、四氯化钽、或其组合。
14.如权利要求13所述的半导体装置的制造方法，还包括形成多个电容结构于该基底的上方。
15.如权利要求14所述的半导体装置的制造方法，其中该导电特征部件设置于所述多个电容结构之下。
16.如权利要求14所述的半导体装置的制造方法，其中该导电特征部件设置于所述多个电容结构的上方。
17.如权利要求14所述的半导体装置的制造方法，还包括形成多个字元线及一掺杂区域，所述多个字元线形成于该基底中，该掺杂区域形成于所述多个字元线中一相邻对之间，其中该导电特征部件设置于该掺杂区域上。
18.如权利要求14所述的半导体装置的制造方法，还包括形成多个位元线接触插塞及多个位元线，其中所述多个位元线接触插塞中的一者设置于该覆盖层上并设置于所述多个位元线中的一者的下方。
19.如权利要求18所述的半导体装置的制造方法，其中所述多个位元线呈波形线。
20.如权利要求18所述的半导体装置的制造方法，其中所述多个电容结构包括多个电容底部电极内凹地设置于该基底的上方、一电容绝缘层设置于所述多个电容底部电极上和一电容顶部电极设置于该电容绝缘层上。
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