TW202111776A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本案揭露一種半導體裝置及其製造方法。該半導體裝置包括一基底、一導電特徵部件設置於該基底上、一覆蓋層設置於該導電特徵部件之頂面及複數個電容結構設置於該基底的上方。該導電特徵部件包括鎢。該覆蓋層包括氮化鎢。

Description

半導體裝置及其製造方法
本申請案主張2019/09/05申請之美國正式申請案第16/561,513號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體裝置及其製造方法。更具體地，一種具有覆蓋層的半導體裝置以及一種具有覆蓋層的半導體裝置之製造方法。
半導體裝置被用於各種電子設備之應用當中，例如個人電腦、手機、數位相機和其他電子設備。為滿足對計算能力不斷增長的需求，半導體裝置的尺寸不斷地縮小。然而，半導體裝置微型化的過程使其製造方面遭遇著各種問題，這些問題將影響半導體裝置最終的電特性、品質和產率。因此，在提高半導體裝置的性能、質量、良率和可靠性等方面仍然面臨挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例揭示一種半導體裝置，該半導體裝置包括一基底、一導電特徵部件設置於該基底上、一覆蓋層設置於該導電特徵部件之頂面及複數個電容結構設置於該基底的上方。該導電特徵部件包括鎢。該覆蓋層包括氮化鎢。
在本揭露之一些實施例中，該導電特徵部件設置於該複數個電容結構之下。
在本揭露之一些實施例中，該導電特徵部件設置於該複數個電容結構的上方。
在本揭露之一些實施例中，該半導體裝置還包括複數個字元線及一摻雜區域，該複數個字元線設置於該基底中，該摻雜區域設置於該複數個字元線中一相鄰對之間，其中該導電特徵部件設置於該摻雜區域上。
在本揭露之一些實施例中，該半導體裝置還包括複數個隔離層設置於該基底中，其中該複數個隔離層彼此間係分隔設置，且該複數個隔離層限定出複數個主動區域。
在本揭露之一些實施例中，該半導體裝置還包括一摻雜區域，其中該複數個主動區域中之各個主動區域係和兩個字元線相交，而該摻雜區域係設置於該兩個字元線中之一者與該複數個隔離層中之一者之間，且該導電特徵部件係設置於該摻雜區域上。
在本揭露之一些實施例中，該兩個字元線係沿一第一方向延伸，而該複數個主動區域係沿一相對於該第一方向傾斜之方向延伸。
在本揭露之一些實施例中，該半導體裝置還包括複數個位元線接觸插塞及複數個位元線，該複數個位元線接觸插塞設置於該基底的上方，該複數個位元線設置於該基底的上方，其中該複數個位元線接觸插塞中之一者係設置於該覆蓋層上並係設置於該複數個位元線中之一者的下方。
在本揭露之一些實施例中，該複數個位元線係呈波形線。
在本揭露之一些實施例中，該半導體裝置還包括複數個位元線設置於該基底的上方，其中該複數個字元線係沿一第一方向延伸，該複數個位元線係沿一第二方向延伸，該第一方向和該第二方向係互相垂直。
在本揭露之一些實施例中，該複數個電容結構包括複數個電容底部電極內凹地設置於該基底的上方、一電容絕緣層設置於該複數個電容底部電極上和一電容頂部電極設置於該電容絕緣層上。
本揭露之另一實施例揭示一種半導體裝置的製造方法，該半導體裝置的製造方法包括：提供一基底、形成一導電特徵部件於該基底的上方及形成一覆蓋層於該導電特徵部件之頂面上。該導電特徵部件包括鎢。該覆蓋層包括氮化鎢。
在本揭露之一些實施例中，該半導體裝置之製造方法更包括:於形成該覆蓋層前清洗該導電特徵部件，其中清洗該導電特徵部件之步驟包括提供一還原劑至該導電特徵部件之頂面，該還原劑係為四氯化鈦、四氯化鉭、或其組合。
在本揭露之一些實施例中，該半導體裝置之製造方法還包括形成複數個電容結構於該基底的上方。
在本揭露之一些實施例中，該導電特徵部件形成於該複數個電容結構之下。
在本揭露之一些實施例中，該導電特徵部件形成於該複數個電容結構的上方。
在本揭露之一些實施例中，該半導體裝置之製造方法還包括形成複數個字元線及一摻雜區域，該複數個字元線係形成於該基底中，該摻雜區域形成於該複數個字元線中一相鄰對之間，其中該導電特徵部件形成於該摻雜區域上。
在本揭露之一些實施例中，該半導體裝置之製造方法還包括形成複數個位元線接觸插塞及複數個位元線，其中該複數個位元線接觸插塞中之一者係形成於該覆蓋層上並係形成於該複數個位元線中之一者的下方。
在本揭露之一些實施例中，該複數個位元線係呈波形線。
在本揭露之一些實施例中，該複數個電容結構包括複數個電容底部電極內凹地形成於該基底的上方、一電容絕緣層形成於該複數個電容底部電極上和一電容頂部電極形成於該電容絕緣層上。
由於本揭露之半導體裝置的設計，該覆蓋層將能降低該半導體裝置中缺陷的形成；因此該半導體裝置之產率將得以提高。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
在本揭露中，半導體裝置通常是指可以通過利用半導體特性來起作用的裝置。如電光裝置、發光顯示裝置、半導體電路和電子裝置都將包括在半導體裝置之類別中。
在本揭露之說明書的描述中，上方對應於Z軸之箭頭方向，下方則對應Z軸之箭頭的相反方向。
圖1為示意圖，以流程圖例示本揭露於一實施例中之半導體裝置的製造方法10。圖2和圖3為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖4為示意圖，以俯視圖例示圖3中的半導體裝置。
參照圖1和圖2，於步驟S11，提供一基底101。該基底101係由矽(silicon)、經摻雜的矽(doped silicon)、矽鍺(silicon germanium)、絕緣層上覆矽(silicon on insulator)、藍寶石上矽(silicon on sapphire)、絕緣層上覆矽鍺(silicon germanium on insulator)、碳化矽(silicon carbide)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷砷化鎵(gallium arsenide phosphide)、磷化銦(indium phosphide)或磷化銦鎵(indium gallium phosphide)所形成。
參照圖3和圖4，於步驟S13，形成複數個隔離層103於該基底101中。於剖面圖中，該複數個隔離層103彼此間係分個設置，且該複數個隔離層103限定出複數個主動區域105。該隔離層103由一絕緣材料所形成。該絕緣材料例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)、摻雜氟的矽酸鹽(fluoride-doped silicate)、或其類似物。於俯視圖中，該複數個主動區域105係延伸於一相對於X方向傾斜之方向。在本揭露中，氮氧化矽係指一包含矽、氮及氧之物質，其中氧的比例大於氮的比例。氧化氮化矽係指一包含矽、氮及氧之物質，其中氮的比例大於氧的比例。
圖5至圖7為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖8為示意圖，以俯視圖例示圖7中的半導體裝置。
參照圖1和圖5至圖8，於步驟S15，形成複數個字元線201於該基底101中。在所示的實施例中，該複數個字元線201係沿著X方向延伸，各字元線201包括一底部層203、一中間層205、一頂部層207和一溝渠209。參照圖5，在所示的實施例中，執行一微影製程圖形化該基底101以定義將形成該複數個溝渠209的位置。於該微影製程後，執行一蝕刻製程以形成該複數個溝渠209於該基底101中，該蝕刻製程係為非等向性乾式蝕刻。參照圖6，該蝕刻製程後，該複數個底部層203係對應地形成並貼附於該複數個溝渠209之側壁及底面。該複數個底部層203係由氧化矽、氮化矽、氮氧化矽或氧化氮化矽、或其類似物所形成。
參照圖7和圖8，該複數個中間層205對應地形成於該複數個底部層203上。該複數個中間層205之頂面係低於該基底101之頂面。該複數個中間層205係由經摻雜多晶矽(doped polysilicon)、金屬（metal）或金屬矽化物(metal silicide)所形成，金屬矽化物係為鎳矽化物(nickel silicide)、鉑矽化物(platinum silicide)、鈦矽化物(titanium silicide)、鉬矽化物(molybdenum silicide)、鈷矽化物(cobalt silicide)、鉭矽化物(tantalum silicide)、鎢矽化物(tungsten silicide)、或其類似物。該複數個頂部層207對應地形成於該複數個中間層205上。該複數個頂部層207之頂面係和該基底101之頂面等高。該複數個頂部層207係由氧化矽、氮化矽、氮氧化矽或氧化氮化矽、或其類似物所形成。
圖9為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。
參照圖1和圖9，於步驟S17，複數個摻雜區域係形成於該基底101之該複數個主動區域105中。該複數個摻雜區域係包括一第一摻雜區域301和複數個第二摻雜區域303。該第一摻雜區域301係設置於該複數個字元線201中之一相鄰對（adjacent pair）之間。該複數個第二摻雜區域303係分別設置於該複數個隔離層103和該複數個字元線201之間。該第一摻雜區域301和該複數個第二摻雜區域303係以一摻質(dopant)摻雜，該摻質係為磷(phosphorus)、砷(arsenic)或銻(antimony)。該第一摻雜區域301和該複數個第二摻雜區域303之摻質濃度分別介於約1E17 atoms/cm^3和約1E19 atoms/cm^3之間。
圖10為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖11為示意圖，以俯視圖例示圖10中的半導體裝置。
參照圖1、圖10和圖11，於步驟S19，形成複數個接觸插塞於該基底101的上方。一第一絕緣膜801係形成於該基底101上。該第一絕緣膜801係由氮化矽、氧化矽、氮氧化矽、未摻雜矽酸鹽玻璃(undoped silica glass)、硼矽酸鹽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glas)、或其組合所形成，但並不以此為限。該複數個接觸插塞係形成於該第一絕緣膜801中。該複數個接觸插塞包括一第一接觸插塞401和複數個第二接觸插塞403。執行一微影製程圖形化該第一絕緣膜801以定義將形成該複數個接觸插塞的位置。於該微影製程後，執行一蝕刻製程以形成複數個接觸插塞開口於該第一絕緣膜801，該蝕刻製程係為非等向性乾式蝕刻。於該蝕刻製程後，經一金屬化製程（metallization）將一導電材料沉積入該複數個接觸插塞開口，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition, sputtering)、濺鍍(sputtering)、或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
更具體地，參照圖10和圖11，該第一接觸插塞401係設置於該第一摻雜區域301上並和該第一摻雜區域301電連接。該複數個第二接觸插塞403分別設置於該複數個第二摻雜區域303上並分別和該複數個第二摻雜區域303電連接。在所示的實施例中，該第一接觸插塞401係包括鎢。此外，該複數個第二接觸插塞403係包括鎢。當第一接觸插塞401之頂面曝露於氧氣或空氣時，包括鎢之第一接觸插塞401容易形成缺陷(defect)於該第一接觸插塞401之頂面，從而影響到半導體裝置之產率。
圖12為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖13為示意圖，以俯視圖例示圖12中的半導體裝置。
參照圖1、圖12和圖13，於步驟S21，形成複數個位元線接觸插塞405於該基底101的上方。(於圖12中僅示出一個位元線接觸插塞405)一第二絕緣膜803係形成於該第一絕緣膜801上。該第二絕緣膜803可和該第一絕緣膜801由相同材料所形成，但並不以此為限。執行一微影製程圖形化該第二絕緣膜803以定義將形成該複數個位元線接觸插塞405的位置。於該微影製程後，執行一蝕刻製程以形成複數個位元線接觸插塞開口於該第二絕緣膜803，該蝕刻製程係為非等向性乾式蝕刻。該第一接觸插塞401之頂面將經由該複數個位元線接觸插塞開口而曝露。一清洗製程可被選擇性地執行以移除包括鎢之第一接觸插塞401頂面的缺陷，該清洗製程係利用一還原劑(reducing agent)，該還原劑係為四氯化鈦(titanium tetrachloride)、四氯化鉭(tantalum tetrachloride)、或其組合。
參照圖12和圖13，於清洗製程後，形成一第一覆蓋層407覆蓋該複數個位元線接觸插塞開口之側壁及底面，該第一覆蓋層407包括氮化鎢(tungsten nitride)。該第一覆蓋層407係避免包括鎢之第一接觸插塞401的頂面曝露於氧氣或空氣中；因此，該第一覆蓋層407將能降低包括鎢之第一接觸插塞401頂面上缺陷的形成。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該複數個位元線接觸插塞開口以形成該複數個位元線接觸插塞405，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍、或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
參照圖12和圖13，該複數個位元線接觸插塞405係對應地和該第一接觸插塞401電連接，意即，該複數個位元線接觸插塞405係和該第一摻雜區域301電連接。
圖14為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖15為示意圖，以俯視圖例示圖14中的半導體裝置。
參照圖1、圖14和圖15，於步驟S23，形成複數個位元線409於該基底101的上方。(於圖12中僅示出一個位元線409)一第三絕緣膜805係形成於該第二絕緣膜803上。該第三絕緣膜805可和該第一絕緣膜801由相同材料所形成，但並不以此為限。執行一微影製程圖形化該第三絕緣膜805以定義將形成該複數個位元線409的位置。於該微影製程後，執行一蝕刻製程以形成複數個位元線溝渠於該第三絕緣膜805，該蝕刻製程係為非等向性乾式蝕刻。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該複數個位元線溝渠以形成該複數個位元線409，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍、或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
參照圖14和圖15，該複數個位元線409於俯視圖中係呈波形線(wavy line)並沿一Y方向延伸。該複數個位元線接觸插塞405係位於該複數個位元線409和該複數個主動區域105之相交處(intersections)。呈波形線之位元線409將提高複數個位元線接觸插塞405和複數個主動區域105間的接觸面積(contact area)；因此，該複數個位元線接觸插塞405和該複數個主動區域105間之接觸電阻(contact resistance)將會降低。
圖16為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。
參照圖1和圖16，於步驟S25，形成複數個插塞411於該基底101的上方。一第四絕緣膜807設置於該第三絕緣膜805上。該第四絕緣膜807可和該第一絕緣膜801由相同材料所形成，但並不以此為限。執行一微影製程圖形化該第四絕緣膜807以定義將形成該複數個插塞411的位置。於該微影製程後，執行一蝕刻製程以形成複數個插塞開口穿透該第四絕緣膜807、該第三絕緣膜805和該第二絕緣膜803，該蝕刻製程係為非等向性乾式蝕刻。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該複數個插塞開口以形成該複數個插塞411，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
圖17至圖20為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。圖21為示意圖，以俯視圖例示圖20中的半導體裝置。
參照圖1和圖17至圖21，於步驟S27，形成複數個電容結構501於該基底101的上方。各電容結構501包括一底部電極505、一電容絕緣層507和一頂部電極509。參照圖17，一第五絕緣膜809係形成於該第四絕緣膜807上。該第五絕緣膜809可和該第一絕緣膜801由相同材料所形成，但並不以此為限。執行一微影製程圖形化該第五絕緣膜809以定義將形成複數個電容溝渠503的位置。於該微影製程後，執行一蝕刻製程以形成該複數個電容溝渠503於該第五絕緣膜809中，該蝕刻製程係為非等向性乾式蝕刻。該複數個插塞411經由該複數個電容溝渠503而曝露。
參照圖18，該複數個底部電極505係分別對應地形成於該複數個電容溝渠503中，換言之，該複數個底部電極505係內凹地形成於該第五絕緣膜809中。該複數個底部電極505由經摻雜多晶矽、金屬矽化物、鋁、銅或鎢所形成。該複數個底部電極505係分別對應地和該複數個插塞411電連接。參照圖19，該電容絕緣層507係形成並貼附於該複數個底部電極505之側壁與底面以及該第五絕緣膜809之頂面。該電容絕緣層507係為一單層或多層結構。在所示的實施例中，該電容絕緣層507係為一單層或多層結構。更具體地，該電容絕緣層507係為一由高介電常數(high dielectric constant)材料所形成之單層結構，該高介電常數材料係為鈦酸鍶鋇(barium strontium titanate)、鈦酸鋯鉛(lead zirconium titanate)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、氧化鉿(hafnium oxide)、氧化釔(yttrium oxide)、氧化鋯(zirconium oxide)、或其類似物。或者，在另一實施例中所示，該電容絕緣層507係由為一多層結構，該多層結構係由氧化矽、氮化矽和氧化矽所構成。
參照圖20和圖21，該頂部電極509係形成並填滿該複數個電容溝渠503且覆蓋該電容絕緣層507。該頂部電極509係由經摻雜多晶矽、銅或鋁所形成。
圖22至圖24為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。
參照圖1和圖22至圖24，於步驟S29，形成一底部穿孔(via)413和一第一導電層415於該基底101的上方。參照圖22，一第六絕緣膜811係形成於該第五絕緣膜809上。該第六絕緣膜811可和該第一絕緣膜801由相同材料所形成，但並不以此為限。執行一微影製程圖形化該第六絕緣膜811以定義將形成該底部穿孔413的位置。於該微影製程後，執行一蝕刻製程以形成一底部穿孔開口於該第六絕緣膜811中，該蝕刻製程係為非等向性乾式蝕刻。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該底部穿孔開口以形成該底部穿孔413於該第六絕緣膜811，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍、或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
參照圖22，在所示的實施例中，該底部穿孔413係包括鎢。當底部穿孔413之頂面曝露於氧氣或空氣時，包括鎢之底部穿孔413容易形成缺陷於該底部穿孔413之頂面，進而影響到半導體裝置之產率。
參照圖23，一第七絕緣膜813係形成於該第六絕緣膜811上。該第七絕緣膜813可和該第一絕緣膜801由相同材料所形成，但並不以此為限。執行一微影製程於該第七絕緣膜813以定義將形成該第一導電層415的位置。於該微影製程後，執行一蝕刻製程以形成一第一導電層溝渠於該第七絕緣膜813，該蝕刻製程係為非等向性乾式蝕刻。該底部穿孔413之頂面係經由該第一導電溝渠而曝露。一清洗製程可被選擇性地執行以移除包括鎢之底部穿孔413頂面的缺陷，該清洗製程係利用一還原劑，該還原劑係為四氯化鈦、四氯化鉭、或其組合。
參照圖23和圖24，於清洗製程後，形成一第二覆蓋層417覆蓋該第一導電層溝渠之側壁及底面，該第二覆蓋層417包括氮化鎢。該第二覆蓋層417係避免包括鎢之底部穿孔413的頂面曝露於氧氣或空氣中；因此，該第二覆蓋層417將能降低包括鎢之底部穿孔413頂面上缺陷的形成。於該蝕刻製程後，經一金屬化製程將一導電材料沉積入該第一導電層溝渠以形成該第一導電層415，該導電材料係為鋁、銅、鎢、鈷、或其他適合之金屬或金屬合金，該金屬化製程係為化學氣相沈積、物理氣相沉積、濺鍍、或類似製程。於該金屬化製程後，執行一平坦化製程，例如化學機械研磨，以將多餘的填料移除，並為後續製程提供平坦的表面。
圖25為示意圖，以剖面圖例示本揭露於一實施例中之半導體裝置。
參照圖25，一半導體裝置包括一基底101、複數個隔離層103、複數個字元線201、複數個摻雜區域、複數個絕緣膜、複數個接觸插塞、複數個位元線接觸插塞405、一第一覆蓋層407、複數個位元線409、複數個插塞411、一底部穿孔413、一第一導電層415、一第二覆蓋層417及複數個電容結構501。
參照圖25，該複數個隔離層103設置於該基底101中且彼此間係分離設置。該複數個隔離層103限定出複數個主動區域105。該複數個字元線201係設置於該基底101中且彼此間係分離設置。各字元線201包括一底部層203、一中間層205和一頂部層207。該複數個底部層203係分別內凹地設置於該基底101中。該複數個中間層205分別對應地設置於該複數個底部層203上。該複數個中間層205之頂面係低於該基底101之頂面。該複數個頂部層207分別對應地設置於該複數個中間層205上。該複數個頂部層207之頂面係和該基底101之頂面等高。
參照圖25，複數個摻雜區域係設置於該基底101之該複數個主動區域105中。各摻雜區域係包括一第一摻雜區域301和複數個第二摻雜區域303。該第一摻雜區域301係設置於該複數個字元線201中一相鄰對之間。該複數個第二摻雜區域303係分別設置於該複數個隔離層103和該複數個字元線201之間。
參照圖25，該複數個絕緣膜係設置於該基底101的上方。該複數個絕緣膜包括一第一絕緣膜801、一第二絕緣膜803、一第三絕緣膜805、一第四絕緣膜807、一第五絕緣膜809、一第六絕緣膜811和一第七絕緣膜813。該第一絕緣膜801係設置於該基底101上。該複數個接觸插塞係設置於該第一絕緣膜801中。該複數個接觸插塞包括一第一接觸插塞401和複數個第二接觸插塞403。該第一接觸插塞401係設置於該第一摻雜區域301上並和該第一摻雜區域301電連接。該複數個第二接觸插塞403分別設置於該複數個第二摻雜區域303上並分別和該複數個第二摻雜區域303電連接。在所示的實施例中，該第一接觸插塞401係包括鎢。
參照圖25，該第二絕緣膜803係設置於該第一絕緣膜801上。該複數個位元線接觸插塞405係設置於該第二絕緣膜803中。(於圖25中僅示出一個位元線接觸插塞405)該第一覆蓋層407設置於該第二絕緣膜803中，並設置在該第一接觸插塞401之頂面上；換言之，該第一覆蓋層407設置於對應之位元線接觸插塞405和該第一接觸插塞401之間。此外，該第一覆蓋層407係貼設於該複數個位元線接觸插塞405之側壁。該第一覆蓋層407係包括氮化鎢。
參照圖25，該第二絕緣膜803係設置於該第一絕緣膜801上。該複數個位元線409設置於該第三絕緣膜805中，且設置於該複數個位元線接觸插塞405和該第一覆蓋層407上。(於圖25中僅示出一個位元線409)該第四絕緣膜807設置於該第三絕緣膜805上。該複數個插塞411穿設該第四絕緣膜807、該第三絕緣膜805和該第二絕緣膜803。該複數個插塞411分別對應地和該複數個第二接觸插塞403電連接。
參照圖25，該第五絕緣膜809係設置於該第四絕緣膜807上。該複數個電容結構501設置於該第五絕緣膜809中。該電容結構701包括複數個底部電極505、一電容絕緣層507和一頂部電極509。該複數個底部電極505係內凹地設置於該第五絕緣膜809中，且該複數個底部電極505分別對應地和該複數個插塞411電連接。該電容絕緣層507設置於該複數個底部電極505上。該頂部電極509設置於該電容絕緣層507上。
參照圖25，該第六絕緣膜811係設置於該第五絕緣膜809上。該底部穿孔413設置於該第六絕緣膜811中，並和該頂部電極509電連接。該底部穿孔413係包括鎢。該第七絕緣膜813設置於該第六絕緣膜811上。該第一導電層415設置於該第七絕緣膜813中，並位於該底部穿孔413的上方。該第二覆蓋層417設置於該底部穿孔413之頂面，該第二覆蓋層417設置於該底部穿孔413與該第一導電層415之間。此外，該第二覆蓋層417係貼設於該第一導電層415之側壁。該第二覆蓋層417係包括氮化鎢。
圖26至圖27為示意圖，以剖面圖例示本揭露於一些實施例中之半導體裝置。
參照圖26，該半導體裝置包括複數個第三覆蓋層419。該複數個第三覆蓋層419係分別對應地設置於該複數個第二接觸插塞403與該複數個插塞411之間，換言之，該複數個第三覆蓋層419係分別對應地設置於包含鎢之第二接觸插塞403的頂面上。該複數個第三覆蓋層419係分別對應地貼設置於該複數個插塞411之側壁。該複數個第三覆蓋層419係包括氮化鎢。在所示的實施例中，僅例示該第一覆蓋層407、該第二覆蓋層417和該複數個第三覆蓋層419係分別設置於該第一接觸插塞401、該底部穿孔413和該複數個第二接觸插塞403上；然而，其他的導電層或導電穿孔亦適用。
需要注意的是，在所示的實施例中，一覆蓋層可視為該第一覆蓋層407、該第二覆蓋層417或該第三覆蓋層419，但並不以此為限。一導電特徵部件(conductive feature)可視為該第一接觸插塞401、該第二接觸插塞403或該底部穿孔413，但並不以此為限。
參照圖27，該半導體裝置包括一第一障壁層421。該第一障壁層421設置於該第一覆蓋層407和對應之位元線接觸插塞405之間。該第一障壁層421由鈦、氮化鈦、鈦鎢合金、鉭、氮化鉭、或其組合所形成。該第一障壁層421將提升該第一覆蓋層407和對應之位元線接觸插塞405間之黏合(adhesion)。
由於本揭露之半導體裝置的設計，該第一覆蓋層407和該第二覆蓋層417將能降低該半導體裝置中缺陷的形成；因此該半導體裝置之產率將得以提高。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:方法 101:基底 103:隔離層 105:主動區域 201:字元線 203:底部層 205:中間層 207:頂部層 209:溝渠 301:第一摻雜區域 303:第二摻雜區域 401:第一接觸插塞 403:第二接觸插塞 405:位元線接觸插塞 407:第一覆蓋層 409:位元線 411:插塞 413:底部穿孔 415:第一導電層 417:第二覆蓋層 419:第三覆蓋層 421:第一障壁層 501:電容結構 503:電容溝渠 505:底部電極 507:電容絕緣層 509:頂部電極 801:第一絕緣膜 803:第二絕緣膜 805:第三絕緣膜 807:第四絕緣膜 809:第五絕緣膜 811:第六絕緣膜 813:第七絕緣膜
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為示意圖，以流程圖例示本揭露於一實施例中之半導體裝置的製造方法。 圖2和圖3為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖4為示意圖，以俯視圖例示圖3中的半導體裝置。 圖5至圖7為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖8為示意圖，以俯視圖例示圖7中的半導體裝置。 圖9為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖10為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖11為示意圖，以俯視圖例示圖10中的半導體裝置。 圖12為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖13為示意圖，以俯視圖例示圖12中的半導體裝置。 圖14為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖15為示意圖，以俯視圖例示圖14中的半導體裝置。 圖16為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖17至圖20為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖21為示意圖，以俯視圖例示圖20中的半導體裝置。 圖22至圖24為示意圖，以剖面圖例示本揭露於一實施例中半導體裝置的製造方法之部分流程。 圖25至圖27為示意圖，以剖面圖例示本揭露於一些實施例中之半導體裝置。
10:方法
101:基底
103:隔離層
105:主動區域
201:字元線
203:底部層
205:中間層
207:頂部層
209:溝渠
301:第一摻雜區域
303:第二摻雜區域
401:第一接觸插塞
403:第二接觸插塞
405:位元線接觸插塞
407:第一覆蓋層
409:位元線
411:插塞
413:底部穿孔
415:第一導電層
417:第二覆蓋層
419:第三覆蓋層
421:第一障壁層
501:電容結構
503:電容溝渠
505:底部電極
507:電容絕緣層
509:頂部電極
801:第一絕緣膜
803:第二絕緣膜
805:第三絕緣膜
807:第四絕緣膜
809:第五絕緣膜
811:第六絕緣膜
813:第七絕緣膜

Claims (20)

  1. 一種半導體裝置，包括： 一基底； 一導電特徵部件設置於該基底的上方，該導電特徵部件包括鎢； 一覆蓋層設置於該導電特徵部件之頂面，該覆蓋層包括氮化鎢；及 複數個電容結構設置於該基底的上方。
  2. 如請求項1所述之半導體裝置，其中該導電特徵部件設置於該複數個電容結構之下。
  3. 如請求項1所述之半導體裝置，其中該導電特徵部件設置於該複數個電容結構的上方。
  4. 如請求項1所述之半導體裝置，還包括複數個字元線及一摻雜區域，該複數個字元線設置於該基底中，該摻雜區域設置於該複數個字元線中一相鄰對之間，其中該導電特徵部件設置於該摻雜區域上。
  5. 如請求項1所述之半導體裝置，還包括複數個隔離層設置於該基底中，其中該複數個隔離層彼此間係分隔設置，且該複數個隔離層限定出複數個主動區域。
  6. 如請求項5所述之半導體裝置，還包括一摻雜區域，其中該複數個主動區域中之各個主動區域係和兩個字元線相交，而該摻雜區域係設置於該兩個字元線中之一者與該複數個隔離層中之一者之間，且該導電特徵部件係設置於該摻雜區域上。
  7. 如請求項6所述之半導體裝置，其中該兩個字元線係沿一第一方向延伸，而該複數個主動區域係沿一相對於該第一方向傾斜之方向延伸。
  8. 如請求項1所述之半導體裝置，還包括複數個位元線接觸插塞及複數個位元線，該複數個位元線接觸插塞設置於該基底的上方，該複數個位元線設置於該基底的上方，其中該複數個位元線接觸插塞中之一者係設置於該覆蓋層上並係設置於該複數個位元線中之一者的下方。
  9. 如請求項8所述之半導體裝置，其中該複數個位元線係呈波形線。
  10. 如請求項4所述之半導體裝置，還包括複數個位元線設置於該基底的上方，其中該複數個字元線係沿一第一方向延伸，該複數個位元線係沿一第二方向延伸，該第一方向和該第二方向係互相垂直。
  11. 如請求項1所述之半導體裝置，其中該複數個電容結構包括複數個電容底部電極內凹地設置於該基底的上方、一電容絕緣層設置於該複數個電容底部電極上和一電容頂部電極設置於該電容絕緣層上。
  12. 一種半導體裝置之製造方法，包括： 提供一基底； 形成一導電特徵部件於該基底的上方，該導電特徵部件包括鎢；及 形成一覆蓋層於該導電特徵部件之頂面，該覆蓋層包括氮化鎢。
  13. 如請求項12所述之半導體裝置之製造方法，更包括於形成該覆蓋層前清洗該導電特徵部件，其中清洗該導電特徵部件之步驟包括提供一還原劑至該導電特徵部件之頂面，該還原劑係為四氯化鈦、四氯化鉭、或其組合。
  14. 如請求項13所述的半導體裝置之製造方法，還包括形成複數個電容結構於該基底的上方。
  15. 如請求項14所述的半導體裝置之製造方法，其中該導電特徵部件設置於該複數個電容結構之下。
  16. 如請求項14所述的半導體裝置之製造方法，其中該導電特徵部件設置於該複數個電容結構的上方。
  17. 如請求項14所述的半導體裝置之製造方法，還包括形成複數個字元線及一摻雜區域，該複數個字元線係形成於該基底中，該摻雜區域係形成於該複數個字元線中一相鄰對之間，其中該導電特徵部件設置於該摻雜區域上。
  18. 如請求項14所述的半導體裝置之製造方法，還包括形成複數個位元線接觸插塞及複數個位元線，其中該複數個位元線接觸插塞中之一者係設置於該覆蓋層上並係設置於該複數個位元線中之一者的下方。
  19. 如請求項18所述的半導體裝置之製造方法，其中該複數個位元線係呈波形線。
  20. 如請求項18所述的半導體裝置之製造方法，其中該複數個電容結構包括複數個電容底部電極內凹地設置於該基底的上方、一電容絕緣層設置於該複數個電容底部電極上和一電容頂部電極設置於該電容絕緣層上。
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