CN101261955A - 嵌入式动态随机存取存储器装置及其接触插塞的形成方法 - Google Patents

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CN101261955A CNA2008100813340A CN200810081334A CN101261955A CN 101261955 A CN101261955 A CN 101261955A CN A2008100813340 A CNA2008100813340 A CN A2008100813340A CN 200810081334 A CN200810081334 A CN 200810081334A CN 101261955 A CN101261955 A CN 101261955A
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Abstract

本发明提供一种嵌入式动态随机存取存储器(eDRAM)装置及其接触插塞的形成方法。该形成方法包括如下步骤：形成一介电层于一半导体基底上；形成一接触孔于该介电层中，以暴露出一部分的该半导体基底；沉积一钨材料层于该介电层上以填入该接触孔，其中形成一钨缝隙于该接触孔内的钨材料层中；实施一干式蚀刻制造工艺以移除该介电层的上表面的钨材料层，且凹陷该钨材料层于该接触孔中，以于该介电层的上表面下方，形成具一深度的凹陷区，因而形成一凹陷的钨插塞于该接触孔内；沉积一导电层于该介电层和该凹陷的钨插塞上，以填入该凹陷区；及移除该介电层的上表面的该导电层，以形成一导电插塞于该接触孔内的凹陷的钨插塞上。

Description

嵌入式动态随机存取存储器装置及其接触插塞的形成方法
技术领域
本发明涉及一种形成接触插塞的形成方法，以提供嵌入式动态随机存取存储器(Embedded Dynamic Random Access Memory；eDRAM)的应用，特别涉及一种形成钨接触插塞的制造方法，以消除钨材料缝隙(seam)的问题。
背景技术
随着半导体制造程序的持续发展，使得半导体装置具有较细微的图案和/或较高的集成度(integration)。在半导体装置内的各种图案之间，通常使用接触结构以提供电路装置和/或内连接层之间的电接触。传统的接触结构可包括形成一接触孔(contact hole)于层间介电层内，随后再填入一导电材料于此接触孔中，例如钨材料。然而，当接触窗(contact)的深宽比(aspect ratio)持续增加时，金属填充制造工艺上会遭遇到困难。一般形成金属钨接触插塞的方法包括：以等离子体蚀刻一开口、光刻胶剥除及清洗、以物理气相沉积(PVD)制造工艺沉积黏着层和阻障金属以及通过等离子体辅助化学气相沉积(PEVCD)制造工艺沉积钨材料。当钨填入插塞后，在此钨插塞中常可观察到孔洞(voids；也称为钨缝隙(tungsten seams))。此钨缝隙通常会在随后的移除制造工艺中暴露出来。进一步来说，由于此钨缝隙暴露于移除制造工艺中，因此在特定的移除制造工艺条件下会使得钨缝隙的尺寸增加。此增大的钨缝隙常会产生一难以被后续的金属覆盖的形貌(topology)，而造成电子装置退化(degradation)，且此电子装置的退化现象在金属-绝缘层-金属(metal-insulator-metal，MIM)的电容结构及金属-绝缘层-硅(metal-insulator-silicon，MIS)的电容结构中会造成特别明显的漏电流(leakage)。对于嵌入式动态随机存取存储器(eDRAM)的应用而言，钨缝隙会强烈的影响故障的位数(failure bit count)。虽然在皇冠型(crown-shaped)电容中使用较薄的高介电常数(high-k)材料，例如氧化铝(Al2O3)，也可改善90纳米制造工艺的嵌入式动态随机存取存储器(eDRAM)的成品率，但仍需要开发一种可完全消除钨缝隙的钨插塞的制造方法。
发明内容
本发明提供一种嵌入式动态随机存取存储器(eDRAM)装置的接触插塞的形成方法，包括：形成一介电层于一半导体基底上；形成一接触孔于该介电层中，以暴露出一部分的该半导体基底；沉积一钨材料层于该介电层上以填入该接触孔，其中形成一钨缝隙于该接触孔内的钨材料层中；实施一干式蚀刻制造工艺以移除该介电层的上表面的钨材料层，且凹陷该钨材料层于该接触孔中，以于该介电层的上表面下方，形成具一深度的凹陷区，因而形成一凹陷的钨插塞于该接触孔内；沉积一导电层于该介电层和该凹陷的钨插塞上，以填入该凹陷区；及移除该介电层的上表面的该导电层，以形成一导电插塞于该接触孔内的凹陷的钨插塞上。
上述的嵌入式动态随机存取存储器装置的接触插塞的形成方法，其中优选地，该导电层包含钨，该导电插塞包含钼、氮化钛、铜或其组合的材料。
该凹陷的直径约为0.1μm至1.5μm。
该导电插塞密封该钨缝隙于该凹陷的钨插塞中。
该介电层的厚度介于4000
Figure A20081008133400051
至5000
Figure A20081008133400052
之间。
该干式蚀刻制造工艺使用氟化硫、氮及氯作为蚀刻剂，以移除该接触孔内的该钨材料层。
本发明还提供一种嵌入式动态随机存取存储器(eDRAM)装置，包括：一半导体基底，该半导体基底包含一形成于其上的介电层，其中该介电层具有一接触孔，且从该接触孔中暴露出一部分的该半导体基底；一钨插塞，该钨插塞填入该接触孔较低的部分，且该钨插塞具有一钨缝隙于其中；及一导电插塞，该导电插塞沉积于该钨插塞上，且填入该接触孔较高的部分，其中该导电插塞与该介电层的顶部等高。
上述的嵌入式动态随机存取存储器装置，其中优选地，该导电层包含钨，该导电插塞包含钼、氮化钛、铜或其组合的材料。
该导电插塞的直径为0.1μm至1.5μm。
该导电插塞密封该钨缝隙于该钨插塞中。
该介电层的厚度介于4000
Figure A20081008133400053
至5000
Figure A20081008133400054
之间。
本发明提供的嵌入式动态随机存取存储器装置及其接触插塞的形成方法，可以消除钨材料缝隙的问题，可降低故障的位数，从而改善装置的成品率，以提供eDRAM产品的相关应用所需。
附图说明
图1至图7为一系列的按照本发明实施例所制造的钨插塞结构的剖面图。
其中，附图标记说明如下：
10～基底；12～栅极介电层；14～栅极电极层；16～轻掺杂的漏极结构；18～介电质间隔层；20～源极/漏极区；22～硅化物层；24～接触蚀刻停止层；26～第一层间介电层；28～接触孔；30～阻障层；32～钨材料层；32a～具有凹陷的钨接触插塞；33～钨材料缝隙；34～凹陷区；36～导电材料；36a～导电插塞；38～第二层间介电层；40～第二插塞；42～电容结构。
具体实施方式
本发明的实施例提供一种形成钨接触插塞的方法以消除钨材料的缝隙。对于嵌入式动态随机存取存储器(eDRAM)的应用而言，本发明的方法也可减少故障的位数，以改善装置的成品率。有关各实施例的制造和使用方式详述如下，并伴随附图加以说明。其中，附图标记和说明书中使用的相同的元件编号表示相同或类似的元件。而在附图中，为清楚和方便说明起见，有关实施例的形状和厚度或有不符实际的情形。而以下所描述的特别针对本发明的装置的各项元件或其整合加以说明，然而，值得注意的是，上述元件并不特别限定于本文所显示或描述的，而是本领域技术人员可以所得知的各种形式，此外，当一材料层是位于另一材料层或基底之上时，其可以是直接位于其表面上或另外插入有其它中介层。
在此，以图1至图5绘示本发明的一系列制造过程的剖面图，图中显示一种形成钨接触插塞的方法的实施例，通过此方法可消除钨材料缝隙的问题。
在图1中显示一栅极介电材料层和一栅极导电材料层沉积于基底10上，随后图案化此两材料层而分别形成栅极介电层12和栅极电极层14，结合此两材料层即形成一位于eDRAM阵列区上的栅极结构。上述基底10为硅主体，但也可使用其它常用的材料或结构，例如绝缘层上覆硅(silicon oninsulator，SOI)或一硅锗主体上覆盖硅材料层。栅极介电层12可以是氧化硅或是高介电常数的介电材料，而栅极电极层14可为非晶硅(amorphoussilicon)、有掺杂的多晶硅(doped polysilicon)、金属、单晶硅或其它导电材料。随后施加一轻离子注入制造工艺以分别形成两轻掺杂区16于栅极结构的两侧的基底10内。接下来，形成介电质间隔层18于栅极结构的两侧。介电质间隔层18可为氧化物、氮化物、氮氧化物或其组合。随后进行一重离子掺杂制造工艺以形成重掺杂区20于轻掺杂区的漏极结构(LDD)16上。因此，形成两个包含轻掺杂区的漏极结构(LDD)16的源极/漏极区20于栅极结构的两侧的基底10中。不论金属氧化物半导体晶体管(MOS)是NMOS或PMOS，依照基底10和源极/漏极区20的导电形式决定。对于PMOS晶体管而言，LDD结构和源极/漏极区都是P型而基底则是N型。对于NMOS晶体管而言，LDD结构和源极/漏极区都是N型而基底则是P型。此外，为了减低片电阻(sheet resistance)，形成一硅化物层22于源极/漏极区20和栅极电极层14上，其中硅化物层22为金属硅化层包含例如钛(Ti)、钴(Co)、镍(Ni)、钯(Pd)、铂(Pt)、铒(Er)或类似的材料。
请参照图1，此图显示沉积接触蚀刻停止层(CESL)24于上述在基底10上所形成的MOS晶体管上，以控制后续接触孔形成步骤中的蚀刻终点。CESL24可为氮化硅、氮氧化硅、碳化硅或其组合。接着，形成一厚度约为4000
Figure A20081008133400071
至5000
Figure A20081008133400072
的第一层间介电层(ILD)26于CESL 24上，以隔绝此MOS晶体管与随之形成的内连接结构。第一层间介电层26可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第一层间介电层26也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。随后于第一层间介电层26上，依序进行一例如化学机械研磨(CMP)的平坦化制造工艺、介电质抗反射层镀膜(dielectric anti-reflective coating，DARC)、或/和底部抗反射层镀膜(bottomanti-relfectance coating，BARC)以及提供一光刻图案化光刻胶层，此外，为清楚和方便说明起见，在图中省略以上步骤。接着，进行一干蚀刻制造工艺以形成接触孔(contact hole)28，且接触孔28蚀穿第一层间介电层26和CESL 24，以暴露出位于源极/漏极区20上的硅化物层22。随后移除图案化光刻胶层和底部抗反射层镀膜(BARC)层。
请参照图1，通过溅射技术顺应性沉积阻障层30于上述所形成的结构上，以最佳化随后覆盖于其上方的材料的接触电阻，且对接触孔28的氧化物侧壁提供良好的黏着性，同时也保护位于阻障层30下方的材料不会受到后续制造工艺中所产生的副产物的破坏。阻障层30沿着接触孔28的侧壁延伸，且阻障层30包含钛金属层、氮化钛层或其组合。接下来，使用低压化学气相沉积(LPCVD)制造工艺，沉积一厚度约为6000
Figure A20081008133400081
至8000
Figure A20081008133400082
的钨材料层32。然而，使用低压化学气相沉积(LPCVD)的金属化制造工艺来填入高深宽比(high aspect ratio)的孔洞的方式总会导致不期望的较大颗粒(grain)，因而在钨接触插塞中产生不想要的钨材料缝隙33。
图2显示使用一干蚀刻制造工艺，例如以氟化硫(SF6)、氮及氯作为蚀刻剂且对氧化物具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺以从接触孔28外的区域移除不需要的钨材料，随后延续此回蚀刻制造工艺以凹陷接触孔28内的钨材料层32，而在第一层间介电层26的上表面下产生一约600
Figure A20081008133400083
至900
Figure A20081008133400084
的深度的凹陷区34，且此凹陷区34在凹陷的钨接触插塞32a上的直径约0.1μm至0.15μm。在另一实施例中，上述延续的回蚀刻制造工艺可使得钨材料缝隙33变大。
接着，图3显示沉积一厚度约为1500
Figure A20081008133400085
至2500的导电材料36于上述所形成的结构上，以填满凹陷区34且密封钨材料缝隙33的裂缝。导电材料36可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，导电材料36为钨材料。在另一实施例中，导电材料36可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。随后，如图4所示，使用一回蚀刻制造工艺，例如化学机械研磨(CMP)制造工艺或反应性离子蚀刻(RIE)制造工艺，以移除第一层间介电层26表面上的导电材料36。详细来说，即是进行上述回蚀刻制造工艺，使导电材料36的顶部与第一层间介电层26的顶部等高。此步骤可形成一厚度为250
Figure A20081008133400087
至400
Figure A20081008133400088
的导电插塞36a于上述的凹陷的钨接触插塞32a上。导电插塞36a为不含缝隙的插塞，且导电插塞36a也可用以隔绝上述凹陷的钨接触插塞32a中的钨材料缝隙33与随之进行的金属化制造工艺。值得注意的是，消除钨材料缝隙的问题可降低故障的位数，而改善装置的成品率，以提供eDRAM产品的相关应用所需。
图5绘示一后续制造工艺，此制造工艺包括形成第二层间介电层38于导电插塞36a和第一层间介电层26上、形成第二接触插塞40于第二层间介电层38中，以电连接位于其下方的其中一导电插塞36a，且形成电容结构42于第二层间介电层38中，以电连接位于其下方的其中一导电插塞36a。对于MIS(金属-绝缘层-硅)结构的应用而言，电容结构42为一皇冠型单元，包括多晶硅记忆胞电极板、电容介电层以及一皇冠型(crown-shaped)储存节点(storage node)结构，此结构用以使半球状颗粒(hemispherical grain，HSG)选择性成长于多晶硅层暴露出来的表面上。对于MIM(金属-绝缘层-金属)结构的应用而言，电容结构42为一皇冠型单元，此皇冠型单元包含氮化钛(TiN)或由其它导电材料所组成的金属记忆胞电极板、电容介电层以及由氮化钛(TiN)或由其它导电材料所组成的皇冠型金属储存节结构。在一实施例中，如图6所示，显示一凹入式(recess)皇冠型单元。在另一实施例中，如图7所示，则显示一非凹入式(non-recess)的皇冠型单元。
虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做更动与润饰，因此本发明的保护范围当视权利要求所界定的范围为准。

Claims (11)

1.一种嵌入式动态随机存取存储器装置的接触插塞的形成方法，包括：
形成一介电层于一半导体基底上；
形成一接触孔于该介电层中，以暴露出一部分的该半导体基底；
沉积一钨材料层于该介电层上以填入该接触孔，其中形成一钨缝隙于该接触孔内的钨材料层中；
实施一干式蚀刻制造工艺以移除该介电层的上表面的钨材料层，且凹陷该钨材料层于该接触孔中，以于该介电层的上表面下方，形成具一深度的凹陷区，因而形成一凹陷的钨插塞于该接触孔内；
沉积一导电层于该介电层和该凹陷的钨插塞上，以填入该凹陷区；及
移除该介电层的上表面的该导电层，以形成一导电插塞于该接触孔内的凹陷的钨插塞上。
2.如权利要求1所述的嵌入式动态随机存取存储器装置的接触插塞的形成方法，其中该导电层包含钨，该导电插塞包含钼、氮化钛、铜或其组合的材料。
3.如权利要求1所述的嵌入式动态随机存取存储器装置的接触插塞的形成方法，其中该凹陷的直径约为0.1μm至1.5μm。
4.如权利要求1所述的嵌入式动态随机存取存储器装置的接触插塞的形成方法，其中该导电插塞密封该钨缝隙于该凹陷的钨插塞中。
5.如权利要求1所述的嵌入式动态随机存取存储器装置的接触插塞的形成方法，其中该介电层的厚度介于4000
Figure A20081008133400021
至5000
Figure A20081008133400022
之间。
6.如权利要求1所述的嵌入式动态随机存取存储器装置的接触插塞的形成方法，其中该干式蚀刻制造工艺使用氟化硫、氮及氯作为蚀刻剂，以移除该接触孔内的该钨材料层。
7.一种嵌入式动态随机存取存储器装置，包括：
一半导体基底，该半导体基底包含一形成于其上的介电层，其中该介电层具有一接触孔，且从该接触孔中暴露出一部分的该半导体基底；
一钨插塞，该钨插塞填入该接触孔较低的部分，且该钨插塞具有一钨缝隙于其中；及
一导电插塞，该导电插塞沉积于该钨插塞上，且填入该接触孔较高的部分，其中该导电插塞与该介电层的顶部等高。
8.如权利要求7所述的嵌入式动态随机存取存储器装置，其中该导电层包含钨，该导电插塞包含钼、氮化钛、铜或其组合的材料。
9.如权利要求7所述的嵌入式动态随机存取存储器装置，其中该导电插塞的直径为0.1μm至1.5μm。
10.如权利要求7所述的嵌入式动态随机存取存储器装置，其中该导电插塞密封该钨缝隙于该钨插塞中。
11.如权利要求7所述的嵌入式动态随机存取存储器装置，其中该介电层的厚度介于4000至5000
Figure A20081008133400032
之间。
CNA2008100813340A 2007-03-07 2008-02-25 嵌入式动态随机存取存储器装置及其接触插塞的形成方法 Pending CN101261955A (zh)

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783315B (zh) * 2009-01-19 2012-01-25 中芯国际集成电路制造(上海)有限公司 形成层间接触的方法
CN102437099A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种降低接触孔电阻的接触孔结构形成方法
CN102437098A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种降低接触孔电阻的接触孔形成方法
CN102437097A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种新的接触孔的制造方法
CN104900614A (zh) * 2014-03-05 2015-09-09 旺宏电子股份有限公司 半导体结构及其制造方法
CN106057807A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 半导体装置
CN112447725A (zh) * 2019-09-05 2021-03-05 南亚科技股份有限公司 半导体装置及其制造方法
CN112992792A (zh) * 2021-02-09 2021-06-18 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101169167B1 (ko) * 2010-10-25 2012-07-30 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
DE102011002769B4 (de) * 2011-01-17 2013-03-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
US9941160B2 (en) * 2013-07-25 2018-04-10 Globalfoundries Singapore Pte. Ltd. Integrated circuits having device contacts and methods for fabricating the same
US20150200355A1 (en) * 2014-01-15 2015-07-16 Allegro Microsystems, Llc Fabricating a via
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9219110B2 (en) 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9368392B2 (en) 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9425061B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer cap layer to improve MIM structure performance
US9761592B2 (en) 2014-08-27 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with embedded capacitor
US9484401B2 (en) 2014-11-24 2016-11-01 International Business Machines Corporation Capacitance reduction for advanced technology nodes
KR102432280B1 (ko) * 2015-07-31 2022-08-12 삼성전자주식회사 반도체 소자
US9997520B2 (en) 2015-07-31 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with capacitor and method for forming the same
KR102451170B1 (ko) 2015-09-22 2022-10-06 삼성전자주식회사 3차원 반도체 메모리 장치
CN108028277B (zh) * 2015-09-25 2021-12-21 英特尔公司 具有增大的接触面积的半导体器件接触
US10192775B2 (en) * 2016-03-17 2019-01-29 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
US9608065B1 (en) 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
US10651284B2 (en) 2017-10-24 2020-05-12 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10236215B1 (en) 2017-10-24 2019-03-19 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10916438B2 (en) 2019-05-09 2021-02-09 Allegro Microsystems, Llc Method of multiple gate oxide forming with hard mask
US11133178B2 (en) * 2019-09-20 2021-09-28 Applied Materials, Inc. Seamless gapfill with dielectric ALD films
US11462471B2 (en) * 2019-09-30 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Middle-of-line interconnect structure and manufacturing method
DE102020110480A1 (de) * 2019-09-30 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line-interconnect-struktur und herstellungsverfahren
US11594537B2 (en) 2020-07-06 2023-02-28 Applied Materials, Inc. 3-d dram cell with mechanical stability
CN114373752A (zh) * 2020-10-14 2022-04-19 长鑫存储技术有限公司 半导体器件及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
US5747379A (en) * 1996-01-11 1998-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating seamless tungsten plug employing tungsten redeposition and etch back
US5994220A (en) * 1996-02-02 1999-11-30 Micron Technology, Inc. Method for forming a semiconductor connection with a top surface having an enlarged recess
US5654234A (en) * 1996-04-29 1997-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a void-free tungsten-plug contact in the presence of a contact opening overhang
US5801096A (en) * 1996-06-03 1998-09-01 Taiwan Semiconductor Manufacturing Company Ltd. Self-aligned tungsen etch back process to minimize seams in tungsten plugs
TW409402B (en) * 1998-10-21 2000-10-21 United Microelectronics Corp Manufacture method for embedded DRAM
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
US6483153B1 (en) * 1999-10-14 2002-11-19 Advanced Micro Devices, Inc. Method to improve LDD corner control with an in-situ film for local interconnect processing
JP2003142484A (ja) * 2001-10-31 2003-05-16 Mitsubishi Electric Corp 半導体装置の製造方法
US6979640B1 (en) * 2002-03-29 2005-12-27 Cypress Semiconductor Corporation Contact structure and method of making the same
US6835649B2 (en) * 2002-06-03 2004-12-28 Taiwan Semiconductor Manufacturing Co., Ltd Tungsten plug with conductor capping layer
TWI228793B (en) * 2003-04-28 2005-03-01 Fujitsu Ltd Semiconductor device and manufacturing method thereof

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783315B (zh) * 2009-01-19 2012-01-25 中芯国际集成电路制造(上海)有限公司 形成层间接触的方法
CN102437099A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种降低接触孔电阻的接触孔结构形成方法
CN102437098A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种降低接触孔电阻的接触孔形成方法
CN102437097A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种新的接触孔的制造方法
CN104900614A (zh) * 2014-03-05 2015-09-09 旺宏电子股份有限公司 半导体结构及其制造方法
CN104900614B (zh) * 2014-03-05 2017-12-01 旺宏电子股份有限公司 半导体结构及其制造方法
CN106057807A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 半导体装置
CN106057807B (zh) * 2015-04-01 2019-10-18 三星电子株式会社 半导体装置
CN112447725A (zh) * 2019-09-05 2021-03-05 南亚科技股份有限公司 半导体装置及其制造方法
CN112447725B (zh) * 2019-09-05 2024-05-24 南亚科技股份有限公司 半导体装置及其制造方法
CN112992792A (zh) * 2021-02-09 2021-06-18 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构
CN112992792B (zh) * 2021-02-09 2022-06-24 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构

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Publication number Publication date
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