KR20030050432A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 상부 전극 및 하부 전극응 듀얼 다마신 공정으로 형성하고, 디램 셀 하부 전극 형성시 동시에 로직 영역의 메탈 콘택을 형성함으로써 로직 메탈 콘택의 깊이를 낮게 할 수 있으며 메탈 콘택의 매립을 쉽게 할 수 있으며 로직 아날로그 캐패시터에 고유전체막을 사용함으로써 캐패시터의 면적을 줄여 칩 사이즈를 감소시킬 수 있는 이점이 있다.

Description

반도체 소자의 제조 방법{METHOD FOR FORMING OF SEMICONDUCTOR DEVICE}

본 발명은 상부 전극 및 하부 전극을 듀얼 다마신 공정으로 형성하고, 디램 셀 하부 전극 형성시 동시에 로직 영역의 메탈 콘택을 형성함으로써 로직 메탈 콘택의 깊이를 낮게 할 수 있으며 메탈 콘택의 매립을 쉽게 할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

도1a 내지 도1p는 종래 기술에 의한 반도체 소자의 제조 공정을 나타낸 제 1 실시예이다.

먼저 도1a에 도시된 바와 같이 실리콘 기판의 디램 셀부(1)와 로직부(2)에 웰(미도시함) 및 절연층(3)을 형성한 후 게이트 폴리(4)와 하드마스크(5)를 증착한 후 패터닝 하고, 소스/드레인 접합층(6)을 형성한 후 사이드월 스페이서(7)를 형성시킨 다음 제 1 ILD(Inter Layer Dielectric : 8)를 증착한뒤 평탄화 공정을 진행한다.

이때, 게이트 폴리(14)는 도프트 폴리실리콘을 사용하거나 텅스텐실리사이드 및 텅스텐의 조합으로 사용되기도 하며, 하드마스크는 산화막으로 형성한다.

또한, 사이드월 스페이서(7)는 산화막 또는 질화막으로 형성하거나, 산화막과 질화막의 조합으로 형성할 수도 있다.

이어서, 도1b에 도시된 바와 같이 디램 셀 영역(1)에 스토리지 노드 콘택 플러그(9)를 형성시킨 후 도1C에 도시된 바와 같이 제 2 ILD(10)를 증착한 후 디램셀 영역(1)에는 비트라인 콘택홀(11)을 로직 영역에는 소오스/드레인 영역의 콘택홀(12)을 형성시킨다.

그런 다음, 도1d에 도시된 바와 같이 콘택홀(11,12)에 플러그를 형성하고 디램 셀 영역(1)에는 비트라인(15)을 로직 영역(2)에는 로컬 인터커넥션 라인(16)을 형성시킨다.

이때, 비트라인(15)과 로컬 인터커넥션 라인(16)의 재료는 텅스텐 실리사이드 또는 텅스텐이 사용된다.

이어서, 도1e에 도시된 바와 같이 제 3 ILD(17)와 제 4 ILD(18)를 적층한 후 도1f에 도시된 바와 같이 제 3ILD(17), 제 4ILD(18)를 부분적으로 식각하여 콘택홀을 형성한 후 전도성 물질로 플러그(19)를 형성시킨다.

이때, 2중 플러그 기술은 패턴의 미세화에 따라 셀 캐패시터의 높이를 높이기 위해 사용된다.

그런 다음, 도1g에 도시된 바와 같이 제 5 ILD(20)와 제 6 ILD(21)를 증착한 뒤 하부 전극이 형성될 부위의 제 5, 제 6 ILD(20,21)를 식각한 후 도1h에 도시된 바와 같이 하부전극(22) 재료를 증착한다.

이때, 대게 하부전극(22) 재료로는 폴리실리콘이나 텅스텐이 사용된다.

그후, 도1i에 도시된 바와 같이 하부전극(22)을 식각하기 위한 절연층(23)을 증착한 뒤 도1j에 도시된 바와 같이 에치백 또는 CMP로 하부전극(22)을 단락시킨 후 도1k에 도시된 바와 같이 디램 셀 영역(1)의 제 6 ILD(21)와 절연층(23)을 식각하여 하부전극(22)이 노출되도록 한다.이때, 절연층(23)의 재료로는 SOG(Spin OnGlass) 또는 FOX를 사용한다.

이어서, 도1l에 도시된 바와 같이 제 1 캐패시터 절연막(24)을 증착한 후 도1m에 도시된 바와 같이 상부전극(25)을 증착하고 부분 식각하여 셀 캐패시터의 상부전극(25)을 형성시킨다.

이때, 제 1 캐패시터 절연막(24)의 재료로는 산화막이나 텅스텐 또는 Ta2O5를 사용한다.

그런 다음, 도1n에 도시된 바와 같이 제 7 ILD(26) 및 제 8 ILD(27)를 증착한 후 식각 및 증착을 통해 로직 영역의 아날로그 캐패시터의 하부전극(28)과, 로직과 디램 페리 영역의 로컬 배선을 연결하는 배선(29)과 디램 셀 영역의 상부 전극에 연결되어 전압을 인가하는 배선(30)을 형성한다.

이때, 로직 아날로그 캐패시터의 하부전극(28)으로 알루미늄 또는 텅스텐을 사용한다.

이어서 도1o에 도시된 바와 같이 로직 아날로그 캐패시터의 절연막(31)을 증착한뒤 상부전극 재료(32)를 증착한 후 도1p에 도시된 바와 같이 상부전극을 패터닝한다.

이때, 로직 아날로그 캐패시터 절연막(31)의 재료로는 산화막 또는 질화막을 사용하고, 상부전극 재료(32)는 TiN막을 사용한다.

그런 다음, 제 9 IMD(33) 및 제 10 IMD(34)를 증착한 후 배선(34)을 형성한다.

그러나, 이러한 제 1 실시예에 의한 종래 기술은 디램 캐패시터를 MIS 구조나 SIS 구조로 밖에 형성할 수 없어 공정이 복잡해짐은 물론 공정 미세화에 따른 저장 용량의 한계가 있으며, 디램 셀 공정 완료후 로직 배선을 형성하기 때문에 로직 영역의 콘택홀 깊이가 깊어지며 이를 채우기 위한 공정에 어려움을 겪게된다.

그리고, MLD에서 로직 아날로그 캐패시터를 메탈 1과 메탈 2 사이에 형성하여 아날로그 캐패시터의 토폴로지로 인해 IMD층의 평탄화가 어려운 문제가 있었다.

도2a 내지 도2f는 종래 기술에 의한 반도체 소자의 제조 공정을 나타낸 제 2 실시예이다.

먼저, 도2a에 도시된 바와 같이 실리콘 기판의 디램 셀 영역(41)과 로직부(42)의 웰 및 절연층(43)를 형성시킨 후 게이트 폴리(44) 및 하드마스크(45)를 증착한 후 패터닝 한 다음 소오스/드레인(46) 영역을 형성한 후 사이드월 스페이서(47)을 형성시킨다.

이때, 게이트의 재료로는 도프트 폴리실리콘 이나 텅스텐 실리사이드 및 텅스텐의 조합으로 이루어진다.

다음으로, 제 1 ILD(48)를 증착한 후 평탄화 공정을 진행한 후 디램 영역(41)과 로직 영역(42)에 콘택홀(49) 및 배선(50)을 동시에 형성한다.

이어서 도2b에 도시된 바와 같이 제 2 ILD(51)를 증착한 후 듀얼 다마신 공정을 위해 식각 정지막(52)을 증착한 후 디램 셀영역(41)의 스토리지 노드 콘택이 형성될 부위와 로직 영역의 메탈 콘택이 형성될 영역을 식각한다.

이때, 식각정지막(52)으로는 질화막을 이용한다.

그런 다음, 도2c에 도시된 바와 같이 제 3 ILD(53)를 증착한 후 도 2d에 도시된 바와 같이 디램 영역(41)의 하부전극이 형성될 부위의 제 3 ILD(53)를 식각하고, 로직 영역의 메탈 콘택이 형성될 부위를 식각한 후 디램 셀 영역의 하부전극 재료(56)를 증착한다.

이때, 하부전극 재료(56)로는 텅스텐등이 사용된다.

이어서, 도2e에 도시된 바와 같이 하부전극 재료(56)를 에치백 해서 로직 여역에는 텅스텐 플러그(54)가 디램 영역에는 하부전극(55)이 형성되도록 한다.그런 다음, 도2f에 도시된 바와 같이 유전체막(57)을 증착한 후 식각공정을 통해 디램 셀영역(41)에만 남긴 후 상부전극(58)을 증착한 후 로직 배선(59) 및 디램 상부전극(58)을 형성한다.

이때, 유전체막(57)으로는 Ta2O5 또는 BST를 이용한다.

그러나, 이러한 제 2 실시예에 따른 종래 기술은 MIS 혹은 MIM 셀 캐패시터 형성과 로직의 배선을 동시에 형성시키기 위해 셀 캐패시터 유전막 증착후 사진 건식식각을 진행함으로써 절연 특성의 열화를 초래하는 문제가 있다.

또한, 셀 스토리지 노드를 하부 전극 형성시 동시에 형성시키므로 소토리지 노드를 전극으로 채우기 어려워 패턴이 미세화될수록 디램 셀 비트라인과 스토리지 노드 콘택과의 단락을 유발할 수 있으며 아날로그 캐패시터의 토폴로지로 인해 IMD층 평탄화가 어려운 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의목적은 상부 전극 및 하부 전극을 듀얼 다마신 공정으로 형성하고, 디램 셀 하부 전극 형성시 동시에 로직 영역의 메탈 콘택을 형성함으로써 로직 메탈 콘택의 깊이를 낮게 할 수 있으며 메탈 콘택의 매립을 쉽게 할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.

도1a 내지 도1p는 종래 기술에 의한 반도체 소자의 제조 공정을 나타낸 제 1 실시예이다.

도2a 내지 도2f는 종래 기술에 의한 반도체 소자의 제조 공정을 나타낸 제 2 실시예이다.

도3a 내지 도3n은 본 발명에 의한 반도체 소자의 제조 공정을 나타낸 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

61 : 디램 셀 영역 62 : 로직 영역

64 : 게이트 폴리 65 : 하드마스크

67 : 사이드월 스페이서 68 : 제 1 ILD

70 : 제 2 ILD 79 : 제 1 식각 정지막

82 : 제 2 식각 정지막 86-1:로직 아날로그 캐패시터

87 : 디램 셀 캐패시터의 하부전극 90 : 상부전극

94, 95, 96 : 배선

상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 디램 셀부와 로직부에 게이트 폴리와 하드마스크를 증착한 후 패터닝한 후 소오스/드레인 접합층을 형성시키는 단계와, 상기 접합층이 형성된 결과물 상에 사이드월 스페이서를 형성한 후 제 1 ILD를 증착하는 단계와, 상기 디램 셀 영역에 스토리지 노드 콘택 플러그를 형성한 후 제 2 ILD를 증착하는 단계와, 상기 디램 셀 영역에과 로직 영역에 콘택홀을 형성한 후 디램 셀 영역에는 비트라인을 로직 영역에는 로컬 인터 커넥션 라인을 형성하는 단계와, 상기 결과물 상에 제 3 ILD와 제 4 ILD를 증착한 후 제 1 식각정지막을 증착하고 식각공정으로 디램 셀 스토리지 노드 콘택홀이 형성될 부위를 제거하는 단계와, 상기 결과물 상에 제 5 ILD 및 제 2 식각 정지막을 증착한 뒤 디램 셀 영역의 제 2 식각정지막을 식각 공정으로 제거한 후 제 6 ILD를 증착하는 단계와, 상기 제 6 ILD가 증착된 결과물 상에 듀얼 다마신 공정을 통해 디램 셀 캐패시터의 하부전극이 형성될 영역과 로직 아날로그 캐패시터가 형성될 영역을 오픈 시키고 디램 셀 스토리지 노드를 형성하는 단계와, 상기 디램 셀 스토리지 노드가 형성된 결과물 상에 하부전극 재료와 제 7 ILD를 증착한 후 CMP 공정을하는 단계와, 상기 CMP 공정을 진행한 결과물 상에 사진 및 습식식각을 한 후 로직 아날로그 캐패시터 절연막을 증착하는 단계와, 상기, 로직 아날로그 캐패시터 절연막 상부에 제 8 ILD를 증착한 후 패터닝 하여 상부전극을 형성하고 제 9 ILD 및 제 10 ILD를 증착한 후 패터닝 해서 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.

이때, 상기 상부 전극 및 하부 전극의 재료는 Pt, Ru, Ir 또는 그의 산화물중 어느 하나로 형성하는 것을 특징으로 하고, 상기 로직 아날로그 캐패시터의 절연막은 BST, SBT, PZT, Ta2O5 중 어느 하나로 형성하는 것을 특징으로 한다.

또한, 상기 제 1 식각 정지막 또는 제 2 식각 정지막은 질화막으로 형성하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도3a 내지 도3n은 본 발명에 의한 반도체 소자의 제조 공정을 나타낸 단면도들이다.

먼저, 도3a에 도시된 바와 같이 실리콘 기판에 디램 셀(61)부와 로직부(62)에 웰(미도시함) 및 절연층(63)을 형성시킨 후 게이트 폴리(64)와 하드마스크(65)를 증착한 후 패터닝한 다음, 소오스/드레인 접합층(66)을 형성시킨 뒤 사이드월 스페이서(67)를 형성한 뒤 제 1 ILD(68) 증착한다.

이때, 사이드월 스페이서(67)는 산화막 또는 질화막으로 형성한다.

이어서, 도3b에 도시된 바와 같이 디램 셀 영역(61)에 스토리지 노드 콘택 플러그(69)를 형성한 다음, 도3c에 도시된 바와 같이 제 2 ILD(70)를 증착한 후 도3d에 디램 셀 영역에는 비트라인 콘택홀(71)을 로직 영역에는 게이트나 소오스/드레인 영역의 콘택홀(72)을 형성시킨다.

이때, 스토리지 노드 콘택 플러그(69)는 도프트 폴리 또는 텅스텐으로 형성한다.

그런 다음, 도3e에 도시된 바와 같이 콘택홀(71,72)에 텅스텐 실리사이드 또는 텅스텐을 이용하여 디램 셀 영역(61)에는 비트라인(75)을 로직 영역(62)에는 로컬 인터 커넥션 라인(76)을 형성시킨다.

이어서, 도3f에 도시된 바와 같이 제 3 ILD(77)와 제 4 ILD(78)를 증착한 후 제 1 식각정지막(79)을 증착하고 식각공정으로 디램 셀 스토리지 노드 콘택홀이 형성될 부위(80)를 제거한다.

이때, 제 3 ILD(77)는 비트라인의 산화 방지 및 접착력을 높이기 위해 사용되며 생략이 가능하다.

그후, 도3g에 도시된 바와 같이 제 5 ILD(81) 및 제 2 식각 정지막(82)을 증착한 뒤 디램 셀 영역의 제 2 식각정지막(82)를 식각을 통해 제거한 후 제 6 ILD(83)를 증착한다.

그런 다음, 도3h에 도시된 바와 같이 듀얼 다마신 공정을 통해 디램 셀 캐패시터의 하부전극이 형성될 영역(85)과 로직 아날로그 캐패시터가 형성될 영역(84)을 오픈 시키고 디램 셀 스토리지 노드(85-1)을 형성한다.

이어서, 도3i에 도시된 바와 같이 하부전극 재료(86)와 제 7 ILD(88)를 증착한 후 도3에 도시된 바와 같이 CMP를 통해 디램 셀 캐패시터의 하부전극(87)과 로직 아날로그 캐패시터(86-1)를 서로 단락시킨다.

이때, 하부전극 재료(86)로는 Pt, Ru, Ir을 사용하고, 제 7 ILD(88)로는 SOG 또는 FOX를 사용한다.

그런 다음, 도3k에 도시된 바와 같이 사진 및 습식식각을 통해 디램 셀의 제 제 5 ILD(81), 제 6 ILD(83) 및 제 7 ILD(88)을 제거한 후 도3l에 도시된 바와 같이 로직 아날로그 캐패시터 절연막(89)을 증착한다.

이때, 제 1 식각정지막(79)이 습식 식각의 마스크 역할을 하게되고, 상기 절연막(89)의 재료로는 BST, PZT, SBT, Ta2O5등이 사용된다.

이어서, 도3m에 도시된 바와 같이 제 8 ILD를 증착한 후 패터닝 하여 디램 셀 캐패시터 상부전극(90)과 로직 아날로그 캐패시터의 상부전극(91)을 형성한 후 도3n에 도시된 바와 같이 제 9 ILD(92) 및 제 10 ILD(93)를 증착한 후 패터닝 하여 로직 영역에서 아날로그 캐패시터의 상,하부 전극이 연결되는 배선(94)과 로직이나 디램 페리 영역의 로컬 배선을 연결하는 배선(95) 및 디램 셀 캐패시터의 상부전극의 전압을 인가하기 위한 배선(96)을 듀얼 다마신 기법을 통해 형성한다.

이때, 각 배선(93,94,95)의 재료로 Al, W, Cu들이 사용된다.

상기한 바와 같이 본 발명은 상부 전극 및 하부 전극을 듀얼 다마신 공정으로 형성하고, 디램 셀 하부 전극 형성시 동시에 로직 영역의 메탈 콘택을 형성함으로써 로직 메탈 콘택의 깊이를 낮게 할 수 있으며 메탈 콘택의 매립을 쉽게 할 수 있으며 로직 아날로그 캐패시터에 고유전체막을 사용함으로써 캐패시터의 면적을 줄여 칩 사이즈를 감소시킬 수 있는 이점이 있다.

Claims (4)

1. 실리콘 기판에 디램 셀부와 로직부에 게이트 폴리와 하드마스크를 증착한 후 패터닝한 후 소오스/드레인 접합층을 형성시키는 단계와,

   상기 접합층이 형성된 결과물 상에 사이드월 스페이서를 형성한 후 제 1 ILD를 증착하는 단계와,

   상기 디램 셀 영역에 스토리지 노드 콘택 플러그를 형성한 후 제 2 ILD를 증착하는 단계와,

   상기 디램 셀 영역에과 로직 영역에 콘택홀을 형성한 후 디램 셀 영역에는 비트라인을 로직 영역에는 로컬 인터 커넥션 라인을 형성하는 단계와,

   상기 결과물 상에 제 3 ILD와 제 4 ILD를 증착한 후 제 1 식각정지막을 증착하고 식각공정으로 디램 셀 스토리지 노드 콘택홀이 형성될 부위를 제거하는 단계와,

   상기 결과물 상에 제 5 ILD 및 제 2 식각 정지막을 증착한 뒤 디램 셀 영역의 제 2 식각정지막을 식각 공정으로 제거한 후 제 6 ILD를 증착하는 단계와,

   상기 제 6 ILD가 증착된 결과물 상에 듀얼 다마신 공정을 통해 디램 셀 캐패시터의 하부전극이 형성될 영역과 로직 아날로그 캐패시터가 형성될 영역을 오픈 시키고 디램 셀 스토리지 노드를 형성하는 단계와,

   상기 디램 셀 스토리지 노드가 형성된 결과물 상에 하부전극 재료와 제 7 ILD를 증착한 후 CMP 공정을 하는 단계와,

   상기 CMP 공정을 진행한 결과물 상에 사진 및 습식식각을 한 후 로직 아날로그 캐패시터 절연막을 증착하는 단계와,

   상기, 로직 아날로그 캐패시터 절연막 상부에 제 8 ILD를 증착한 후 패터닝 하여 상부전극을 형성하고 제 9 ILD 및 제 10 ILD를 증착한 후 패터닝 해서 배선을 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1항에 있어서, 상기 상부 전극 및 하부 전극의 재료는 Pt, Ru, Ir 또는 그의 산화물중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1항에 있어서, 상기 로직 아날로그 캐패시터의 절연막은 BST, SBT, PZT, Ta2O5 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1항에 있어서, 상기 제 1 식각 정지막 또는 제 2 식각 정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.