CN111403485A - 一种新型铁电晶体管及其制备方法 - Google Patents
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Abstract
本发明属于晶体管领域，并具体公开了一种新型铁电晶体管及其制备方法。该新型铁电晶体管包括底栅、底部电极、沟道层、铁电介质层和顶栅，其中：底部电极设置在底栅的上方，作为新型铁电晶体管的源极和漏极，沟道层设置在底部电极和底栅的上方，铁电介质层将底部电极和沟道层包覆，以此完成封装，顶栅设置在铁电介质层的上方，并且部分或全部覆盖沟道层。本发明利用顶栅、底栅的电容耦合效应，通过底栅施加电压的方式对顶栅、铁电介质层产生极化效果，无需通过顶栅施加电压，无需预留顶栅电极引脚，有效减小了铁电晶体管集成电路的复杂程度；同时通过调节顶栅面积的大小，能够改变顶栅和底栅的耦合强度，实现不同强度的电荷掺杂。
Description
技术领域
本发明属于晶体管领域，更具体地，涉及一种新型铁电晶体管及其制备方法。
背景技术
自1947年美国贝尔实验室成功研制出锗基晶体管以来，晶体管因其体积小，功耗低的优点，成功的代替了电子管，推动了微电子领域的进步。晶体管作为一种半导体器件，对外界影响(光、电、热等)具有极高的响应速度和准确性，在探测器领域有着广泛的应用。此外，凭借铁电材料在外电场作用下的自发极化，能够在二维材料沟道中产生非易失性静电场掺杂，铁电晶体管被广泛应用于非易失性存储器领域。铁电晶体管在小亚阈值摆幅器件制备上也有着广泛的应用，利用铁电材料与二维半导体材料集成的负电容场效应晶体管，能够极大地减小器件的亚阈值摆幅，从而减小器件的工作电压，达到节能、降低散热的目的，在后摩尔定律时代有着很好的应用前景。
随着现代电子电路工艺的进步，半导体器件逐渐计入微纳米尺度，器件的发热及功耗过大严重制约了器件的性能。铁电材料在外加电场作用下能够产生自发极化，并在撤掉外加电场后保持很强的非易失性极化，因此，将铁电材料与二维半导体材料复合，利用铁电材料的非易失性静电掺杂降低器件的功耗和发热引起了广泛关注。目前，铁电晶体管主要有以下两类结构构型：铁电顶栅结构和铁电底栅结构。在铁电顶栅结构中，铁电介质层包覆在晶体管器件上表面并蒸镀金属顶电极，通过顶栅电极对铁电材料施加电场进行极化，而在铁电底栅结构中，则是先将铁电介质层生长或转移到导电衬底上，然后在铁电介质层上制备晶体管器件，利用底栅施加电场极化铁电材料，通过铁电材料的非易失性极化对材料沟道实现静电掺杂。
在现有工艺条件下，这两种器件结构中都存在有待改进之处，对于铁电顶栅结构器件，CN110459546A公开了具有铁电晶体管的集成组合件及形成集成组合件的方法，该结构在应用于阵列化集成电路封装时需要为阵列中各个器件顶栅电极预留多个引脚，增大了电路的复杂程度，同时也不利于电路的微型化；而在铁电底栅结构中，该结构不需要预留顶栅电极引脚，能够有效简化集成电路，但是只能够通过底栅对整个器件沟道进行无差别的整体极化，牺牲了在同一器件上实现多功能的可能性。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种新型铁电晶体管及其制备方法，其中该新型铁电晶体管可以利用顶栅和底栅的耦合作用，通过底栅施加电压进行极化，无需预留顶栅电极引脚，并且通过调节顶栅电极大小可以改变耦合强度，实现不同程度的电荷掺杂，在保持现有技术中铁电晶体管多功能化的同时，极大地简化了铁电晶体管在集成电路中的集成难度。
为实现上述目的，按照本发明的一个方面，提出了一种新型铁电晶体管，其包括底栅、底部电极、沟道层、铁电介质层和顶栅，其中：所述底部电极设置在所述底栅的上方，作为所述新型铁电晶体管的源极和漏极，所述沟道层设置在所述底部电极和底栅的上方，所述铁电介质层将所述底部电极和沟道层包覆，以此完成封装，所述顶栅设置在所述铁电介质层的上方，并且部分或全部覆盖所述沟道层，通过调节所述顶栅的面积改变所述新型铁电晶体管中顶栅和底栅的耦合强度。
作为进一步优选的，所述底栅为带有氧化硅层的硅片，所述底部电极为铬金电极。
作为进一步优选的，所述沟道层采用TMDs材料制成，所述沟道层的厚度为2nm～10nm，所述沟道层的长度为4um～12um。
作为进一步优选的，所述TMDs材料包括MoTe2，WSe2，MoS2或ReS2。
作为进一步优选的，所述铁电介质层采用P(VDF-TRFE)有机铁电材料制成，所述铁电介质层的厚度为100nm～200nm。
作为进一步优选的，所述顶栅为金电极，所述顶栅的厚度为50nm～100nm。
按照本发明的另一方面，提供了一种新型铁电晶体管的制备方法，该方法包括如下步骤：
S1在底栅上制备底部电极，以此作为所述新型铁电晶体管的源极和漏极；
S2采用机械剥离的方式获得沟道层，并将其转移至所述底部电极的上方，从而覆盖所述底部电极和底栅；
S3配置P(VDF-TRFE)铁电溶液并将其旋涂在所述沟道层的上方，然后加热退火预设时间形成所述铁电介质层；
S4将制备的顶栅转移至所述铁电介质层的上方，并且所述顶栅部分或全部覆盖所述沟道层，进而制得所述新型铁电晶体管。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，主要具备以下的技术优点：
1.本发明提供的新型铁电晶体管中利用顶栅、底栅的电容耦合效应，通过底栅施加电压的方式对顶栅、铁电介质层产生极化效果，无需通过顶栅施加电压，相较于传统铁电顶栅结构，无需预留顶栅电极引脚，有效减小了铁电晶体管集成电路的复杂程度；同时通过调节顶栅面积的大小，能够改变顶栅和底栅的耦合强度，实现不同强度的电荷掺杂，相较于传统铁电底栅结构，适用于不同的工作情形，极大提高了铁电晶体管的功能性和灵活性；
2.本发明使用P(VDF-TRFE)有机铁电材料作为铁电介质层，能够同时作为铁电层、介电层、封装层使用，具有工艺简单、成本低廉的优势，同时还能够保证器件在空气中具有很好的稳定性；
3.此外，本发明提供的新型铁电晶体管的制备方法中，将制备的顶栅电极通过定点转移的方式转移到铁电介质层的表面，相较于传统的物理化学沉积方式具有较多优势，首先，采用转移方法制备顶栅无需进行各类光刻显影程序，避免了光刻胶、显影液对铁电介质层造成破快，工艺流程更加精简，此外，转移顶栅的方式也避免了后续物理化学沉积过程中金属原子或离子对铁电介质层造成破坏，并且无需使用有机溶液进行浸泡，因此铁电介质层性能更加稳定，增加了铁电单晶体管的可靠性，并且制备的顶栅电极具有较小的漏电流(10-12～10-15安培量级)，在作为存储器使用时，具有更好的保持性。
附图说明
图1是本发明优选实施例提供的新型铁电晶体管的结构示意图；
图2是本发明优选实施例提供的新型铁电晶体管的制备流程示意图，其中a～h为各步骤的示意图；
图3(a)是本发明优选实施例构建的单顶栅电极部分覆盖沟道层的新型铁电晶体管的结构示意图；
图3(b)是本发明优选实施例构建的单顶栅电极完全覆盖沟道层的新型铁电晶体管的结构示意图；
图3(c)是本发明优选实施例构建的双顶栅电极部分覆盖沟道层的新型铁电晶体管的结构示意图；
图4是本发明优选实施例提供的新型铁电晶体管进行顶栅、底栅耦合测试的结果图，其中a为在顶栅、底栅电压调控下沟道电流变化曲线，b为在正负底栅电压脉冲极化、未极化三种状态下电输运曲线；
图5是本发明优选实施例提供的新型铁电晶体管在±6伏电压脉冲极化下器件“ON”“OFF”状态变化，其中a为极化电压脉冲随时间的变化曲线，b为±6V脉冲电压下器件高低阻态随时间变化曲线；
图6是本发明优选实施例提供的新型铁电晶体管在不同电压幅值下源漏电流和开关比随电压脉宽的变化曲线，其中a为源漏电流随电压脉宽的变化曲线，b为开关比随电压脉宽的变化曲线；
图7是本发明优选实施例提供的新型铁电晶体管在顶栅、底栅电压极化后，器件“ON”“OFF”两状态电流随时间的变化曲线，其中a为顶栅电压极化后电流随时间的变化曲线，b为底栅电压极化后电流随时间的变化曲线。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
如图1所示，本发明实施例提供一种新型铁电晶体管，其包括底栅1、底部电极2、沟道层3、铁电介质层4和顶栅5，其中：底栅1为带有氧化硅层的硅片，底部电极2为铬金电极，并且设置在底栅1的上方，作为新型铁电晶体管的源极和漏极，沟道层3设置在底部电极2和底栅1的上方，铁电介质层4将底部电极2和沟道层3包覆，以此完成封装，顶栅5设置在铁电介质层4的上方，并且部分或全部覆盖沟道层3，通过调节顶栅5的面积改变新型铁电晶体管中顶栅5和底栅1的耦合强度，其中图3(a)为单顶栅电极部分覆盖沟道层3的新型铁电晶体管的结构示意图，图3(b)为单顶栅电极完全覆盖沟道层3的新型铁电晶体管的结构示意图，图3(c)为双顶栅电极部分覆盖沟道层3的新型铁电晶体管的结构示意图。
进一步，沟道层3为以机械剥离单晶TMDs材料得到的少层二维TMDs材料作为沟道制备的MOS结构场效应晶体管，少层二维TMDs材料的厚度在10nm以下，TMDs材料包括MoTe2，WSe2，MoS2或ReS2。沟道层材料过薄会导致材料中表面态电子占比高，容易受到材料-衬底界面影响，导致晶体管器件迁移率变低，性能变差，而沟道层材料过厚时，栅压导致调控器件沟道电导能力有限，会造成沟道无法关断，调控效果差等问题，因此沟道层3的厚度为2nm～10nm。通过顶栅电极图案对沟道不同区域进行不同浓度掺杂时，受到顶栅沟道精度限制，沟道长度不能过小；同时器件中使用的沟道材料是通过机械剥离得到的，在兼顾厚度的前提下，材料尺寸限制了沟道的最大长度，因此沟道层3的长度优选为4um～12um。
进一步，将P(VDF-TRFE)有机铁电材料溶剂通过旋涂的方式在预制备的晶体管器件上形成铁电介质层4包覆，为保证铁电介质层的铁电性能和介电性能，铁电介质层4的厚度为100nm～200nm。
进一步，通过定点转移的方式，将预制备的金属电极转移到铁电介质层上形成顶栅5，顶栅5为金电极，并且顶栅5的厚度为50nm～100nm。
本发明通过设计顶栅5电极面积，使顶栅电容和底栅电容耦合，当顶栅5电极面积较大时，底栅电容不再负荷平行板电容器模型。如图1所示：
其中，Cbg为底栅-沟道间电容，Ctg为顶栅-沟道间电容，Cbt为顶栅-底栅间电容，S0、S1分别是顶栅电极面积和器件沟道面积，ε1,ε2分别是氧化硅、P(VDF-TRFE)有机铁电材料的相对介电常数，ε1≈4.1，ε2≈10，d1，d2分别是底栅中氧化硅层、铁电介质层的厚度，d1＝500nm，d2≈150nm。当S0＞＞S1时，Cbt＞＞Ctg＞＞Cbg，则底栅有效电容Ceff,bg：
因此，在底栅电容与顶栅电容耦合作用下，通过底栅施加电压能够获得与顶栅施加电压相同的效果。通过底栅加压的方式，同样能够对铁电介质层产生极化效果，因此无需通过顶栅施加电压。相较于传统铁电顶栅结构，本发明提供的铁电晶体管在应用到集成电路中时可以极大减少预留的引脚数量，能够减小晶体管集成电路的复杂程度。此外，通过改变顶栅电极面积大小，可以增强或削弱顶栅、底栅耦合效果，因此在器件沟道不同区域使用不同面积的顶栅电极时，可以使铁电晶体管在不同区域获得不同掺杂浓度，实现不同的器件构型和功能，相较于传统的铁电底栅结构，本发明能够适用于不同的工作情形下，能够极大的增强铁电晶体管的功能性和灵活性。
如图2所示，按照本发明的另一方面，提供了一种新型铁电晶体管的制备方法，该方法包括如下步骤：
S1采用具有氧化硅层的重掺杂导电硅片作为底栅，首先使用氧等离子体清洗硅片表面，去除硅片表面可能存在的有机无机杂质以及可能存在的氧化硅层缺陷，防止后续实验过程中出现器件漏电；然后通过光刻曝光显影以及高真空蒸镀的方法在底栅1上制备底部电极2，以此作为新型铁电晶体管的源极和漏极，如图2中a所示。
S2采用机械剥离的方式得到少层TMDs材料，通过PDMS定点转移至底部电极2的上方，从而覆盖底部电极2和底栅1，以此制得沟道层；
具体操作如下：首先切取约0.25mm2的单晶材料，使用两条胶带反复对叠，使单晶材料在胶带上撕裂铺展开，随后，将胶带带有单晶材料的部分按压到聚二甲基硅氧烷(PDMS)表面，随后将胶带与PDMS迅速分离，使一部分材料进一步分离转移到PDMS上，然后在光学显微镜下观察PDMS表面的材料，找到厚度、尺寸合适却结构完整的材料，利用定点转移台转移到预制备的底部电极上，如图2中b所示；
将制备好的器件在氩气氛围下以10℃每分钟的速度升温至150℃，并保温一小时来消除器件中可能存在的残留物、应力等从而改善电极接触。
S3将P(VDF-TRFE)粉末(75:25)以N,N-二甲基甲酰胺为溶剂配制成质量分数为2％～5％的P(VDF-TRFE)有机铁电溶液，将步骤S3获得的器件固定在旋胶机上，将溶液滴涂到制备好的器件表面，以2000r/min的转速旋涂50s，从而在器件上表面形成铁电介质层4，随后在平板炉上以超过居里点温度(135℃)退火15分钟，提升铁电介质层4的β相结晶性，如图2中c所示，使用棉签蘸取丙酮将覆盖在电极上的有机铁电材料擦除，避免后续测试中污染探针。
S4使用步骤S1中相同参数以氧等离子体清洗硅片表面，然后在150℃下对氧化硅衬底上使用六甲基硅氮烷(HDMS)进行疏水处理2～10分钟，确保硅片表面有一定疏水性，防止金顶电极与衬底紧密结合；
使用紫外光刻技术及高真空镀膜技术在斥水处理过的氧化硅表面制备材料厚度为50～100nm的纯金顶栅电极，顶栅的尺寸被设计为100*100，500*500，1000*1000μm2等一系列尺寸，电极沟道宽度设定为1.5um，2um，3um，4um等，将蒸镀纯金的衬底放置到丙酮中，溶解光刻胶从而去除附着于光刻胶上的金层，从而得到顶栅电极，如图2中d所示；
将带有顶栅电极的硅片放置到带有HDMS的密闭容器中，在马弗炉中以150℃加热5～10分钟使表面完全疏水化，最后疏水处理后的带有纯金顶栅电极的氧化硅衬底上，以3000r/min的转速旋涂一层PMMA，并在150℃下烘烤5分钟，完成顶栅电极制备，如图2中e所示；
使用刀片将覆盖在顶栅电极上的PMMA按照电极形状切开，避免转移过程中，不同电极间出现粘连，将PDMS切割为略大于顶栅电极的尺寸，并固定在干净的玻璃片表面，使用玻璃片固定的PDMS将PMMA包覆的顶栅电极从斥水的氧化硅表面剥离，如图2中f所示，随后使用定点转移台将顶栅电极定点转移至铁电介质层的上表面，可选择性的使顶栅电极全部覆盖或部分覆盖器件的沟道层3，如图2中g所示，加热使PDMS脱离进而制得新型铁电晶体管，如图2中h所示。
对本发明优选实施例提供的新型铁电晶体管进行器件测试。
(1)顶栅、底栅耦合测试
将栅极探针与氧化硅片下重掺杂导电硅相连，源漏极探针与新型铁电晶体管中的源漏极分别相连，通过半导体分析仪在源漏极间施加1V偏压，在底栅上施加-6V到+6V扫描电压，扫描步长约为120mV，测试源漏极间电流在不同栅极电压下的变化趋势。同理，也可以将栅极探针与顶栅电极相连，用相同的方法测试在顶栅调控下，铁电晶体管源漏极电流随顶栅电压的变化。如图4中a所示，由于顶栅和底栅的耦合效果，单独通过顶栅或底栅施加电压调控效果相同，MoTe2表现出双极性转移特性，铁电晶体管在N型P型区均表现出迟滞性，在不同方向脉冲电压作用下，器件沟道表现为开启状态(“ON”)或者关闭状态(“OFF”)，如图4中b所示。
(2)擦写测试
通过底栅(顶栅)施加电压调制，器件沟道能够从“ON”和“OFF”状态相互转换，实现重复擦写，如图5所示，器件初始状态为“OFF”状态，在-6V电压脉冲(脉宽100毫秒)作用下，能够由“OFF”状态转换为“ON”状态，通过电压脉冲，实现器件的擦写操作。
(3)超快擦写电压脉宽优化
在步骤(2)基础上，尝试对施加电压的脉冲宽度进行优化，从而实现超快擦写操作。通过半导体分析仪施加不同电压幅值、不同脉宽的电压脉冲，尝试对器件进行擦写操作，具体操作方法与步骤(2)一致。如图6中a，b所示，±10V电压脉冲下，在100微秒脉宽下，铁电晶体管开关比>102，在10微秒脉宽下，铁电晶体管开关比>10，能够实现10-100微秒级别的超快擦写操作。
(4)器件高低阻态保持性能
在步骤(3)基础上，进一步测试新型铁电晶体管在“ON”,“OFF”状态下的保持性，通过半导体分析仪对铁电晶体管施加电压脉冲，分别观测了顶栅、底栅电压脉冲下，器件的保持性能，如图7中a，b所示。在源漏极偏压1V的条件下，通过源漏极施加正负电压脉冲(脉宽1毫秒)，器件的“ON”、“OFF”状态在保持104秒后仍能够具有接近103的开关比，具有良好的保持性，能够满足非易失性存储器要求
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种新型铁电晶体管，其特征在于，其包括底栅(1)、底部电极(2)、沟道层(3)、铁电介质层(4)和顶栅(5)，其中：所述底部电极(2)设置在所述底栅(1)的上方，作为所述新型铁电晶体管的源极和漏极，所述沟道层(3)设置在所述底部电极(2)和底栅(1)的上方，所述铁电介质层(4)将所述底部电极(2)和沟道层(3)包覆，以此完成封装，所述顶栅(5)设置在所述铁电介质层(4)的上方，并且部分或全部覆盖所述沟道层(3)，通过调节所述顶栅(5)的面积改变所述新型铁电晶体管中顶栅(5)和底栅(1)的耦合强度。
2.如权利要求1所述的新型铁电晶体管，其特征在于，所述底栅(1)为带有氧化硅层的硅片，所述底部电极(2)为铬金电极。
3.如权利要求1所述的新型铁电晶体管，其特征在于所述沟道层(3)采用TMDs材料制成，所述沟道层(3)的厚度为2nm～10nm，所述沟道层(3)的长度为4um～12um。
4.如权利要求3所述的新型铁电晶体管，其特征在于所述TMDs材料包括MoTe2，WSe2，MoS2或ReS2。
5.如权利要求1所述的新型铁电晶体管，其特征在于所述铁电介质层(4)采用P(VDF-TRFE)有机铁电材料制成，所述铁电介质层(4)的厚度为100nm～200nm。
6.如权利要求1所述的新型铁电晶体管，其特征在于，所述顶栅(5)为金电极，所述顶栅(5)的厚度为50nm～100nm。
7.一种制备如权利要求1～6任一项所述新型铁电晶体管的方法，该方法包括如下步骤：
S1在底栅(1)上制备底部电极(2)，以此作为所述新型铁电晶体管的源极和漏极；
S2采用机械剥离的方式获得沟道层(3)，并将其转移至所述底部电极(2)的上方，从而覆盖所述底部电极(2)和底栅(1)；
S3配置P(VDF-TRFE)铁电溶液并将其旋涂在所述沟道层(3)的上方，然后加热退火预设时间形成所述铁电介质层(4)；
S4将制备的顶栅(5)转移至所述铁电介质层(4)的上方，并且所述顶栅(5)部分或全部覆盖所述沟道层(3)，进而制得所述新型铁电晶体管。
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