CN108831931A - 非易失性存储器及其制备方法 - Google Patents
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Abstract
本发明提供了一种非易失性存储器及其制备方法，涉及半导体领域。本发明的非易失性存储器包括从下到上依次分布的基底、下介质层、导电层、上介质层和电荷存储层，导电层包括第一电极、沟道层和第二电极，沿水平方向第一电极和第二电极分别位于沟道层相对的两侧且与沟道层电性连接，其中，第一电极和第二电极上施加固定电压后，在基底上施加偏压以实现存储器的编程和擦除。在上述存储器中，通过顶栅(基底)和底栅(电荷存储层)之间的电容耦合作用，可优化电荷存储层中的电荷分布以及保持特性，由于其关态电流很小，在10‑12A量级，可以大大降低器件的损耗功率。
Description
技术领域
本发明涉及半导体领域，特别是涉及一种非易失性存储器及其制备方法。
背景技术
自第三次科技革命以来，电子计算机技术广泛应用，信息爆炸性增长。非易失存储器作为集成电路中的重要组成部分，在计算机、移动网络通信、消费类电子产品以及国防的电子装备等领域有着广泛的应用和不可替代的地位。闪速存储器，作为目前非易失性存储器市场的主流产品，具有快速编程、高密度、低功耗、小体积和高可靠性等优点，被广泛用于移动存储、MP3播放器、数码相机、手机等新兴数字设备中。
然而，根据摩尔定律，随着市场需求的不断提高和工艺技术的不断发展，微电子技术节点不断地向前推进，数据容量急剧地增大，存储密度进一步地提高，进而给非易失性存储器提出了更多的要求，如更小体积块，更大的容量，更好的速度、更低的功耗、更高的可靠性等。但是，随着器件特征尺寸的进一步减小(20纳米以下)，作为非易失性闪速存储器主流技术的传统多晶硅浮栅器件遇到非常大的挑战，如传统浮栅导致编程电压难以降低；隧穿氧化层厚度无法与器件尺寸等比例减小，己经到了一个极限；同时单元尺寸的缩小增加了随机涨落和工艺涨落等难题，无法满足超高密度存储的要求等等。
目前，非易失存储器大多采用传统浮栅式结构，包括隧穿层，浮栅层，控制栅介质层以及控制栅，其中控制栅的厚度要远大于隧穿层厚度，保证电荷的有效存储。由于上述结构，导致非易失存储器在关态时功率损耗较大。
发明内容
本发明的一个目的是要提供一种非易失性存储器及其制备方法，以解决现有技术中存储器在关态时功率损耗大的问题。
本发明一个进一步的目的是要通过提高存储器的存储窗口和开关比来有效提高存储器的数据保持性，同时降低能耗。
一方面，本发明提供了一种非易失性存储器，包括：
基底；
形成于所述基底上的下介质层；
形成于所述下介质层上的导电层，所述导电层包括第一电极、沟道层和第二电极，所述第一电极和所述第二电极在水平方向上分别位于所述沟道层相对的两侧且与所述沟道层电性连接；
上介质层，形成于所述导电层远离所述下介质层的上侧；
电荷存储层，形成于所述上介质层上方，用于存储电荷。
可选地，所述沟道层由单层二硫化钼构成。
可选地，所述沟道层的厚度为范围在0.6-1nm之间的任一数值。
可选地，所述基底为硅制成。
可选地，所述下介质层和所述上介质层采用SiO2、Al2O3或HfO2中的一种制成。
可选地，所述下介质层和所述上介质层的厚度均为范围在20-40nm之间的任一数值。
可选地，所述第一电极、所述第二电极和所述电荷存储层均为导电介质制成。
可选地，所述第一电极、所述第二电极和所述电荷存储层的厚度均为范围在20-40nm之间的任一数值。
另一方面，本发明还提供了一种用于制作非易失性存储器的制备方法，包括：
提供基底，并在所述基底上形成下介质层；
在所述下介质层上形成具有沟道层、第一电极和第二电极的导电层，并使得所述第一电极和所述第二电极分别位于所述沟道层在水平方向上的相对的两侧，且使得所述第一电极、所述沟道层和所述第二电极顺次电性连接；
在所述导电层上形成上介质层；
在所述上介质层上形成电荷存储层。
可选地，形成所述导电层包括以下步骤：
在所述下介质层上形成半导体薄膜；
去除所述半导体薄膜在水平方向上相对的两个端部区域，以形成所述沟道层；
在所述沟道层相对的两侧均形成金属电极以分别作为所述第一电极和所述第二电极，且使所述第一电极、所述沟道层和所述第二电极顺次电性连接且沿水平方向依次分布在所述下介质层上。
本发明的非易失性存储器包括从下到上依次分布的基底、下介质层、导电层、上介质层和电荷存储层，导电层包括第一电极、沟道层和第二电极，沿水平方向第一电极和第二电极分别位于沟道层相对的两侧且与沟道层电性连接，其中，第一电极和第二电极上施加固定电压后，在基底上施加偏压以实现存储器的编程和擦除。在上述存储器中，通过顶栅(基底)和底栅(电荷存储层)之间的电容耦合作用，可优化电荷存储层中的电荷分布以及保持特性，由于其关态电流很小，在10-12A量级，可以大大降低器件的损耗功率。
进一步地，本发明的沟道层由二硫化钼或类似的二维材料构成，其厚度为0.6-1nm，迁移率变化不大，不仅能有效降低存储器的厚度，还可以提高存储器的存储窗口和开关比来有效提高存储器的数据保持性，同时降低能耗。此外使用二维材料，还可以做成柔性器件。
根据下文结合附图对本发明具体实施例的详细描述，本领域技术人员将会更加明了本发明的上述以及其他目的、优点和特征。
附图说明
后文将参照附图以示例性而非限制性的方式详细描述本发明的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：
图1是根据本发明一个实施例的非易失性存储器的示意性结构图；
图2是根据本发明一个实施例中的二硫化钼的拉曼光谱图；
图3是根据本发明一个实施例的非易失性存储器的表示偏压与电流之间关系的电学表征图；
图4是根据本发明一个实施例的非易失性存储器的表示栅压与电流之间关系的电学表征图；
图5是表示本发明一个实施例的非易失性存储器数据保持特性的曲线图。
图6是表示本发明一个实施例的非易失性存储器耐久性的曲线图。
图7是根据本发明一个实施例的制备非易失性存储器的示意性流程图。
具体实施方式
图1是根据本发明一个实施例的非易失性存储器的示意性结构图。如图1所示，本实施例的非易失性存储器包括从下到上依次分布的基底1、下介质层2、导电层3、上介质层4和电荷存储层5。各薄层厚度可根据所用材料不同调整。基底1可以为硅制成，使用硅是考虑到和目前的半导体工艺兼容。当然，基底也可以采用石墨。下介质层2和上介质层4可以采用宽禁带宽度介质材料如SiO2，Al2O3h或HfO2中任一种制成，还可以选用其它具有类似性质的材料。下介质层2和上介质层4的厚度均为20-40nm。在一实施例中，基底1和下介质层2可以为氧化硅/硅衬底，这种衬底是成品可以购买，以此降低成本。
导电层3包括第一电极32、沟道层31和第二电极33，沿水平方向第一电极32和第二电极33分别位于沟道层31相对的两侧且与沟道层31电性连接。第一电极32和第二电极33分别源漏两级。第一电极32、第二电极33和电荷存储层5可以均为金制成，可以是其他金属或者其他导电介质，比如石墨烯，厚度为20-40nm。沟道层31由二硫化钼构成。存储器在工作时，需要在第一电极32和第二电极33上施加固定电压，通过在基底1上施加偏压以实现存储器的编程和擦除。
采用上述结构的非易失性存储器，通过顶栅(基底)和底栅(电荷存储层)之间的电容耦合作用，可优化电荷存储层中的电荷分布以及保持特性，由于其关态电流很小，在10- 12A量级，可以大大降低器件的损耗功率。
在一个优选地实施例中，沟道层31由二硫化钼构成，沟道层31的厚度为0.6-1nm。当采用二硫化钼时，迁移率变化不大，不仅能有效降低存储器的厚度，还可以提高存储器的存储窗口和开关比来有效提高存储器的数据保持性，同时降低能耗。如果沟道层31采用硅，硅在1nm左右或更小的时候，其迁移率会大大下降，影响器件性能。此外使用二硫化钼二维材料，器件还可以做成柔性器件。二硫化钼是一种二维层状材料，层与层之间受范德瓦尔斯作用力结合，层内Mo和S靠共价键结合。常见的二硫化钼具有半导体性，单层二硫化钼具有高达10的10次方的开关比，对短沟道效应免疫(漏端引入的势垒降低约为10mV/V),极小的亚阈值摆幅(SS＝60mV/decade)，这些特性都表示二硫化钼在未来集成电路中广泛应用前景。二硫化钼具有半导体性、极高的开关比、极高的化学稳定性、极薄的厚度(<1纳米)，利于器件的高可靠运作和纳米微型化集成。
图2是根据本发明一个实施例中的二硫化钼的拉曼光谱图。如图2所示，图中曲线示出了二硫化钼拉曼散射光谱，由其典型的特征峰E2g峰(386cm-1)和A1g峰(406cm-1)可知，二硫化钼为单层。图2所示曲线表明存储器上的沟道层31质量比较好，在加工完后保持了其原有的性质。
在评价非易失性存储器时，一般用存储窗口、开关比、数据保持性和重复擦写次数来表征器件性能。
图3是根据本发明一个实施例的非易失性存储器的表示偏压与电流之间关系的电学表征图。对所制备出的单个存储器进行的电学测试，结果如图3所示，图中曲线为器件的输出特性曲线，非常线性，表现欧姆接触行为。金属与半导体形成欧姆接触是指在接触处是一个纯电阻，而且该电阻越小越好，使得组件操作时，大部分的电压降在活动区(Activeregion)而不在接触面。因此，其I-V特性是线性关系，斜率越大接触电阻越小，接触电阻的大小直接影响器件的性能指标。
图4是根据本发明一个实施例的非易失性存储器的表示栅压与电流之间关系的电学表征图。参考图4，对存储器的存储窗口和开关比做具体解释。
存储窗口：对于存储器,当底栅加适当的正向偏压时,电子被俘获进电荷存储层5，阈值电压会产生正向漂移，用V1表示。相反地,当底栅加适当的负向偏压时,空穴被俘获进电荷存储层5，阈值电压会产生负向漂移，用V2表示。正负向漂移阈值电压的差值(V1-V2)即为存储窗口，在应用中，存储窗口的增大有利于获得较高的存储器源漏电流开关比，从而提高数据存储的稳定性和可靠性。如图4所示，左边曲线代表底栅电压从负往正方向扫，右边曲线代表底栅电压从负往正方向扫。由曲线可知，V1为5V，V2为-10V，存储窗口为15V。
源漏电流开关比：存储器在底栅电压为0时读取数据，从实际应用角度，有利于降化能耗，同时也是一种非破坏性读取。在读取数据时，处于写入状态的器件导通，源漏之间有较大电流通过，器件导电沟道呈现低阻态(开态，对应逻辑状态“1”)，相反地，处于擦除状态的器件截止，源漏之间只有很小电流通过，器件导电沟道呈现高阻态(关态,对应逻辑状态“0”)。那么，存储器的源漏电流开关比可用逻辑状态“1”和逻辑状态“0”对应的源漏电流比值来表示。显然地，开关比越大，两个逻揖状态“1”和“0”更容易区分，即存储器具有更好的工作稳定性。如图4所示，固定源漏两端的电压，然后对底栅操作，实时监测源漏极之间的电流；当底栅加入一个正偏压的脉冲时，在底栅为零的时候读取电流大小，此时电流大约为10-12A，这是一个擦除的操作；然后在底栅上加入一个负的偏压的脉冲，然后在底栅为零的时候读取电流大小，此时电流大约为10-8A，这是一个写入的操作。此时电流比为10的4次方。
图4所示曲线为器件的转移特性曲线，显示出良好的存储窗口以及开关性能，其中，存储窗口为15V，开关比为10的4次方。
图5是表示本发明一个实施例的非易失性存储器数据保持特性的曲线图。
图6是表示本发明一个实施例的非易失性存储器耐久性的曲线图。参考图5和图6，存储器的测试方法为通过在控制栅施加电压脉冲，然后在零栅压下读取器件的电流大小。图5和图6中，上面的线代表开态时电流的大小，下面的线代表关态时电流的大小，两个状态同时放入一个图中。根据图5和图6分别观察本实施例中存储器的数据保持性和重复擦写次数。
数据保持性是指存储器能够有效保存其所存数据的时间长短的性能参数，目前商业化生产对于存储器长期稳定性的要求是10年的保持时间，这对于有机晶体管存储器的研究来说是一个很大的挑战。在具体实验中,器件数据保持性即为“写入”和“擦除”后的开态沟道电流和关态沟道电流的保持特性。图5中的横坐标是时间，测量器件的耐久性，表明器件保持其中某一个状态的可靠性。
重复擦写次数是指对器件重复进行写入和擦除操作而不影响存储器正常工作的重复次数的多少。与数据保持性相似，目前商业化生产对于存储器长期重复擦写次数的要求约为105到107次,这对于存储器的研究来说也是一个很大的挑战。在具体实验中，主要是通过对器件进行连续的写入和擦除操作之后，根据器件非破坏性读取时的源漏电流来表征器件的可重复擦写次数。图6中的横坐标是循环次数，这表明我们的这种器件在工作1000次擦除和写入后依然稳定工作。
参考图2至图6可知，本实施例中的非易失性存储器具有非常高的开关比以及关态状态下极低的关态电流，可以实现大的存储窗口，器件的保持性可达10年以上。
进一步地，本发明通过引入二维材料作为沟道，通过调整下介质层2的厚度，以降低工作电压，实现了较低压操作下的低能耗非易失性存储器，在优化存储窗口、实现器件高性能操作的同时降低能耗。相比较传统的非易失性存储器，本方案只需要调控底栅的电压大小，可用于纳米微型化的高密度存储器件集成。
图7是根据本发明一个实施例的制备非易失性存储器的示意性流程图。如图7所示，制备方法包括以下步骤：
提供基底1，并在基底1上形成下介质层2；
在下介质层2上形成导电层3，导电层3包括沟道层31和分别位于沟道层31相对两侧的第一电极32和第二电极33，第一电极32、沟道层31和第二电极33顺次电性连接且沿水平方向分布在下介质层2上；
在导电层3上形成上介质层4；
在上介质层4上形成电荷存储层5。
在一个进一步的实施例中，形成导电层3的具体包括以下步骤：
在下介质层2上形成半导体薄膜301；
去除半导体薄膜301相对的两侧，以形成沟道层31；
在沟道层31相对的两侧形成金属电极以作为第一电极32和第二电极33，以使第一电极32、沟道层31和第二电极33顺次电性连接且沿水平方向分布在下介质层2上。
下面以一个具体的实施例说明非易失性存储器的制备流程：
在氧化硅/硅片的氧化硅衬底上利用湿法转移的方法，得到晶元尺寸的二硫化钼薄膜；具体地，通过CVD方法生长在氧化硅上生长二硫化钼的具体条件为：温度750℃，硫粉源0.6g，氧化钼源30mg，载气氩气130SCCM，气压0.87Torr，生长时间30min；图2所示曲线表明存储器上的沟道层31质量比较好，在加工完后保持了其原有的性质；
在二硫化钼薄膜上，采用紫外曝光、反应离子刻蚀的方式得到二硫化钼条带；
在二硫化钼表面采用电子束蒸发的方法，覆盖2纳米钛，30纳米金；通过紫外曝光以及电子束沉积的方式得到源漏的电极，其中，金(Au)薄膜对硅衬底和二氧化硅衬底的粘附性都很差，一般要做过渡层，像钛、钨、铬等；
利用原子层沉积方法在氧化硅衬底上覆盖一层厚度大约在30纳米左右的三氧化二铝；
再次利用紫外曝光和电子束蒸发(或电子束沉积)的方式，覆盖30纳米金，得到顶栅。
利用这种方法制备的非易失性存储器形貌可控、结构稳定。本发明中所用材料和器件的制备工艺均与传统硅平面的CMOS工艺兼容，可以利于工业推广。
本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括结构在示出时除了图中所示方位以外的不同方位。例如，如果将图中的结构翻转，则被描述为位于其它单元或特征“下方”或“之下”的单元将位于其它单元或特征“上方”或“之上”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。结构可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。
当元件或层被称为在另一部件或层“上”或与另一部件或层“连接”时，其可以直接在该另一部件或层上、连接到该另一部件或层，或者可以存在中间元件或层。相反，当部件被称为“直接在另一部件或层上”、“直接连接在另一部件或层上”，不能存在中间部件或层。
并且，应当理解的是尽管术语第一、第二等在本文中可以被用于描述各种元件或结构，但是这些被描述对象不应受到这些术语的限制。这些术语仅用于将这些描述对象彼此区分开。
至此，本领域技术人员应认识到，虽然本文已详尽示出和描述了本发明的多个示例性实施例，但是，在不脱离本发明精神和范围的情况下，仍可根据本发明公开的内容直接确定或推导出符合本发明原理的许多其他变型或修改。因此，本发明的范围应被理解和认定为覆盖了所有这些其他变型或修改。
Claims (10)
1.一种非易失性存储器，其特征在于，包括：
基底；
形成于所述基底上的下介质层；
形成于所述下介质层上的导电层，所述导电层包括第一电极、沟道层和第二电极，所述第一电极和所述第二电极在水平方向上分别位于所述沟道层相对的两侧且与所述沟道层电性连接；
上介质层，形成于所述导电层远离所述下介质层的上侧；
电荷存储层，形成于所述上介质层上方，用于存储电荷。
2.根据权利要求1所述的非易失性存储器，其特征在于，
所述沟道层由单层二硫化钼构成。
3.根据权利要求1所述的非易失性存储器，其特征在于，
所述沟道层的厚度为范围在0.6-1nm之间的任一数值。
4.根据权利要求1所述的非易失性存储器，其特征在于，
所述基底为硅制成。
5.根据权利要求1所述的非易失性存储器，其特征在于，
所述下介质层和所述上介质层采用SiO2、Al2O3或HfO2中的一种制成。
6.根据权利要求1所述的非易失性存储器，其特征在于，
所述下介质层和所述上介质层的厚度均为范围在20-40nm之间的任一数值。
7.根据权利要求1所述的非易失性存储器，其特征在于，
所述第一电极、所述第二电极和所述电荷存储层均为导电介质制成。
8.根据权利要求1所述的非易失性存储器，其特征在于，
所述第一电极、所述第二电极和所述电荷存储层的厚度均为范围在20-40nm之间的任一数值。
9.一种用于制作非易失性存储器的制备方法，其特征在于，包括：
提供基底，并在所述基底上形成下介质层；
在所述下介质层上形成具有沟道层、第一电极和第二电极的导电层，并使得所述第一电极和所述第二电极分别位于所述沟道层在水平方向上的相对的两侧，且使得所述第一电极、所述沟道层和所述第二电极顺次电性连接；
在所述导电层上形成上介质层；
在所述上介质层上形成电荷存储层。
10.根据权利要求9所述的制备方法，其特征在于，形成所述导电层包括以下步骤：
在所述下介质层上形成半导体薄膜；
去除所述半导体薄膜在水平方向上相对的两个端部区域，以形成所述沟道层；
在所述沟道层相对的两侧均形成金属电极以分别作为所述第一电极和所述第二电极，且使所述第一电极、所述沟道层和所述第二电极顺次电性连接且沿水平方向依次分布在所述下介质层上。
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