JP5825745B2 - 半導体装置 - Google Patents

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Description

開示する発明は、異なる半導体材料を利用した半導体装置およびその作製方法に関するも
のである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば
、特許文献１乃至特許文献４、非特許文献１等参照）。
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａおよ
びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特
許文献４等参照）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献
５、非特許文献５および非特許文献６等参照）。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
ところで、上述のような酸化物半導体を用いたトランジスタの特性は、従来から存在する
シリコンを用いたトランジスタの特性とは大きく異なるものになっている。このため、こ
れらの特性の相違を利用した新たな半導体装置の提案が可能である。そしてこの場合、酸
化物半導体を用いたトランジスタと、シリコンを用いたトランジスタとを一体に用いるこ
とから、酸化物半導体を用いたトランジスタの電極と、シリコンを用いたトランジスタの
電極との間には、所定の接続関係が発生することになる。
通常、半導体装置の動作の高速化、半導体装置の低消費電力化、半導体装置の低価格化、
などを実現するためには、トランジスタの微細化、半導体装置の高集積化などの手法が取
られる。異なる材料でなるトランジスタを一体に用いる場合には、その接続関係が複雑化
する傾向にあるから、同じ材料でなるトランジスタのみを用いる場合と比較して、高集積
化という点では不利である。
そこで、開示する発明の一態様は、異なる特性の半導体素子を一体に有しつつ、高集積化
が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
開示する発明に係る半導体装置では、第１の半導体材料（例えば、酸化物半導体材料以外
の材料（シリコンなど））を用いたトランジスタのゲート電極と、第２の半導体材料（例
えば、酸化物半導体材料など）を用いたトランジスタのソース電極またはドレイン電極と
を一体の構成とする。より具体的な構成としては、例えば以下のものを挙げることができ
る。
開示する発明の別の一態様は、第１の半導体材料が用いられた第１のチャネル形成領域と
、第１のチャネル形成領域を挟むように設けられた不純物領域と、第１のチャネル形成領
域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域
と電気的に接続された第１のソース電極および第１のドレイン電極と、を含む第１のトラ
ンジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイ
ン電極の一方と、第１のゲート電極と分離して設けられた第２のソース電極および第２の
ドレイン電極の他方と、第２の半導体材料が用いられ、第２のソース電極および第２のド
レイン電極と電気的に接続された第２のチャネル形成領域と、第２のチャネル形成領域上
の第２のゲート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を含む第２のト
ランジスタと、を備えた半導体装置である。
開示する発明の別の一態様は、第１の半導体材料が用いられた第１のチャネル形成領域と
、第１のチャネル形成領域を挟むように設けられた不純物領域と、第１のチャネル形成領
域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域
と電気的に接続された第１のソース電極および第１のドレイン電極と、を含む第１のトラ
ンジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイ
ン電極の一方と、第１のゲート電極と分離して設けられた第２のソース電極および第２の
ドレイン電極の他方と、第２の半導体材料が用いられ、第２のソース電極および第２のド
レイン電極と電気的に接続された第２のチャネル形成領域と、第２のチャネル形成領域上
の第２のゲート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を含む第２のト
ランジスタと、第２のソース電極または第２のドレイン電極の一方と、第２のゲート絶縁
層と、第２のゲート絶縁層上の容量素子用電極と、を含む容量素子と、を備えた半導体装
置である。
開示する発明の別の一態様は、第１の半導体材料が用いられた第１のチャネル形成領域と
、第１のチャネル形成領域を挟むように設けられた不純物領域と、第１のチャネル形成領
域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域
と電気的に接続された第１のソース電極および第１のドレイン電極と、を含む第１のトラ
ンジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイ
ン電極の一方と、第１のゲート電極と分離して設けられた第２のソース電極および第２の
ドレイン電極の他方と、第２の半導体材料が用いられ、第２のソース電極および第２のド
レイン電極と電気的に接続された第２のチャネル形成領域と、第２のチャネル形成領域上
の第２のゲート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を含む第２のト
ランジスタと、第２のソース電極および第２のドレイン電極の一方と、第２のチャネル形
成領域を一部に含む酸化物半導体層と、第２のゲート絶縁層と、第２のゲート絶縁層上の
容量素子用電極と、を含む容量素子と、を備えた半導体装置である。
上記において、第１の半導体材料は、第２の半導体材料とは異なる半導体材料とすること
ができる。また、第２の半導体材料は、酸化物半導体材料とすることができる。
なお、上記においては、酸化物半導体材料を用いてトランジスタのチャネル形成領域を構
成する場合があるが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオ
フ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料
（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）な
どを適用しても良い。
また、上記において、第１のトランジスタのスイッチングスピードは、第２のトランジス
タのスイッチングスピードよりも大きくすることができる。また、第２のトランジスタの
オフ電流は、第１のトランジスタのオフ電流よりも小さくすることができる。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
開示する発明では、酸化物半導体以外の材料を用いたトランジスタのゲート電極と、酸化
物半導体を用いたトランジスタのソース電極またはドレイン電極とを一体の構成とする。
これにより、接続関係が複雑化する状況においても、高集積化の実現が容易になる。
そして、これにより、オフ電流（オフ状態でのソースとドレイン間のリーク電流）が極め
て小さいという酸化物半導体を用いたトランジスタの特性と、十分な高速動作が可能とい
う酸化物半導体以外の材料を用いたトランジスタの特性とを併せ持つ半導体装置の高集積
化が実現される。
このように、開示する発明によって、酸化物半導体以外の材料を用いたトランジスタと、
酸化物半導体を用いたトランジスタとを一体に備える新たな半導体装置が提供される。
半導体装置の断面図および平面図。 半導体装置の断面図および平面図。 半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置を用いた電子機器を説明するための図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性評価用回路図。 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 メモリウィンドウ幅の調査結果を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成、および作製方法につ
いて、図１乃至図５を参照して説明する。
〈半導体装置の構成〉
図１は、半導体装置の構成の一例である。図１（Ａ−１）および図１（Ａ−２）には、半
導体装置の断面を、図１（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１
（Ａ−１）は、図１（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１
（Ａ−２）に相当する平面は、一部の構成を除いて図１（Ｂ）と同様であるため、ここで
は省略する。
図１に示される半導体装置は、酸化物半導体以外の材料を用いたトランジスタ１６０と、
酸化物半導体を用いたトランジスタ１６２を有し、トランジスタ１６０のゲート電極と、
トランジスタ１６２のソース電極またはドレイン電極は一体となっている。また、トラン
ジスタ１６０のゲート電極（トランジスタ１６２のソース電極またはドレイン電極でもあ
る）と電気的に接続された容量素子１６４を有する。酸化物半導体以外の材料を用いたト
ランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、
その特性により長時間の電荷保持を可能とする。特に、開示する発明に係る構成を採用す
ることで、高度な集積化が容易になる。また、作製工程を簡略化することが可能である。
なお、以下において、トランジスタはいずれもｎチャネル型トランジスタであるものとし
て説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。ま
た、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ
１６２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必
要はない。
図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領
域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート
絶縁層１０８上に設けられたゲート電極１１０ａと、不純物領域と電気的に接続するソー
ス電極またはドレイン電極１５２ａ、およびソース電極またはドレイン電極１５２ｂを有
する。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。
また、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならな
い領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合
物領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子
分離絶縁層１０６が設けられている。ソース電極またはドレイン電極１５２ａ、およびソ
ース電極またはドレイン電極１５２ｂは、トランジスタ１６２のゲート絶縁層１４６およ
び層間絶縁層１５０に形成された開口を通じて、金属化合物領域１２４と電気的に接続さ
れている。つまり、ソース電極またはドレイン電極１５２ａ、およびソース電極またはド
レイン電極１５２ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不
純物領域１１４と電気的に接続されている。なお、トランジスタ１６０の集積化などのた
め、サイドウォール絶縁層１１８が形成されない場合もある。また、トランジスタ１６０
の上部を覆うように、層間絶縁層を設ける場合がある。
図１におけるトランジスタ１６２は、トランジスタ１６０のゲート電極１１０ａ（の一部
）を構成として有している。当該ゲート電極１１０ａは、トランジスタ１６２において、
ソース電極またはドレイン電極の一方として機能する。つまり、トランジスタ１６０のゲ
ート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、一体に設
けられていることになる。
また、トランジスタ１６２は、ソース電極またはドレイン電極１１０ｂを有している。そ
して、チャネル形成領域を含む酸化物半導体層１４４が、ゲート電極１１０ａ、およびソ
ース電極またはドレイン電極１１０ｂと電気的に接続されている。つまり、トランジスタ
１６２のソース電極およびドレイン電極は、トランジスタ１６２のチャネル形成領域と電
気的に接続されている。
また、トランジスタ１６２は、チャネル形成領域を含む酸化物半導体層１４４上のゲート
絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を含んでいる。なお、
トランジスタ１６２の上部を覆うように、層間絶縁層を設けても良い。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されているものであることが望ましい
。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、
二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔ
ｒｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減され、また
は、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減
された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましく
は、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる
。例えば、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１
００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１
０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）された酸化物半導体を用いるこ
とで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
なお、本実施の形態では、トランジスタ１６２のチャネル形成領域を酸化物半導体層で構
成しているが、開示する発明の一態様はこれに限定されない。酸化物半導体材料と同等の
オフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材
料（Ｅｇ＞３ｅＶ）などを適用しても良い。
図１における容量素子１６４は、少なくとも、ゲート電極１１０ａ、ゲート絶縁層１４６
、および電極１４８ｂ、を含む。すなわち、ゲート電極１１０ａは、容量素子１６４の一
方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能するこ
とになる。
なお、図１（Ａ−１）と、図１（Ａ−２）との相違は、容量素子１６４が、酸化物半導体
層１４４を構成として含むか否かにある。図１（Ａ−１）のように、容量素子１６４が酸
化物半導体層１４４を含む場合には、ゲート絶縁層１４６の厚みを小さくすることに起因
して生じうる容量素子１６４の不良を抑制することができる。つまり、半導体装置の歩留
まりが向上する。一方で、図１（Ａ−２）のように、容量素子１６４が酸化物半導体層１
４４を含まない場合には、酸化物半導体層１４４を含む場合と比較して容量を大きくとる
ことができる場合がある。
なお、トランジスタ１６２および容量素子１６４において、各電極の端部は、テーパー形
状であることが好ましい。テーパー角は、例えば、３０°以上６０°以下とする。なお、
テーパー角とは、テーパー形状を有する層（例えば、ゲート電極１４８ａ）を、その断面
（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす
角を示す。このように、電極の端部をテーパー形状とすることにより、電極を覆う層の被
覆性を向上し、段切れを防止することができる。
〈変形例〉
図２および図３は、半導体装置の変形例である。図２（Ａ−１）、図２（Ａ−２）、図３
（Ａ−１）、図３（Ａ−２）には、半導体装置の断面を、図２（Ｂ）、図３（Ｂ）には、
半導体装置の平面を、それぞれ示す。ここで、図２（Ａ−１）は、図２（Ｂ）のＡ１−Ａ
２およびＢ１−Ｂ２における断面に相当する。図２（Ａ−２）に相当する平面は、一部の
構成を除いて図２（Ｂ）と同様であるため、ここでは省略する。また、図３（Ａ−１）は
、図３（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図３（Ａ−２）に
相当する平面は、一部の構成を除いて図３（Ｂ）と同様であるため、ここでは省略する。
図２に示される半導体装置と、図１に示される半導体装置の相違の一は、サイドウォール
絶縁層１１８の有無である。つまり、図２に示される半導体装置は、サイドウォール絶縁
層を有しない。また、サイドウォール絶縁層を形成しないことにより、不純物領域１１４
が形成されていない。このように、サイドウォール絶縁層を設けない場合は、サイドウォ
ール絶縁層を設ける場合と比較して集積化が容易である。また、サイドウォール絶縁層を
設ける場合と比較して、作製工程を簡略化することが可能である。
なお、図２（Ａ−１）と、図２（Ａ−２）との相違は、容量素子１６４が、酸化物半導体
層１４４を構成として含むか否かにある。効果などについては図１（Ａ−２）の場合と同
様である。
図３に示される半導体装置と、図１に示される半導体装置の相違の一は、サイドウォール
絶縁層１１８の有無である。つまり、図３に示される半導体装置は、サイドウォール絶縁
層を有しない。また、サイドウォール絶縁層を形成しないことにより、不純物領域１１４
が形成されていない。
また、図３に示される半導体装置と、図２に示される半導体装置の相違の一は、トランジ
スタ１６０のソース電極またはドレイン電極１５２ａ、ソース電極またはドレイン電極１
５２ｂの有無である。つまり、図３に示される半導体装置は、トランジスタ１６０のソー
ス領域（またはソース電極）と、隣接するトランジスタのドレイン領域（またはドレイン
電極）とが一体となっているため、各トランジスタのソース電極とドレイン電極とが省略
されている。ただし、端のトランジスタ１６０には、ソース電極またはドレイン電極１５
２ａ、ソース電極またはドレイン電極１５２ｂに相当する電極が形成される。
このように、サイドウォール絶縁層を設けず、ソース電極とドレイン電極の一部を省略す
る場合には、これらを設ける場合と比較して集積化が容易である。また、これらを設ける
場合と比較して、作製工程を簡略化することが可能である。
なお、図３（Ａ−１）と、図３（Ａ−２）との相違は、容量素子１６４が、酸化物半導体
層１４４を構成として含むか否かにある。効果などについては図１（Ａ−２）の場合と同
様である。
〈半導体装置の作製方法〉
次に、図１に相当する半導体装置の作製方法の一例について説明する。以下では、はじめ
に第１のトランジスタ（トランジスタ１６０）の作製方法について図４を参照して説明し
、その後、第２のトランジスタ（トランジスタ１６２）および容量素子（容量素子１６４
）の作製方法について図５を参照して説明する。
〈第１のトランジスタの作製方法〉
はじめに、第１のトランジスタであるトランジスタ１６０の作製方法について、図４を参
照して説明する。なお、図４は、主としてトランジスタ１６０の作製工程を示すものであ
るから、Ｂ１−Ｂ２に係る断面については省略する。
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、
「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基
板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のもの
が含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニ
ウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、
そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層
１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸
化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形
成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、
酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。ま
た、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０
ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０ａを形成する（図４（Ｃ）参照）。なお、この際、トランジスタ１６
２のソース電極またはドレイン電極１１０ｂがあわせて形成される。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図４（Ｃ）参照）。そして、
半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領
域１１４を形成する（図４（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するた
めにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）や
アルミニウム（Ａｌ）などの不純物元素を添加すればよい。上記不純物領域１１４の形成
により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形
成される（図４（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができ
るが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用し
ているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図４（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、
絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域１１
４の上面を露出させると良い。なお、サイドウォール絶縁層１１８は、高集積化などの目
的のために形成されない場合もある。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよ
うに、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素
（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図４（Ｅ）参照）。その
後、上記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶縁層１１８、高濃度不
純物領域１２０等を覆うように金属層１２２を形成する（図４（Ｅ）参照）。当該金属層
１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応
することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。
このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コ
バルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図４（Ｆ）参照）。
なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１
０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
４（Ｇ）参照）。図４（Ｇ）に示される段階では、ソース電極とドレイン電極に相当する
電極は形成されていないが、ここでは、便宜上、この状態の構造をトランジスタ１６０と
呼ぶことにする。
〈第２のトランジスタおよび容量素子の作製方法〉
次に、図５を用いて、トランジスタ１６２および容量素子１６４を作製する工程について
説明する。
まず、トランジスタ１６２の一部でもあるゲート電極１１０ａ、および、ソース電極また
はドレイン電極１１０ｂに接するように、酸化物半導体層１４２を形成する（図５（Ａ）
参照）。
酸化物半導体層１４２は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系
、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層１４２をスパッタリング法で作製するためのターゲットとしては、Ｉｎ：
Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを
用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１
、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］
）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１
：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲ
ットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有
するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４２を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタリング法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層１４２を形成することが可能である。
酸化物半導体層１４２の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
酸化物半導体層１４２の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４０
０℃以下となるように被処理物を熱する。または、酸化物半導体層１４２の形成の際の被
処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水な
どが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４２を
形成する。被処理物を熱しながら酸化物半導体層１４２を形成することにより、酸化物半
導体層１４２に含まれる不純物を低減することができる。また、スパッタリングによる損
傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを
用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーショ
ンポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたも
のを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水な
どを除去することができるため、酸化物半導体層１４２中の不純物濃度を低減できる。
酸化物半導体層１４２の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層１４２の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは
１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚
さの酸化物半導体層１４２を用いることで、微細化に伴う短チャネル効果を抑制すること
が可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切
な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる
。
なお、酸化物半導体層１４２をスパッタリング法により形成する前には、アルゴンガスを
導入してプラズマを発生させる逆スパッタリングを行い、形成表面（例えば、素子分離絶
縁層１０６の表面）の付着物を除去するのが好適である。ここで、逆スパッタリングとは
、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを
、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをい
う。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周
波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン
雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
次に、酸化物半導体層１４２上にマスクを形成し、当該マスクを用いて酸化物半導体層１
４２をエッチングして、加工された酸化物半導体層１４４を形成する。そして、その後、
酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図５（Ｂ）参照）。なお
、ここでは酸化物半導体層１４２を加工する場合について説明するが、酸化物半導体層１
４２をパターニングせずに用いる場合もある。
酸化物半導体層１４２のエッチングには、ドライエッチング、ウェットエッチングのいず
れを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導
体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチング
ガスやエッチング液、エッチング時間、温度等）は適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素
（ＣＣｌ４）など）がある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素
（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３
）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアル
ゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。
なお、酸化物半導体層１４４の端部は、テーパー形状となるようにエッチングすることが
望ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが望ましい
。なお、テーパー角とは、テーパー形状を有する層（例えば、酸化物半導体層１４４）を
、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と
底面がなす傾斜角を示す。酸化物半導体層１４４の端部をテーパー形状となるようにエッ
チングすることにより、ゲート絶縁層などの被覆性を向上し、段切れを防止することがで
きる。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい
。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む
）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減する
ことができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４０
０℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触
れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジス
タを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アル
ミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（
ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘ
Ｏｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１
４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定さ
れないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄く
するのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下
、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし
、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼
ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極
１４８ａを形成し、ゲート電極１１０ａと重畳する領域に電極１４８ｂ（容量素子用電極
）を形成する（図５（Ｃ）参照）。ゲート電極１４８ａ、電極１４８ｂは、ゲート絶縁層
１４６を覆うように導電層を形成した後に、当該導電層を選択的にエッチングすることに
よって形成することができる。
ゲート電極１４８ａ、電極１４８ｂなどになる導電層は、スパッタリング法をはじめとす
るＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、
導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる
。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数
組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングス
テン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを
複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
る電極への加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成される各種電極の端部が、テーパー形状となるように行うこ
とが望ましい。テーパー角は、例えば、３０°以上６０°以下とする。電極の端部をテー
パー形状となるようにエッチングすることにより、後に別の導電層、絶縁層、半導体層な
どを形成する場合であっても、形成する層の被覆性を向上し、段切れを防止することがで
きる。
その後、ゲート電極１４８ａ等を覆うように層間絶縁層１５０を形成し、層間絶縁層１５
０およびゲート絶縁層１４６に対して金属化合物領域１２４にまで達する開口を形成し、
金属化合物領域１２４と接続するソース電極またはドレイン電極１５２ａ、およびソース
電極またはドレイン電極１５２ｂを形成する（図５（Ｄ）参照）。
層間絶縁層１５０は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。層
間絶縁層１５０の材料は特に限定されないが、酸化シリコン、窒化シリコン、酸窒化シリ
コン、酸化アルミニウム、などの材料を用いて形成するのが好適である。層間絶縁層１５
０は、単層構造としても良いし、積層構造としても良い。なお、層間絶縁層１５０は、そ
の表面が平坦になるように形成することが望ましい。層間絶縁層１５０の表面を平坦にす
ることで、半導体装置を微細化する場合などにおいて必要となる多層構造の電極や配線な
どを、層間絶縁層１５０上に好適に形成することができるためである。なお、層間絶縁層
１５０の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
層間絶縁層１５０のエッチングには、ドライエッチング、ウェットエッチングのいずれを
用いても良い。もちろん、その両方を組み合わせて用いることもできる。層間絶縁層を所
望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエ
ッチング液、エッチング時間、温度等）は適宜設定する。
ソース電極またはドレイン電極１５２ａ、およびソース電極またはドレイン電極１５２ｂ
は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エ
ッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形
成することができる。より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン
膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むよう
にタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成
されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここ
では金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形
成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタ
ンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよ
い。
なお、ソース電極またはドレイン電極１５２ａなどの形成後には、別途配線などを形成し
ても良い。
以上により、チャネル形成領域として、高純度化された酸化物半導体層１４４を用いたト
ランジスタ１６２が完成する（図５（Ｄ）参照）。また、容量素子１６４が完成する。
図５（Ｄ）に示すトランジスタ１６２は、酸化物半導体層１４４と、チャネル形成領域を
含む酸化物半導体層１４４と電気的に接続する、ゲート電極１１０ａ（トランジスタ１６
２にとっては、ソース電極またはドレイン電極）、ソース電極またはドレイン電極１１０
ｂと、これらを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａ
と、を有する。また、容量素子１６４は、ゲート電極１１０ａ（トランジスタ１６２にと
っては、ソース電極またはドレイン電極）と、酸化物半導体層１４４と、ゲート絶縁層１
４６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温
でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ
（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以
下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、新たな特性（例えば、長期の記憶保持特性など）を備えた半導体装置を得るこ
とができる。
また、酸化物半導体以外の材料を用いたトランジスタのゲート電極と、酸化物半導体を用
いたトランジスタのソース電極またはドレイン電極とを一体の構成とすることにより、接
続関係が複雑化する状況においても、高集積化の実現が容易になる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態に係る半導体装置の具体的な構成例、およびその動作
について説明する。なお、以下の回路図においては、酸化物半導体を用いたトランジスタ
であることを示すために、ＯＳの符号を併せて付す場合がある。
図６（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線と
も呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎ
ｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に
接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトラ
ンジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の
配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１６２のゲート電極
とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジ
スタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電
気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６
４の電極の他方は電気的に接続されている。
ここで、トランジスタ１６２には、酸化物半導体を用いたトランジスタが適用される。酸
化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。
このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電
極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４
を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易に
なり、また、保持された情報の読み出しが容易になる。
図６（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベ
ル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４
の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２
をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持
される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル
電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲー
ト電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低く
なるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」と
するために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位を
Ｖｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲー
ト電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷
が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トラン
ジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５
の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」の
ままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出す
ことができる。
なお、情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０
が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与
えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」
となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高い電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動
作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が
実現される。
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
たものと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半
導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトラン
ジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティ
ングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物
半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不
揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）
は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合に
は、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トラン
ジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
図６（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図６（Ａ−２）のように考えることが可能である。
つまり、図６（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞ
れ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成
する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ
１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量）値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい
条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷
の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオ
フ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくするこ
とで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読
み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０やトランジスタ１６２のゲート絶縁層によって制
御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さな
どを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等に作用
するが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローテ
ィングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲー
トに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲー
トにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このこ
とは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界
をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するも
のである。
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１０４〜１０５回程度）という別の問題も生じる。
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在し
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる
。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。
なお、Ｃ１を構成する絶縁層の比誘電率εｒ１と、Ｃ２を構成する絶縁層の比誘電率εｒ
２とを異ならせる場合には、Ｃ１の面積Ｓ１と、Ｃ２の面積Ｓ２とが、２・Ｓ２≧Ｓ１（
望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的
には、例えば、Ｃ１においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、また
は酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造
を採用してεｒ１を１０以上、好ましくは１５以上とし、Ｃ２においては、酸化シリコン
を採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイ
ン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジ
スタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性の
メモリセルを有している。
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（
１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好まし
くは、１ｚＡ（１×１０−２１Ａ）以下であることが望ましい。通常のシリコン半導体で
は、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で
加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジス
タとして、酸化物半導体を含むトランジスタを用いることが好ましい。
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティン
グゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができ
る。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少
なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用ト
ランジスタとして用いることで、情報の書き換えを高速に行うことができる。
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を
高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し
用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ま
しい。
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより
、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供
給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の
電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さ
いため、ノードに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質
的に０であれば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、また
は、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）するこ
とが可能となり、半導体装置の消費電力を十分に低減することができる。
また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可
能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、
消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速
動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去
の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減す
ることができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子
に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット
）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下で
ある。
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、
読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子
の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、
１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、十分に小さく
することが可能であり、半導体装置においてメモリセルを高密度で配置することができる
。
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（ト
ンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁膜）の劣化が
不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み
用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とさ
れていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の
制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明
の一態様に係るメモリセルは、１×１０９回（１０億回）以上の書き込み後であっても、
電流−電圧特性に劣化が見られない。
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタ
を用いる場合、酸化物半導体は、エネルギーギャップが３．０〜３．５ｅＶと大きく熱励
起キャリアが極めて少ないこともあり、例えば、１５０℃もの高温環境下でもメモリセル
の電流−電圧特性に劣化が見られない。
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、１５０℃の高温
下であっても特性の劣化を起こさず、且つオフ電流が１００ｚＡ以下と極めて小さいとい
う優れた特性を有することを初めて見出した。開示する発明の一態様は、このような優れ
た特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来
にない特徴を有する半導体装置を提供するものである。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、先に実施の形態に示す半導体装置の応用例につき、図７および図８を
用いて説明する。
図７（Ａ）および図７（Ｂ）は、図６（Ａ−１）に示す半導体装置（以下、メモリセル１
９０とも記載する。）を複数用いて形成される半導体装置の回路図である。図７（Ａ）は
、メモリセル１９０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であ
り、図７（Ｂ）は、メモリセル１９０が並列に接続された、いわゆるＮＯＲ型の半導体装
置の回路図である。
図７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本
の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル１９０を有する。図７（Ａ
）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに
限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
各メモリセル１９０において、トランジスタ１６０のゲート電極と、トランジスタ１６２
のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に
接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート
電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の
他方は電気的に接続されている。
また、メモリセル１９０が有するトランジスタ１６０のソース電極は、隣接するメモリセ
ル１９０のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１９０が
有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１９０のトランジスタ
１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル１９０が有するトランジスタ１６０のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル１９０が有するトランジスタ１６０のソース電極は
、ソース線と電気的に接続される。
図７（Ａ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１
６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態に
する。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の
電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行
のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオン状態と
なるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。
それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有す
る電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位
（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続
されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビッ
ト線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態なので、
ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１
６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲー
ト電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値を
とる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
図７（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信
号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１９０を有する
。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイ
ン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、ソ
ース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬと
トランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ
１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され
、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。
そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
図７（Ｂ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は、上述の図７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作
は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１
６０のゲート電極の電荷によらず、トランジスタ１６０がオフ状態となるような電位を与
え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出し
を行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、ト
ランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を
与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し
回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダ
クタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり
、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し
回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメ
モリセルからデータを読み出すことができる。
次に、図７に示す半導体装置などに用いることができる読出し回路の一例について図８を
用いて説明する。
図８（Ａ）には、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンス
アンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電
位が制御される。
メモリセル１９０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル１９０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、
選択したメモリセル１９０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる
。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センス
アンプは端子Ａの電位に対応する電位（データ”１”）を出力する。一方、メモリセルが
低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は
端子Ａの電位に対応する電位（データ”０”）を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに
参照用のビット線が接続される構成としても良い。
図８（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センス
アンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋
）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概
ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力とな
る。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）
の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆ
を与える。
図８（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する
。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する
。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号Ｓｎ
をＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１とＶ２がＶ１
＞Ｖ２の関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１＜Ｖ２
の関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を
利用して、Ｖ１とＶ２の差を増幅することができる。当該ラッチ型センスアンプを読み出
し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と接
続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与える。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電
話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む
）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ
、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する
場合について説明する。
図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表
示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内
には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みお
よび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノ
ート型のパーソナルコンピュータが実現される。
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部
インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末
を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示
す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長
期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図９（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３
の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２
５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により
接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２
１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、
筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そ
のため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費
電力が十分に低減された電子書籍が実現される。
図９（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されてい
る。さらに、筐体７４０と筐体７４１は、スライドし、図９（Ｄ）のように展開している
状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、
筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインテ
ィングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。
また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット
７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０
と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された携帯電話機が実現される。
図９（Ｅ）は、デジタルビデオカメラであり、本体７６１、表示部７６７、接眼部７６３
、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。
本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報
の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に
低減されたデジタルビデオカメラが実現される。
図９（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７
７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイ
ッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作
機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
本実施例では、実施の形態１に従って、高純度化された酸化物半導体を用いてトランジス
タを作製した。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十
分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意して
オフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果
を図１０に示す。図１０において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤであ
る。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２
０Ｖの範囲では、薄膜トランジスタのオフ電流は、検出限界である１×１０−１３Ａ以下
であることがわかった。また、トランジスタのオフ電流は１ａＡ／μｍ（１×１０−１８
Ａ／μｍ以下）となることがわかった。
次に、高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流をさらに正確に
求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたト
ランジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下であることがわ
かった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における
測定器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図１１を参照して説明する。
図１１に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、実施の
形態１に従って作製したトランジスタを使用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソー
ス端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端
子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接
続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、ト
ランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲー
ト端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソ
ース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン
端子の他方とは、接続され、出力端子Ｖｏｕｔとなっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の測定系を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン
状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレ
イン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびド
レイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端
子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例え
ば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース端
子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８
のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジ
スタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生
する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フロ
ーティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と
共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変
動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動す
る。
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細（タイミングチャート）を図１２に示す。
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となる
ような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電
位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする
。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖ
ｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって
、ノードＡがフローティング状態となり、初期化期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量
ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
本実施例では、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８
０８を作製した。トランジスタのチャネル長（Ｌ）とチャネル幅（Ｗ）の比は、Ｌ／Ｗ＝
１／５とした。また、並列された各測定系８００において、容量素子８０２の容量値をそ
れぞれ、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅ
ｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用い
られるΔｔは、３００００ｓｅｃとした。
図１３に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
時間の経過にしたがって、電位が変化している様子が確認できる。
図１４には、上記電流測定によって算出されたオフ電流を示す。なお、図１４は、ソース
−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図１４から、ソース−ドレ
イン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。ま
た、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下で
あることが分かった。なお、１ｚＡは１０−２１Ａを表す。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図１５を参照して説明する。
調査に用いた半導体装置は、図６（Ａ−１）に示す回路構成の半導体装置である。ここで
、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４
に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の
書き込みは、図６（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのい
ずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えること
により行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２
に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、フローティ
ングゲート部ＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５
Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３
の配線に相当する配線の電位がフローティングゲート部ＦＧに与えられる。
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当す
るトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖ
ｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、フロー
ティングゲート部ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、フローテ
ィングゲート部ＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つま
り、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行
うことで確認できる。
図１５に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後
のメモリウィンドウ幅の調査結果を示す。なお、図１５において、横軸はＶｃｇ（Ｖ）を
示し、縦軸はＩｄ（Ａ）を示す。図１５から、１×１０９回の書き込み前後において、メ
モリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後にお
いてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が
劣化しないことを示すものである。
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１０９
回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示す
る発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ａ ゲート電極
１１０ｂ ソース電極またはドレイン電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１４２ 酸化物半導体層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 層間絶縁層
１５２ａ ソース電極またはドレイン電極
１５２ｂ ソース電極またはドレイン電極
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１９０ メモリセル
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ

Claims (1)

  1. 第１のトランジスタと、
    第２のトランジスタと、
    を有し、
    前記第１のトランジスタは、
    第１のチャネル形成領域と、
    前記第１のチャネル形成領域を挟むように設けられた不純物領域と、
    前記第１のチャネル形成領域上の第１のゲート絶縁層と、
    前記第１のゲート絶縁層上の第１のゲート電極と、
    前記不純物領域と電気的に接続された第１のソース電極および第１のドレイン電極と、を含み、
    前記第２のトランジスタは、
    前記第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、
    前記第１のゲート電極と分離して設けられた第２のソース電極および第２のドレイン電極の他方と、
    前記第２のソース電極および前記第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、
    前記第２のチャネル形成領域上の第２のゲート絶縁層と、
    前記第２のゲート絶縁層上の第２のゲート電極と、
    を含み、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、酸化物半導体を有し、
    前記第２のトランジスタは、ソース−ドレイン電圧が３．１Ｖのときにチャネル幅１μｍあたりの室温におけるオフ電流が１０×１０−２１Ａ以下であることを特徴とする半導体装置。
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