TWI585947B - 半導體裝置 - Google Patents

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Description

半導體裝置
於本文揭示的本發明相關於包括不同半導體材料的半導體裝置以及製造該半導體裝置的方法。
有各式各樣的金屬氧化物，並將此種金屬氧化物用於各種應用。氧化銦係已為人所熟知的材料，並將其使用為液晶顯示裝置等所需要之透明電極的材料。
部分金屬氧化物具有半導體特徵。具有半導體特徵之此種金屬氧化物的範例包括氧化鎢、氧化錫、氧化銦、及氧化鋅等。通道形成區域係使用此種金屬氧化物形成的薄膜電晶體已為人所知(例如，參閱專利文件1至4、及非專利文件1等)。
金屬氧化物的範例不僅包括單成份氧化物，也包括多成份氧化物。例如，具有同相的InGaO3(ZnO)m(m：自然數)已作為包括In、Ga、以及Zn之多成份氧化物半導體而為人所知(例如，參閱非專利文件2至4等)。
此外，已證實也可將包括此種In-Ga-Zn-基氧化物之 氧化物半導體施用至薄膜電晶體的通道形成區域(例如，參閱專利文件5、及非專利文件5及6等)。
[參考文件] [專利文件]
[專利文件1]日本已公告專利申請案案號第S60-198861號
[專利文件2]日本已公告專利申請案案號第H8-264794號
[專利文件3]日文版PCT國際申請案案號第H11-505377號
[專利文件4]日本已公告專利申請案案號第2000-150900號
[專利文件5]日本已公告專利申請案案號第2004-103957號
[非專利文件]
[非專利文件1]M. W. Prins、K. O. Grosse-Holz、G. Muller、J. F. M. Cillessen、J. B. Giesbers、R. P. Weening、以及R. M. Wolf，「一種鐵電透明薄膜電晶體」，Appl. Phys. Lett., 1996年6月17日，Vol. 68，pp. 3650-3652
[非專利文件2]M. Nakamura、N. Kimizuka、以及T. Mohri，「在1350℃之In2O3-Ga2ZnO4-ZnO系統中的相位關係」，J. Solid State Chem.，1991，Vol. 93, pp. 298-315
[非專利文件3]N. Kimizuka、M. Isobe、以及M. Nakamura，「同系化合物的合成及單晶資料，In2O3-ZnGa2O4-ZnO系統中的In2O3(ZnO)m(m=3、4、以及5)、InGaO3(ZnO)3、以及Ga2O3(ZnO)m(m=7、8、9、以及16)」，J. Solid State Chem., 1995, Vol. 116, pp. 170-178
[非專利文件4]M. Nakamura、N. Kimizuka、T. Mohri、以及M. Isobe，「新型同系化合物的合成及晶體結構，銦鐵鋅氧化物(InFeO3(ZnO)m)(m：自然數)及相關化合物」，KOTAI BUTSURI (SOLID STATE PHYSICS), 1993, Vol. 28, No. 5, pp. 317-327
[非專利文件5]K. Nomura、H. Ohta、K. Ueda、T. Kamiya、M. Hirano、以及H. Hosono，「以單晶透明氧化物半導體製造的薄膜電晶體」，SCIENCE、2003、Vol. 300、pp. 1269-1272
[非專利文件6]K. Nomura、H. Ohta、A. Takagi、T. Kamiya、M. Hirano、以及H. Hosono，「使用非晶氧化物半導體之透明可撓薄膜電晶體的在室溫下的製造」NATURE、2004、Vol. 432、pp. 488-492
如上文所述之包括氧化物半導體的此種電晶體之特徵與習知之包括矽的電晶體之特徵非常不同。因此，可能提議藉由使用此等電晶體之特徵間的不同之新奇半導體裝 置。在該情形中，因為將包括氧化物半導體的電晶體及包括矽之電晶體組合使用，包括氧化物半導體之電晶體的電極及包括矽之電晶體的電極具有預定連接關係。
通常，採用諸如將電晶體小型化或增加半導體裝置之積體的方法，以實現增加半導體裝置之操作速度、減少半導體裝置的電力消耗、或降低半導體裝置之價格等。相較於僅使用包括相同材料的電晶體，包括不同材料之電晶體的組合使用從增加積體度之觀點係不利的，因此彼等的連接關係傾向於複雜。
因此，本揭示發明之實施例的目的係提供具有包括新奇結構的半導體裝置，該新奇結構具有不同特徵之半導體元件的組合並能實現更高積體度。
根據本揭示發明的半導體裝置具有包括第一半導體材料(例如，氧化物半導體材料以外的材料(諸如矽))之電晶體的閘極電極與包括第二半導體材料(例如，氧化物半導體材料等)之電晶體的源極電極或汲極電極組合的結構。更具體結構的範例如下。
本揭示發明的實施例係半導體裝置，包括第一電晶體，其包括包括第一半導體材料的第一通道形成區域、將第一通道形成區域包夾於其間的雜質區域、在該第一通道形成區域上方的第一閘絕緣層、在該第一閘絕緣層上方的第一閘極電極、以及電性連接至該等雜質區域的第一源極電極及第一汲極電極，以及第二電晶體，其包括與該第一閘極電極組合之第二源極電極及第二汲極電極的一者、與 該第一閘極電極分隔之該第二源極電極及該第二汲極電極的另一者、包括第二半導體材料並電性連接至該第二源極電極及該第二汲極電極的第二通道形成區域、在該第二通道形成區域上方的第二閘絕緣層、以及在該第二閘絕緣層上方的第二閘極電極。
本揭示發明的實施例係半導體裝置，包括第一電晶體，其包括包括第一半導體材料的第一通道形成區域、將第一通道形成區域包夾於其間的雜質區域、在該第一通道形成區域上方的第一閘絕緣層、在該第一閘絕緣層上方的第一閘極電極、以及電性連接至該等雜質區域的第一源極電極及第一汲極電極、第二電晶體，其包括與該第一閘極電極組合之第二源極電極及第二汲極電極的一者、與該第一閘極電極分隔之該第二源極電極及該第二汲極電極的另一者、包括第二半導體材料並電性連接至該第二源極電極及該第二汲極電極的第二通道形成區域、在該第二通道形成區域上方的第二閘絕緣層、以及在該第二閘絕緣層上方的第二閘極電極、以及電容器，其包括該第二源極電極及該第二汲極電極之一者、該第二閘絕緣層、以及在該第二閘絕緣層上方的電容器電極。
本揭示發明的實施例係半導體裝置，包括第一電晶體，其包括包括第一半導體材料的第一通道形成區域、將第一通道形成區域包夾於其間的雜質區域、在該第一通道形成區域上方的第一閘絕緣層、在該第一閘絕緣層上方的第一閘極電極、以及電性連接至該等雜質區域的第一源極 電極及第一汲極電極、第二電晶體，其包括與該第一閘極電極組合之第二源極電極及第二汲極電極的一者、與該第一閘極電極分隔之該第二源極電極及該第二汲極電極的另一者、包括第二半導體材料並電性連接至該第二源極電極及該第二汲極電極的第二通道形成區域、在該第二通道形成區域上方的第二閘絕緣層、以及在該第二閘絕緣層上方的第二閘極電極、以及電容器，其包括該第二源極電極及該第二汲極電極之一者、部分地包括該第二通道形成區域的氧化物半導體層、該第二閘絕緣層、以及在該第二閘絕緣層上方的電容器電極。
在上述實施例中，該第一半導體材料係可與該第二半導體材料不同的半導體材料。此外，該第二半導體材料可能係氧化物半導體材料。
須注意雖然在上述實施例中，該電晶體的通道形成區域可能係使用氧化物半導體材料形成，本揭示發明未受限於此。可能使用能實現可與氧化物半導體材料之截止狀態電流特徵比較之截止狀態電流特徵的材料，例如，寬間隙材料(具體地說，例如，具有多於3eV之能量間隙Eg的半導體材料)，諸如碳化矽等。
此外，在上述實施例中，該第一電晶體的切換速度可高於該第二電晶體的切換速度。此外，該第二電晶體的截止狀態電流可小於該第一電晶體之截止狀態電流。
須注意此說明書等中之諸如「之上」或「之下」的術語不必然意謂著將組件置於另一組件的「正上方」或「正 下方」。例如，該陳述「閘極電極在閘絕緣層上方」並不排除將組件置於該閘絕緣層及該閘極電極之間的情形。此外，除非另有指定，諸如「之上」及「之下」的術語係為了描述方便而使用，並可包括組件之垂直關係顛倒的情形。
此外，此說明書等中之諸如「電極」或「佈線」的術語並未限制組件的功能。例如，可將「電極」使用為「佈線」的一部分，並可將「佈線」使用為「電極」的一部分。此外，術語「電極」或「佈線」可包括以積體方式形成複數個「電極」或「佈線」的情形。
例如，當使用極性相反的電晶體時，或當電流流動的方向在電路操作中改變時，「源極」及「汲極」的功能有時彼此交換。因此，在此說明書中，可將術語「源極」及「汲極」分別用於指示該汲極及該源極。
須注意此說明書等中的術語「電性連接」包括組件經由「具有任何電功能之物件」連接的情形。只要電訊號可在經由該物件連接的組件之間傳輸及接收，具有任何電功能的物件並無特別限制。
「具有任何電功能之物件」的範例係開關元件，諸如電晶體、電阻器、電感器、電容器、及具有各種功能的元件以及電極及佈線。
在本揭示發明的結構中，將包括氧化物半導體以外的材料之電晶體的閘極電極與包括氧化物半導體之電晶體的源極電極或汲極電極組合。即使在連接關係複雜的情況 下，此使實現更高積體度更容易。
此外，使實現更高積體度之具有包括氧化物半導體的電晶體之特徵，其係極小的截止狀態電流(在截止狀態中，在源極及汲極間的漏電流)，以及包括氧化物半導體以外的材料之電晶體的特徵，其係充份高速操作的能力，之二特徵的半導體裝置變得可能。
以此方式，本揭示發明提供包括包括氧化物半導體以外的材料之電晶體與包括氧化物半導體的電晶體之組合的新奇半導體裝置。
100‧‧‧基材
102‧‧‧保護層
104‧‧‧半導體區域
106‧‧‧元件隔離絕緣層
108‧‧‧閘絕緣層
110a、148a‧‧‧閘極電極
110b、152a、152b‧‧‧源極或汲極電極
112‧‧‧絕緣層
114‧‧‧雜質區域
116‧‧‧通道形成區域
118‧‧‧側壁絕緣層
120‧‧‧高濃度雜質區域
122‧‧‧金屬層
124‧‧‧金屬化合物區域
142、144‧‧‧氧化物半導體層
146‧‧‧閘絕緣層
148b‧‧‧電極
150‧‧‧層間絕緣層
160、162、804、805、806、808、OS‧‧‧電晶體
164、802‧‧‧電容器
190‧‧‧記憶體胞元
701、702、721、723、740、741、771‧‧‧外殼
703、713、725、727、765、767、773‧‧‧顯示部
704‧‧‧鍵盤
711、761‧‧‧主體
712‧‧‧觸控筆
714‧‧‧操作鈕
715‧‧‧外部介面
720‧‧‧電子書
731‧‧‧電源開關
733‧‧‧操作鍵
735、743‧‧‧揚聲器
737‧‧‧轉軸
742‧‧‧顯示面板
744‧‧‧微音器
746‧‧‧指標裝置
747‧‧‧相機鏡頭
748‧‧‧外部連接終端
749‧‧‧太陽能電池
750‧‧‧外部記憶體插槽
763‧‧‧目鏡
764‧‧‧操作開關
766‧‧‧電池
770‧‧‧電視機
775‧‧‧腳架
780‧‧‧遙控器
800‧‧‧量測系統
A‧‧‧節點
BL‧‧‧位元線
C1、C2‧‧‧電容
FG‧‧‧浮動閘極部
ID、Id‧‧‧汲極電流
R1、R2‧‧‧電阻
S1‧‧‧第一訊號線
S2‧‧‧第二訊號線
SL‧‧‧源極線
Sn、Sp‧‧‧控制訊號
V1、V2、Vcg、Vext_b1、Vext_b2‧‧‧電位
Vbias‧‧‧偏向電位
VD‧‧‧汲極電壓
Vdd‧‧‧電源供應電位
VG‧‧‧閘極電壓
Vin(+)、Vin(-)‧‧‧輸入終端
Vout‧‧‧輸出終端
Vref‧‧‧參考電位
VSS‧‧‧低電位
WL‧‧‧字線
圖1A-1、1A-2、以及1B係半導體裝置的橫剖面圖及平面圖。
圖2A-1、2A-2、以及2B係半導體裝置的橫剖面圖及平面圖。
圖3A-1、3A-2、以及3B係半導體裝置的橫剖面圖及平面圖。
圖4A至4G係描繪半導體裝置之製造處理的橫剖面圖。
圖5A至5D係描繪半導體裝置之製造處理的橫剖面圖。
圖6A-1及6A-2係半導體裝置的電路圖。
圖7A及7B係半導體裝置的電路圖。
圖8A至8C係半導體裝置的電路圖。
圖9A至9F描繪包括半導體裝置的各電子裝置。
圖10係顯示包括氧化物半導體的電晶體之特徵的圖。
圖11係用於估算包括氧化物半導體的電晶體之特徵的電路圖。
圖12係用於估算包括氧化物半導體的電晶體之特徵的時序圖。
圖13係顯示包括氧化物半導體的電晶體之特徵的圖。
圖14係顯示包括氧化物半導體的電晶體之特徵的圖。
圖15係顯示記憶體窗寬度之調查結果的圖。
茲參考該等圖式於下文描述本發明之實施例的範例。須注意本發明未受限於以下描述，且熟悉本發明之人士將輕易地領會本發明之模式及細節可無須脫離其精神及範圍而以不同方式修改。因此，不應將本發明解釋為受限於下列實施例中的描述。
須注意描繪於圖式等中的各組件之位置、尺寸、或範圍等在部分情形中為易於理解而未精確地表示。因此，本揭示發明不必受揭示於該等圖式等中的位置、尺寸、或範圍等限制。
須注意在此說明書等中使用有序數，諸如「第一」、 「第二」、以及「第三」，以避免組件間的混淆，且該等術語未在數值上限制該等組件。
(實施例1)
在此實施例中，將參考圖1A-1、1A-2、以及1B、圖2A-1、2A-2、以及2B、圖3A-1、3A-2、以及3B、圖4A至4G、以及圖5A至5D描述根據本揭示發明之一實施例的半導體裝置之結構及製造方法。
<半導體裝置的結構>
圖1A-1、1A-2、以及1B描繪半導體裝置之結構的範例。圖1A-1及1A-2係半導體裝置的橫剖面圖，且圖1B係半導體裝置的平面圖。此處，圖1A-1對應於沿著圖1B之線A1-A2及線B1-B2的剖面。此處省略與圖1A-2對應的平面圖，因為除了部分結構外，其與圖1B相似。
描繪於圖1A-1、1A-2、以及1B的半導體裝置包括電晶體160，包括與氧化物半導體不同之材料，以及電晶體162，包括氧化物半導體，且電晶體160的閘極電極與電晶體162之源極電極或汲極電極組合。該半導體裝置也包括電性連接至電晶體160之閘極電極(也作為電晶體162之源極電極或汲極電極使用)的電容器164。包括氧化物半導體以外之材料的電晶體可輕易地以高速操作。另一方面，包括氧化物半導體的電晶體由於其特徵，可將電荷保持長時間。特別係高積體度可藉由使用根據本揭示發明的 結構而輕易地實現。此外，可簡化製程。
雖然於下文描述的電晶體均係n-通道電晶體，不消說，可使用p-通道電晶體。因為本揭示發明的技術本質係在電晶體162中使用氧化物半導體，使得可儲存資料，不必將半導體裝置的具體結構限制為本文描述的結構。
圖1A-1、1A-2、以及1B中的電晶體160包括設置在包括半導體材料(諸如矽)之基材100中的通道形成區域116、設置成使得通道形成區域116包夾於其間的雜質區域114以及高濃度雜質區域120(此等區域可簡單地共同稱為雜質區域)、設置在通道形成區域116上方的閘絕緣層108、設置在閘絕緣層108上方的閘極電極110a、以及電性連接至該等雜質區域的源極或汲極電極152a及源極或汲極電極152b。
此處，將側壁絕緣層118設置在閘極電極110a的側表面上。將高濃度雜質區域120設置在當從與基材表面垂直的方向上看去時不與側壁絕緣層118重疊之基材100的區域中。將金屬化合物區域124設置成與高濃度雜質區域120接觸。將元件隔離絕緣層106設置在基材100上方，以圍繞電晶體160。經由形成在電晶體162之閘絕緣層146及層間絕緣層150中的開口將源極或汲極電極152a及源極或汲極電極152b電性連接至金屬化合物區域124。換言之，經由金屬化合物區域124將源極或汲極電極152a及源極或汲極電極152b電性連接至高濃度雜質區域120及雜質區域114。須注意在部分情形中，未形成側 壁絕緣層118，以實現電晶體160等的更高積體度。此外，在部分情形中，將層間絕緣層設置成覆蓋電晶體160的上部。
圖1A-1、1A-2、以及1B中的電晶體162將電晶體160之閘極電極110a(或其之一部分)包括為組件。閘極電極110a的功能如同電晶體162之源極電極及汲極電極的一者。換言之，電晶體160的閘極電極與電晶體162之源極電極及汲極電極的一者組合。
電晶體162也包括源極及汲極電極110b。此外，將包括通道形成區域的氧化物半導體層144電性連接至閘極電極110a及源極或汲極電極110b。換言之，將電晶體162之源極電極及汲極電極電性連接至電晶體162的通道形成區域。
此外，電晶體162包括在包括通道形成區域之氧化物半導體層144上方的閘絕緣層146，以及在閘絕緣層146上方的閘極電極148a。須注意可能將層間絕緣層設置成覆蓋電晶體162的上部。
此處，氧化物半導體層144係藉由充份地自其移除雜質，諸如氫，或藉由充份地將氧供應至其而純化的氧化物半導體層為佳。具體地說，例如，氧化物半導體層144的氫濃度為5×1019原子/cm3或以下，5×1018原子/cm3或以下為佳、5×1017原子/cm3或以下更佳。須注意氧化物半導體層144中的上述氫濃度係藉由二次離子質譜儀(SIMS)量測。如上文所述地將氫降低至充份低的濃度 並藉由充份地供應氧而將由於缺氧所導致之在能量間隙中的缺陷狀態降低之氧化物半導體層144的載體濃度為少於1×1012/cm3、少於1×1011/cm3為佳，少於1.45×1010/cm3更佳。例如，截止狀態電流(此處，每單位通道寬度(1μm))在室溫為100zA/μm(1zA(介安培)為1×10-21A)或以下，為10zA/μm或以下為佳。具有優秀截止狀態電流特徵的電晶體162可使用此種i-型(本質)氧化物半導體得到。
須注意雖然在此實施例中電晶體162的通道形成區域包括氧化物半導體，本揭示發明的實施例未受限於此。可能使用能實現可與氧化物半導體材料的截止狀態電流特徵比較之截止狀態電流特徵的材料，例如，寬間隙材料(Eg>3eV)，諸如碳化矽等。
圖1A-1、1A-2、以及1B中的電容器164至少包括閘極電極110a、閘絕緣層146、以及電極148b。換言之，閘極電極110a的功能如同電容器164的一電極，且電極148b的功能如同電容器164的另一電極。
須注意圖1A-1及圖1A-2之間的差異係電容器164是否將氧化物半導體層144包括為組件。在如圖1A-1所描繪之電容器164包括氧化物半導體層144的情形中，可抑制可能由於降低閘絕緣層146的厚度所導致之電容器164的故障。換言之，可改善半導體裝置的良率。另一方面，在如圖1A-2所描繪之電容器164不包括氧化物半導體層144的情形中，相較於電容器164包括氧化物半導體層 144的情形，電容可能增加。
須注意在電晶體162及電容器164中，各電極具有錐形終端部為佳。例如，該錐形角為30°至60°。須注意「錐形角」意指當從與其剖面(與基材表面垂直之平面)垂直的方向上觀察時，由具有錐形形狀之層(例如，閘極電極148a)的側表面及底表面形成的角度。以此方式，當電極具有錐形終端部時，可改善該電極以其上方之層覆蓋的覆蓋率，並可防止該層分斷。
<修改範例>
圖2A-1、2A-2、以及2B及圖3A-1、3A-2、以及3B描繪半導體裝置的修改範例。圖2A-1及2A-2以及圖3A-1及3A-2係半導體裝置的橫剖面圖，且圖2B及圖3B係半導體裝置的平面圖。此處，圖2A-1對應於沿著圖2B之線A1-A2及線B1-B2的剖面。此處省略與圖2A-2對應的平面圖，因為除了部分結構外，其與圖2B相似。此外，圖3A-1對應於沿著圖3B之線A1-A2及線B1-B2的剖面。此處省略與圖3A-2對應的平面圖，因為除了部分結構外，其與圖3B相似。
描繪於圖2A-1、2A-2、以及2B之該半導體裝置及描繪於1A-1、1A-2、以及1B的該半導體裝置之間的差異係是否設置側壁絕緣層118。亦即，圖2A-1、2A-2、以及2B中的半導體裝置不包括側壁絕緣層。此外，因為未設置側壁絕緣層，未形成雜質區域114。因此，在未設置側 壁絕緣層的情形中，可比設置側壁絕緣層之情形更輕易地實現更高積體度。此外，製程可比設置側壁絕緣層之情形更簡化。
須注意圖2A-1及圖2A-2之間的差異係電容器164是否將氧化物半導體層144包括為組件。效果等與圖1A-2之情形中的效果相似。
描繪於圖3A-1、3A-2、以及3B之該半導體裝置及描繪於1A-1、1A-2、以及1B的該半導體裝置之間的差異係是否設置側壁絕緣層118。亦即，圖3A-1、3A-2、以及3B中的半導體裝置不包括側壁絕緣層。此外，因為未設置側壁絕緣層，未形成雜質區域114。
此外，描繪於3A-1、3A-2、以及3B中之半導體裝置及描繪於2A-1、2A-2、以及2B中的半導體裝置之間的差異係是否設置電晶體160之源極或汲極電極152a及源極或汲極電極152b。換言之，在描繪於3A-1、3A-2、以及3B中的半導體裝置中，將電晶體160的源極區域(或源極電極)與相鄰電晶體之汲極區域(或汲極電極)組合；因此，不係每個電晶體均設有源極電極及汲極電極。須注意在二終端的電晶體160設有與源極或汲極電極152a及源極或汲極電極152b對應的電極。
在如上文所述之未設置側壁絕緣層並省略部分源極電極及汲極電極的情形中，可比設置此等組件之情形更輕易地實現更高積體度。此外，製程可比設置此等組件之情形更簡化。
須注意圖3A-1及圖3A-2之間的差異係電容器164是否將氧化物半導體層144包括為組件。效果等與圖1A-2之情形中的效果相似。
<半導體裝置的製造方法>
其次，將描述與圖1A-1、1A-2、以及1B對應之半導體裝置的製造方法。首先，將參考圖4A至4G於下文描述第一電晶體(電晶體160)的製造方法；然後，將參考圖5A至5D描述第二電晶體(電晶體162)及電容器(電容器164)的製造方法。
<第一電晶體的製造方法>
首先，將參考圖4A至4G描述係第一電晶體之電晶體160的製造方法。須注意電晶體160之製造方法主要描繪在圖4A至4G中，省略沿著線B1-B2的剖面。
首先，製備包括半導體材料的基材100(見圖4A)。可將矽之單晶半導體基材或多晶半導體基材、或碳化矽等、鍺化矽等之化合物半導體基材、或SOI基材等使用為包括半導體材料的基材100。此處，描述將單晶矽基材使用為包括半導體材料之基材100的情形。須注意術語「SOI基材」通常係指將矽半導體層設置在絕緣表面上方的基材。在此說明書等中，術語「SOI基材」也指將包括矽以外之材料的半導體層設置在絕緣表面上方的基材。亦即，包括在「SOI基材」中的半導體層並未受限於矽半導 體層。此外，該SOI基材可係具有以絕緣層夾於其間的方式將半導體層設置在絕緣基材，諸如玻璃基材，上方之結構的基材。
將作為用於形成元件隔離絕緣層之遮罩使用的保護層102形成在基材100上方(見圖4A)。例如，可將使用，諸如氧化矽、氮化矽、或氮氧化矽等之材料形成的絕緣層使用為保護層102。須注意在此步驟之前或之後，可能將給予n-型導電性之雜質元素或給予p-型導電性的雜質元素加至基材100中，以控制該電晶體的臨界電壓。當包括在基材100中的半導體材料為矽時，可將磷、或砷等使用為給予n-型導電性的雜質。可將硼、鋁、或鎵等使用為給予p-型導電性的雜質。
其次，藉由將保護層102使用為遮罩的蝕刻，將在未以保護層102覆蓋的區域(亦即，在曝露區域)中之基材100的部分移除。因此，形成與其他半導體區域隔離的半導體區域104(見圖4B)。將乾頻率實施為該蝕刻為佳，但可能實施濕蝕刻。蝕刻氣體或蝕刻劑可取決於待蝕刻材料而視情況選擇。
然後，將絕緣層形成為覆蓋半導體區域104，並選擇性地移除在與半導體區域104重疊之區域中的絕緣層；因此，形成元件隔離絕緣層106(見圖4B)。該絕緣層係使用氧化矽、氮化矽、或氮氧化矽等形成。可將任何蝕刻處理、及研磨處理，諸如CMP，等使用為移除絕緣層的方法。須注意保護層102係在半導體區域104形成之後或在 元件隔離絕緣層106形成之後移除。
其次，將絕緣層形成在半導體區域104上方，並將包括導電材料之層形成在該絕緣層上方。
該絕緣層可藉由CVD法、或濺鍍法等稍後處理為閘絕緣層，並可能係具有包括氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0,y>0))、加入氮之矽酸鉿(HfSixOy(x>0,y>0))、或加入氮之鋁酸鉿(HfAlxOy(x>0,y>0))等之膜的單層結構或堆疊層結構。或者，該絕緣層可能以藉由高密度電漿處理或熱氧化處理將半導體區域104的表面氧化或氮化之此種方式形成。該高密度電漿處理可使用，例如，任何稀有氣體，諸如He、Ar、Kr、或Xe、氧、氮氧化物、氨、氮、及氫等的混合氣體實施。例如，絕緣層可具有1nm至100nm的厚度，10nm至50nm為佳。
包括導電材料之層可使用金屬材料，諸如鋁、銅、鈦、鉭、或鎢，形成。包括導電材料之層可能使用半導體材料，諸如多晶矽，形成。用於形成包括導電材料之層的方法並無特別限制，並可使用各種膜形成方法，諸如蒸鍍法、CVD法、或旋轉塗佈法。須注意此實施例顯示包括導電材料之層係使用金屬材料形成之情形的範例。
之後，選擇性地蝕刻該絕緣層及包括導電材料之層；因此，閘絕緣層108及閘極電極110a形成(見圖4C)。須注意電晶體162的源極或汲極電極110b也在此時形成。
其次，形成覆蓋閘極電極110a的絕緣層112(見圖4C)。然後將磷(P)或砷(As)等加至半導體區域104，因此形成具有淺接面深度的雜質區域114(見圖4C)。須注意於此處加入磷或砷以形成n-型電晶體；在形成p-型電晶體的情形中，可能加入諸如硼(B)或鋁(A1)之雜質元素。藉由形成雜質區域114，將通道形成區域116形成在閘絕緣層108下方的半導體區域104中(見圖4C)。此處，可視情況設定加入的雜質濃度；當將半導體元件高度小型化時，將濃度設定成甚高為佳。在此處使用雜質區域114係在絕緣層112形成之後形成的步驟；或者，絕緣層112可能在雜質區域114形成之後形成。
其次，形成側壁絕緣層118(見圖4D)。將絕緣層形成為覆蓋絕緣層112，然後受高各向異性蝕刻，因此側壁絕緣層118可用自對準方式形成。此時，部分地蝕刻絕緣層112，使得閘極電極110a的頂表面及雜質區域114之頂表面曝露為佳。須注意在部分情形中，未形成側壁絕緣層118，以實現更高積體度等。
其次，將絕緣層形成為覆蓋閘極電極110a、雜質區域114、及側壁絕緣層118等。然後將磷(P)、或砷(As)等加至與雜質區域114接觸的區域，因此形成高濃度雜質區域120(見圖4E)。之後，移除該絕緣層，並將金屬層122形成為覆蓋閘極電極110a、側壁絕緣層118、及高濃度雜質區域120等(見圖4E)。金屬層122可藉由各種 膜形成方法形成，諸如真空蒸鍍法、濺鍍法、以及旋轉塗佈法。金屬層122使用形成低電阻金屬化合物的金屬材料藉由與包括在半導體區域104中之半導體材料反應而形成為佳。此種金屬材料的範例係鈦、鉭、鎢、鎳、鈷、及鉑等。
其次，實施熱處理，使得金屬層122與該半導體材料反應。因此，形成與高濃度雜質區域120接觸的金屬化合物區域124(見圖4F)。須注意當閘極電極110a係使用多晶矽等形成時，也將金屬化合物區域形成在閘極電極110a與金屬層122接觸的部分中。
例如，可將使用閃光燈的照射使用為該熱處理。雖然不消說，可能使用其他熱處理方法，使用可在極短時間內實現熱處理的方法為佳，以改善用於形成該金屬化合物之化學反應的可控制性。須注意該金屬化合物區域係藉由金屬材料與半導體材料的反應形成，並具有足夠高的導電性。該等金屬化合物區域的形成可適當地降低電阻並改善元件特徵。須注意金屬層122係在金屬化合物區域124形成之後移除。
經由上述步驟，電晶體160係使用包括半導體材料的基材100形成(見圖4G)。雖然對應於源極電極及汲極電極的電極並未在圖4G所描繪的該階段形成，為了方便將在此狀態中的結構稱為電晶體160。
<第二電晶體及電容器的製造方法>
其次，將參考圖5A至5D描述電晶體162及電容器164的製造方法。
首先，將氧化物半導體層142形成為與也係電晶體162之一部分的閘極電極110a、以及源極或汲極電極110b接觸(見圖5A)。
氧化物半導體層142可使用任何下列氧化物半導體形成：四成份金屬氧化物，諸如In-Sn-Ga-Zn-O-基氧化物半導體；三成份金屬氧化物，諸如In-Ga-Zn-O-基氧化物半導體、In-Sn-Zn-O-基氧化物半導體、In-Al-Zn-O-基氧化物半導體、Sn-Ga-Zn-O-基氧化物半導體、Al-Ga-Zn-O-基氧化物半導體、或Sn-Al-Zn-O-基氧化物半導體；二成份金屬氧化物，諸如In-Zn-O-基氧化物半導體、Sn-Zn-O-基氧化物半導體、Al-Zn-O-基氧化物半導體、Zn-Mg-O-基氧化物半導體、Sn-Mg-O-基氧化物半導體、以及In-Mg-O-基氧化物半導體；In-O-基氧化物半導體；Sn-O-基氧化物半導體；以及Zn-O-基氧化物半導體。
特別係當沒有電場且因此可充份地降低截止狀態電流時，In-Ga-Zn-O-基氧化物半導體材料具有足夠高的電阻。此外，也具有高場效遷移率，該In-Ga-Zn-O-基氧化物半導體材料適合用於使用在半導體裝置中的半導體材料。
將以InGaO3(ZnO)m(m>0)表示的氧化物半導體材料提供為In-Ga-Zn-O-基氧化物半導體材料的範例。使用M取代Ga，有藉由InMO3(ZnO)m(m>0)表示的氧化物半導 體材料。此處，M代表選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、以及鈷(Co)等的一或多種金屬元素。例如，M可能係Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、或Ga及Co等。須注意上述組成物係從該氧化物半導體材料可具有且僅係範例之晶體結構所衍生。
將具有In：Ga：Zn=1：x：y(x大於或等於0且y大於或等於0.5並少於或等於5)之組成率的靶材使用為藉由濺鍍法用於形成氧化物半導體層142的靶材為佳。例如，可使用具有In：Ga：Zn=1：1：1[原子比率](x=1，y=1)(亦即，In2O3：Ga2O3：ZnO=1：1：2[莫耳比率])之組成率等的靶材。此外，也可使用具有In：Ga：Zn=1：1：0.5[原子比率](x=1，y=0.5)之組成率的靶材、具有In：Ga：Zn=1：1：2[原子比率](x=1、y=2)之組成率的靶材、或具有In：Ga：Zn=1：0：1[原子比率](x=0，y=1)之組成率的靶材。
在此實施例中，具有非晶結構之氧化物半導體層142係使用In-Ga-Zn-O-基金屬氧化物靶材藉由濺鍍法形成。
金屬氧化物靶材中之金屬氧化物的相對密度大於或等於80%，大於或等於95%為佳，且大於或等於99.9%更佳。使用具有高相對密度的金屬氧化物靶材使形成具有緻密結構的氧化物半導體層142變得可能。
氧化物半導體層142在其中形成的大氣為稀有氣體(典型地為氬)大氣、氧大氣、或稀有氣體(典型地為 氬)及氧之混合大氣為佳。具體地說，使用高純度氣體大氣為佳，例如，自其將雜質，諸如氫、水、羥基、或氫化物，移除至1ppm或以下的濃度(10ppb或以下為佳)。
在形成氧化物半導體層142時，例如，將待處理物件保持在維持降壓的處理室中，並將該待處理物件加熱至高於或等於100℃且低於550℃的溫度，高於或等於200℃且低於或等於400℃為佳。或者，待處理物件的溫度在形成氧化物半導體層142時可能係室溫。然後，移除該處理室中的濕氣，將氫、或水等自其移除的濺鍍氣體引入，並使用上述靶材；因此，形成氧化物半導體層142。藉由在形成氧化物半導體層142的同時加熱該待處理物件，可降低氧化物半導體層142中的雜質。此外，可減少由於濺鍍導致的損傷。為移除該處理室中的濕氣，使用截留真空泵為佳。例如，可使用低溫泵、離子泵、或鈦昇華泵等。可能使用設有冷凝阱的渦輪泵。因為氫、或水等可自使用低溫泵等真空化的該處理室移除，可降低氧化物半導體層142中的雜質濃度。
例如，可將用於形成氧化物半導體層142的條件設定如下：待處理物件及靶材之間的距離為170mm、壓力為0.4帕、直流電(DC)功率為0.5kW、且大氣為氧(100%的氧)大氣、氬(100%之氬)大氣、或氧及氬的混合大氣。須注意使用脈衝直流(DC)電源較佳，因為可減少灰塵(在膜形成時形成的粉末或碎片狀物質)且該膜厚度可係均勻的。將氧化物半導體層142的厚度設定在1nm 至50nm的範圍內，在1nm至30nm內為佳，在1nm至10nm內更佳。使用此種厚度的氧化物半導體層142使抑制由小型化所導致的短通道效應變得可能。須注意氧化物半導體層142的適當厚度係取決於待使用之氧化物半導體材料、半導體裝置的預期用途等而不同；因此，該厚度可依據材料、預期用途等而視情況決定。
須注意在藉由濺鍍法形成氧化物半導體層142之前，實施電漿係使用引入之氬氣產生的反轉濺鍍為佳，使得將附在形成表面(例如，元件隔離絕緣層106的表面)的材料移除。此處，反轉濺鍍係離子與待處理表面碰撞，使得該表面修改的方法，與離子與濺靶碰撞的正常濺鍍相反。使離子與待處理表面碰撞的方法之範例係在氬大氣中將高頻電壓施加至該表面側，使得在接近待處理物件處產生電漿的方法。須注意可能使用氮、氦、或氧等的大氣等取代氬大氣。
其次，將遮罩形成在氧化物半導體層142上方，並藉由使用該遮罩的蝕刻處理氧化物半導體層142；因此形成氧化物半導體層144。之後，將閘絕緣層146形成為與氧化物半導體層144接觸(見圖5B)。雖然於本文描述處理氧化物半導體層142的情形，有使用氧化物半導體層142而無需將其型樣化的情形。
可能將乾蝕刻或濕蝕刻之其中一者使用為蝕刻氧化物半導體層142的方法。不消說，乾蝕刻及濕蝕刻可組合使用。蝕刻條件(例如，蝕刻氣體或蝕刻劑、蝕刻時間、及 溫度)係依據材料視情況設定，使得可將該氧化物半導體層蝕刻為期望形狀。
可用於乾蝕刻之蝕刻氣體的範例係包含氯(氯基氣體，諸如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4))之氣體。此外，可能使用包含氟(氟基氣體，諸如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3))之氣體、溴化氫(HBr)、氧(O2)、或加入稀有氣體，諸如氦(He)或氬(Ar)，之任何此等氣體等。
可將平行板反應性離子蝕刻(RIE)法或感應耦合電漿(ICP)蝕刻法等使用為乾蝕刻。為將該層蝕刻為期望形狀，視情況設定蝕刻條件(例如，施加至線圈電極的電力量、施加至基材側上之電極的電力量、以及基材側上的電極溫度)。
可將磷酸、乙酸、及硝酸的混合溶液、或氨及過氧化氫混合物(31重量百分比的過氧化氫溶液：28重量百分比的氨溶液：水=5：2：2)等使用為用於濕蝕刻的蝕刻劑。也可能使用諸如ITO-07N(由KANTO CHEMICAL CO.,INC.製造)的蝕刻劑。
須注意藉由蝕刻將氧化物半導體層144形成為具有錐形終端部為佳。此處，例如，該錐形角為30°至60°為佳。須注意「錐形角」意指當從與其剖面(與基材表面垂直之平面)垂直的方向上觀察時，由具有錐形形狀之層(例如，氧化物半導體層144)的側表面及底表面形成的角 度。當藉由蝕刻將氧化物半導體層144形成為具有錐形終端部時，可改善氧化物半導體層144以閘絕緣層等覆蓋的覆蓋率並可防止閘絕緣層等的分斷。
之後，在氧化物半導體層144上實施熱處理(第一熱處理)為佳。經由該第一熱處理，可將氧化物半導體層144中的過量氫(包括水或羥基)移除，可使該氧化物半導體層的結構有序，並可降低能量間隙中的缺陷態。例如，可將第一熱處理的溫度設定成高於或等於300℃並低於550℃，或高於或等於400℃並低於或等於500℃。
例如，在將待處理物件引入包括電阻加熱器等的電爐中後，該熱處理可在氮大氣中以450℃實施一小時。氧化物半導體層144在該熱處理期間未曝露在空氣中，使得可防止水或氫進入。
熱處理設備並未受限於電爐，並可能係藉由來自媒體，諸如加熱氣體，之熱幅射或熱傳導將待處理物件加熱的設備。例如，可使用快速熱退火(RTA)設備，諸如氣體快速熱退火(GRTA)設備或射線照射快速熱退火(LRTA)設備。LRTA設備藉由發射自燈，諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈，之光幅射(電磁波)加熱待處理物件的設備。GRTA設備係使用高溫氣體之用於實施熱處理的設備。將不藉由熱處理與待處理物件反應的惰性氣體，例如氮，或稀有氣體，諸如氬，使用為該氣體。
例如，可能將作為該第一熱處理之GRTA處理實施如 下。將待處理物件放在加熱惰性氣體大氣中，加熱數分鐘，並將惰性氣體大氣取出。該GRTA處理致能在短時間中的高溫熱處理。此外，該GRTA處理甚至可在溫度超過待處理物件之溫度上限時使用。須注意可能在處理期間將該惰性氣體切換為包括氧的氣體。此係因為由缺氧導致之在能量間隙中的缺陷態可藉由在包括氧之大氣中實施第一熱處理而減少。
須注意將氮或稀有氣體(例如，氦、氖、或氬)包含為其主成份且不包含水、或氫等的大氣使用為該惰性氣體大氣為佳。例如，將引入熱處理設備中的氮或稀有氣體，諸如氦、氖、或氬，的純度設定為6N(99.9999%)或以上，設定成7N(99.99999%)或以上為佳(亦即，雜質濃度為1ppm或以下，0.1ppm或以下為佳)。
無論如何，可使用其係經由第一熱處理將雜質降低而得到之i-型(本質)或實質i-型氧化物半導體層的氧化物半導體層144，得到具有極優秀特徵的電晶體。
也可將上述熱處理(第一熱處理)稱為脫水處理、或脫氫處理等，因為其具有移除氫、或水等的效果。該脫水處理或該脫氫處理可在該氧化物半導體層形成之後、在該閘絕緣層形成之後、或在該閘極電極層形成之後實施。此種脫水處理或脫氫處理可能實施一次或複數次。
閘絕緣層146可藉由CVD法、或濺鍍法等形成。將閘絕緣層146形成為包含氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿 (HfSixOy(x>0，y>0))、加入氮之矽酸鉿(HfSixOy(x>0，y>0))、或加入氮之鋁酸鉿(HfAlxOy(x>0，y>0))等為佳。閘絕緣層146可能具有單層結構或堆疊層結構。閘絕緣層146的厚度並無特別限制；該厚度甚小為佳，以在半導體裝置小型化時確保電晶體的操作。例如，在使用氧化矽的情形中，厚度可係1nm至100nm、10nm至50nm為佳。
當該閘絕緣層如上文所述地薄時，由於穿隧效應等導致的閘極洩漏變成問題。為解決閘極洩漏的問題，閘絕緣層146可能使用高介電常數(高-k)材料形成，諸如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、加入氮之矽酸鉿(HfSixOy(x>0，y>0))、或加入氮之鋁酸鉿(HfAlxOy(x>0，y>0))。將高-k材料用於閘絕緣層146使增加厚度變得可能，以抑制閘極洩漏並確保電氣性質。須注意也可能使用包括高-k材料之膜及包括任何氧化矽、氮化矽、氮氧化矽、氮化氧化矽、及氧化鋁等之膜的堆疊層結構。
在閘絕緣層146形成之後，在惰性氣體大氣或氧大氣中實施第二熱處理為佳。將該熱處理的溫度設定在200℃至450℃的範圍中，250℃至350℃為佳。例如，該熱處理可能在氮大氣中以250℃實施1小時。藉由第二熱處理，可降低該電晶體之電特徵中的變異。在閘絕緣層146含氧的情形中，可將氧供應至氧化物半導體層144並可填充氧化物半導體層144中的氧空洞；因此，也可形成i-型(本 質)或實質i-型的氧化物半導體層。
須注意在此實施例中第二熱處理係在閘絕緣層146形成之後實施；第二熱處理的時機並無特別限制。例如，第二熱處理可能在閘極電極形成之後實施。或者，第一熱處理或第二熱處理可能連續地實施，或第一熱處理可能為第二熱處理的雙倍，或第二熱處理可能係第一熱處理的雙倍。
其次，在閘絕緣層146的上方，將閘極電極148a形成在與氧化物半導體層144重疊的區域中，並將電極148b(電容器電極)形成在與閘極電極110a重疊的區域中(見圖5C)。閘極電極148a及電極148b可藉由將導電層形成為覆蓋閘絕緣層146，然後選擇性地蝕刻該導電層而形成。
待成為閘極電極148a、以及電極148b等的導電層可藉由PVD法，諸如濺鍍法，或CVD法，諸如電漿CVD法形成。可將選自鋁、鉻、銅、鉭、鈦、鉬、以及鎢的元素、或將任何此等元素包括為成份的合金等使用為導電層的材料。可能使用包括錳、鎂、鋯、以及鈹之一者的材料或複數種此等元素的組合物。或者可能使用包括鋁及選自鈦、鉭、鎢、鉬、鉻、釹、及鈧之元素的材料或複數種此等元素的組合物。
該導電層可能具有單層結構或包括二或多層的堆疊層結構。例如，該導電層可能具有鈦膜或氮化鈦膜的單層結構、包括矽之鋁膜的單層結構、將鈦膜堆疊在鋁膜上方的 二層結構、將鈦膜堆疊在氮化鈦膜上方的二層結構、或將鈦膜、鋁膜、以及鈦膜以此次序堆疊的三層結構等。須注意具有鈦膜或氮化鈦膜之單層結構的該導電層具有可將其輕易地處理為具有錐形形狀之電極的優點。
該導電層可能使用導電金屬氧化物形成。可將氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，在部分情形中將其縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或包括矽或氧化矽之任何此等金屬氧化物材料使用為該導電金屬氧化物。
將該導電層蝕刻成使得將各式各樣的電極形成為具有錐形終端部為佳。例如，該錐形角為30°至60°。甚至在另一導電層、絕緣層、或半導體層等於稍後形成的情形中，當實施蝕刻使得電極具有錐形終端部時，可改善電極以該層覆蓋的覆蓋率並可防止該層分斷。
之後，將層間絕緣層150形成為覆蓋閘極電極148a等。將開口形成在層間絕緣層150及閘絕緣層146中以到達金屬化合物區域124。然後，形成連接至金屬化合物區域124的源極或汲極電極152a及源極或汲極電極152b(見圖5D)。
層間絕緣層150可藉由CVD法、或濺鍍法等形成。層間絕緣層150的材料並無特別限制；層間絕緣層150使用諸如氧化矽、氮化矽、氮氧化矽、或氧化鋁之材料形成為佳。層間絕緣層150可能具有單層結構或堆疊層結構。 須注意將層間絕緣層150可取地形成為具有平坦表面。此係因為當層間絕緣層150具有平坦表面時，可將在將半導體裝置小型化的情形中所必要之具有多層結構的電極、或佈線等有利地形成在層間絕緣層150上方。須注意層間絕緣層150可使用諸如化學機械研磨(CMP)之方法平坦化。
可能將乾蝕刻或濕蝕刻之其中一者使用為蝕刻層間絕緣層150的方法。不消說，乾蝕刻及濕蝕刻可組合使用。蝕刻條件(例如，蝕刻氣體或蝕刻劑、蝕刻時間、及溫度)係依據材料視情況設定，使得可將該層間絕緣層蝕刻為期望形狀。
源極或汲極電極152a及源極或汲極電極152b可使用，例如，藉由PVD法、或CVD法等將導電層形成在包括開口的區域中，然後藉由蝕刻、或CMP等將部分導電層移除之此種方式形成。具體地說，可能使用，例如，藉由PVD法將薄鈦膜形成在包括該等開口的區域中並藉由CVD法形成薄氮化鈦膜，然後將鎢膜形成為嵌入在該等開口中的方法。此處，藉由PVD法形成之鈦膜的功能係減少在形成鈦膜之表面上形成的氧化物膜(例如，天然氧化物膜)，並降低與低電極(此處，係金屬化合物區域124)等的接觸電阻。在鈦膜形成之後形成的氮化鈦膜具有抑制導電材料擴散的障壁功能。銅膜可能在鈦、或氮化鈦等之障壁膜形成之後藉由電鍍法形成。
須注意佈線等可能在源極或汲極電極152a等形成之 後另外形成。
經由上述步驟，完成包括用於通道形成區域之已純化的氧化物半導體層144之電晶體162(見圖5D)。此外，完成電容器164。
描繪於圖5D中的電晶體162包括氧化物半導體層144、電性連接至包括通道形成區域之氧化物半導體層144的閘極電極110a(對於電晶體162，係源極或汲極電極)、源極或汲極電極110b、覆蓋此等組件的閘絕緣層146、以及在閘絕緣層146上方的閘極電極148a。電容器164包括閘極電極110a(對於電晶體162，係源極或汲極電極)、氧化物半導體層144、閘絕緣層146、以及在閘絕緣層146上方的電極148b。
在描述於此實施例的電晶體162中，氧化物半導體層144受純化並因此包含濃度在5×1019原子/cm3或以下之氫、5×1018原子/cm3或以下為佳，5×1017原子/cm3或以下更佳。此外，氧化物半導體層144的載體密度，例如，少於1×1012/cm3，少於1.45×1010/cm3為佳，其充份地低於普通矽晶圓的載體密度(約為1×1014/cm3)。因此，截止狀態電流夠低。例如，電晶體162的截止狀態電流(此處，每單位通道寬度(1μm))在室溫下為100zA/μm(1zA(介安培)為1×10-21A)或以下，為10zA/μm或以下為佳。
以此方式，藉由使用已純化且係本質的氧化物半導體層144，電晶體的截止狀態電流可充份地降低。此外，藉 由使用此種電晶體，可得到具有新奇特徵(例如，長期記憶體保持特徵)的半導體裝置。
此外，使用將包括氧化物半導體以外的材料之電晶體的閘極電極與包括氧化物半導體之電晶體的源極或汲極電極組合之結構，甚至在連接關係複雜的情況下，可輕易地實現更高積體度。
描述於此實施例中的結構、及方法等可視情況與描述在其他實施例中之任何結構、及方法等組合。
(實施例2)
在此實施例中，將描述根據上述實施例之半導體裝置的具體結構範例及操作。須注意在下文提及的部分電路圖中，將「OS」寫在電晶體下方，以指示該電晶體包括氧化物半導體。
在描繪於圖6A-1的半導體裝置中，將第一佈線(第1線，也稱為源極線)電性連接至電晶體160的源極電極。將第二佈線(第2線，也稱為位元線)電性連接至電晶體160的汲極電極。將第三佈線(第3線，也稱為第一訊號線)電性連接至電晶體162之源極電極及汲極電極的另一者。將第四佈線(第4線，也稱為第二訊號線)電性連接至電晶體162的閘極電極。另外，將電晶體160的閘極電極及電晶體162之源極電極及汲極電極的一者電性連接至電容器164之一電極。將第五佈線(第5線，也稱為字線)電性連接至電容器164的另一電極。
此處，將包括氧化物半導體的電晶體使用為電晶體162。包括氧化物半導體的電晶體具有顯著地小之截止狀態電流的特徵。因此，可藉由關閉電晶體162將電晶體160之閘極電極的電位保持極長時間。藉由提供電容器164，可更輕易地實施保持施加至電晶體160之閘極電極的電荷及讀取保持資料。
圖6A-1中的半導體裝置使用電晶體160之閘極電極的電位可受保持之特徵，並因此可用下列步驟寫入、保持、及讀取資料。
首先，將描述資料的寫入及保持。首先，將第四佈線的電位設定在將電晶體162開啟的電位，使得電晶體162開啟。因此，將第三佈線的電位供應至電晶體160之閘極電極以及電容器164。亦即，將預定電荷施加至電晶體160的閘極電極(寫入)。此處，施加提供不同電位位準的二種電荷之一者(在下文中，稱為低位準電荷及高位準電荷)。之後，將第四佈線的電位設定在將電晶體162關閉的電位，使得電晶體162關閉。因此，將施加至電晶體160之閘極電極的電荷保持(保持)。
因為電晶體162的截止狀態電流顯著地小，將電晶體160之閘極電極的電荷保持長時間。
其次，將描述資料的讀取。藉由在將適當電位(讀取電位)供應至第五佈線的同時將預定電位(固定電位)供應至第一佈線，第二佈線的電位取決於保持在電晶體160之閘極電極的電荷量而改變。此通常係因為當電晶體160 係n-通道電晶體時，在將高位準電荷施加至電晶體160的閘極電極之情形中的明顯臨界電壓Vth_H低於在將低位準電荷施加至電晶體160的閘極電極之情形中的明顯臨界電壓Vth_L。此處，明顯臨界電壓係指開啟電晶體160所需要之第五佈線的電位。因此，將第五佈線的電位設定為在Vth_H及Vth_L中間的電位V0，因此可判定施加至電晶體160之閘極電極的電荷。例如，於寫入時施加高位準電荷的情形中，當第五佈線的電位為V0(>Vth_H)時，電晶體160開啟。於寫入時施加低位準電荷的情形中，即使在第五佈線的電位為V0(<Vth_L)時，電晶體160仍保持關閉。因此，該保持資料可藉由量測第二佈線的電位而讀取。
須注意在未讀出資料的情形中，將與該閘極電極之狀態無關而將電晶體160關閉的電位，亦即，可能將低於Vth_H的電位供應至第五佈線。或者，將與該閘極電極之狀態無關而將電晶體160開啟的電位，亦即，可能將高於Vth_L的電位供應至第五佈線。
其次，將描述資料的重寫。資料的重寫係以與資料之寫入及保持相似的方式實施。亦即，將第四佈線的電位設定在將電晶體162開啟的電位，使得電晶體162開啟。因此，將第三佈線的電位(新資料的電位)供應至電晶體160之閘極電極以及電容器164。之後，將第四佈線的電位設定在將電晶體162關閉的電位，使得電晶體162關閉。因此，將用於新資料的電荷施加至電晶體160的閘極 電極。
在根據本揭示發明的半導體裝置中，資料可如上文所述地藉由資料的另一次寫入而直接重寫。因此，使用快閃記憶體等所需要的高電壓以從浮動閘極擷取電荷係不必要的，且因此可抑制由抹除操作所導致的操作速度減少。換言之，可實現半導體裝置的高速操作。
須注意將電晶體162之源極電極或汲極電極電性連接至電晶體160的閘極電極，且因此具有與用於非揮發性記憶體元件之浮動閘極電晶體的浮動閘極之功能相似的功能。因此，在圖式中，在部分情形中將電晶體162的源極電極或汲極電極電性連接至電晶體160之閘極電極的部分稱為浮動閘極部FG。當電晶體162關閉時，可將浮動閘極部FG視為嵌入在絕緣器中，且因此將電荷保持在浮動閘極部FG中。包括氧化物半導體之電晶體162的截止狀態電流小於或等於包括矽半導體等的電晶體之截止狀態電流的1/100000；因此，由於電晶體162的洩漏所導致之累積在浮動閘極部FG中的電荷之損耗係可忽略的。亦即，使用包括氧化物半導體的電晶體162，可實現無需供應電力而可保持資料的非揮發性記憶體。
例如，當電晶體162在室溫下的截止狀態電流為10zA(1zA(介安培)為1×10-21A)或以下且電容器164的電容約為10fF時，可將資料保持104秒或更長。不消說，該保持時間取決於電晶體特徵及電容。
另外，在該情形中，曾係習知浮動閘極電晶體之問題 的閘絕緣膜(隧道絕緣膜)退化問題不存在。亦即，可解決係習知問題之由於將電子注入浮動閘極所導致的閘絕緣膜退化問題。此意謂著寫入次數在原理上沒有限制。此外，在習知浮動閘極電晶體中寫入或抹除所需要的高電壓係不必要的。
可將諸如圖6A-1之半導體裝置中的電晶體之組件視為如圖6A-2所描繪地包括電阻器及電容器。亦即，在圖6A-2中，將電晶體160及電容器164各者視為包括電阻器及電容器。R1及C1分別標示電容器164的電阻及電容。電阻R1對應於包括在電容器164中之絕緣層的電阻。R2及C2分別標示電晶體160的電阻及電容。電阻R2對應於當電晶體160關閉時閘絕緣層的電阻。電容C2對應於所謂的閘極電容(形成在閘極電極及源極或汲極電極之間的電容，以及形成在閘極電極及通道形成區域之間的電容)。
電荷保持週期(也稱為資料保持週期)主要係在電晶體162之閘極洩漏足夠小且R1及R2滿足R1≧ROS且R2≧ROS之條件下由電晶體162的截止狀態電流決定，其中ROS係在電晶體162關閉的情形中在源極電極及汲極電極之間的電阻(也稱為有效電阻)。
另一方面，在未滿足此等條件的情形中，即使電晶體162的截止狀態電流足夠小，亦難以確保充份的保持週期。此係因為電晶體162之截止狀態電流以外的漏電流(例如，產生在源極電極及閘極電極之間的漏電流)甚 大。因此，可說揭示在此實施例中的半導體裝置滿足上述關係為佳。
同時，C1及C2滿足C1≧C2係可取的。此係因為若C1甚大，當浮動閘極部FG之電位由第五佈線控制時(例如，在讀取時)，可抑制第五佈線之電位中的變化。
當上述關係滿足時，可實現更有利的半導體裝置。須注意R1及R2與電晶體160及電晶體162之閘絕緣層相關。C1及C2也是如此。因此，將閘絕緣層的材料、及厚度等視情況設定成滿足上述關係為佳。
在描述於此實施例的半導體裝置中，浮動閘極部FG具有與快閃記憶體等的浮動閘極電晶體之浮動閘極相似的功能，但此實施例的浮動閘極部FG具有與快閃記憶體等之浮動閘極的特性在本質上不同之特性。在快閃記憶體的情形中，因為將高電壓施加至控制閘極，必需在胞元間保持適常距離，以防止控制閘極的電位影響相鄰胞元的浮動閘極。此係禁止半導體裝置之更高積體度的一因子。將該因子歸因於快閃記憶體的基本原理，其中穿隧電流係由施加高電場而產生。
另外，因為快閃記憶體的上述原理，絕緣膜持續退化且因此引起重寫次數受限(約104至105次)的另一問題。
根據本揭示發明的半導體裝置係藉由切換包括氧化物半導體之電晶體而操作，且不使用藉由穿隧電流注入電荷的上述原理。亦即，用於電荷注入的高電場係不必要的， 與快閃記憶體不同。因此，不必考慮來自相鄰胞元上的控制閘極之高電場的影響，且此有助於更高積體度。
另外，不使用藉由穿隧電流的電荷注入，其意謂著沒有使記憶體胞元退化的原因。換言之，根據本揭示發明的半導體裝置具有比快閃記憶體更高的耐久性及可靠性。
此外，根據本揭示發明的半導體裝置在不需要高電場及不需要大型周邊電路(諸如昇壓器電路)上也比快閃記憶體有利。
在絕緣層形成C1的相對介電係數εr1與絕緣層形成C2之相對介電係數εr2不同的情形中，在2.S2≧S1(可取地，S2≧S1)滿足的同時，易於滿足C1≧C2，其中S1係C1的面積且S2係C2的面積。具體地說，例如，將包括高-k材料，諸如氧化鉿，之膜或包括高-k材料，諸如氧化鉿，的膜及包括氧化物半導體之膜的堆疊用於C1，使得可將εr1設定成10或以上，15或以上為佳，並將氧化矽用於C2，使得可將εr2設定成3或4。
此種結構的組合另行致能根據本揭示發明之半導體裝置的更高積體度。
須注意將電子係主要載體的n-型電晶體(n-通道電晶體)使用在以上描述中；不消說，可使用電洞係主要載體的p-型電晶體(p-通道電晶體)，取代n-型電晶體。
如上文所述，根據本揭示發明之實施例的半導體裝置具有包括寫入電晶體，其中源極及汲極之間的漏電流(截止狀態電流)在關閉狀態中甚小、讀取電晶體，包括與該 寫入電晶體之半導體材料不同的半導體材料、以及電容器的非揮發性記憶體。
寫入電晶體的截止狀態電流在周圍溫度(例如，25℃)下為100zA(1×10-19A)或以下係可取的，10zA(1×10-20A)或以下為佳，1zA(1×10-21A)或以下更佳。在通常的矽半導體情形中，難以達成上述之如此小的截止狀態電流。然而，在藉由在適當條件下處理氧化物半導體而得到的電晶體中，可達成小的截止狀態電流。因此，將包括氧化物半導體的電晶體使用為該寫入電晶體為佳。
此外，包括氧化物半導體的電晶體具有小的次臨界擺幅(S值)，使得即使遷移率相對低，切換速度仍可充份地增加。因此，藉由將該電晶體使用為該寫入電晶體，可使供應至浮動閘極部FG之寫入脈衝的上昇非常陡峭。另外，因為如此小的截止狀態電流，可減少保持在浮動閘極部FG中的電荷量。亦即，藉由將包括氧化物半導體的電晶體使用為該寫入電晶體，資料的重寫可用高速實施。
讀取電晶體之截止狀態電流並無限制；使用以高速操作的電晶體以增加讀取速度係可取的。例如，將具有1奈秒或以下之切換速度的電晶體使用為該讀取電晶體為佳。
資料係藉由將寫入電晶體開啟而寫至該記憶體胞元中，使得將電位供應至該寫入電晶體之源極電極及汲極電極的一者、該電容器之一電極、以及該讀取電晶體的閘極電極電性連接之節點，然後關閉該寫入電晶體，使得預定之電荷量保持在該節點。此處，該寫入電晶體的截止狀態 電流非常小；因此，將供應至該節點的電荷保持長時間。當截止狀態電流，例如，實質為0時，習知DRAM所需之復新操作可能係不必要的，或復新操作的頻率顯著地低(例如，約一個月或一年一次)。因此，可充份地減少該半導體裝置的電力消耗。
另外，資料可藉由將資料另外寫至該記憶體胞元而直接重寫。因此，快閃記憶體等所需要的抹除操作係不必要的，且因此可抑制由於抹除操作所導致的操作速度降低。換言之，可實現半導體裝置的高速操作。此外，在習知浮動閘極電晶體中寫入或抹除所需要的高電壓係不必要的；因此，可更行減少該半導體裝置的電力消耗。在寫入二階資料(一位元)的情形中，在每個記憶體胞元中，施加至根據此實施例之記憶體胞元的最高電壓(同時施加至該記憶體胞元之個別終端的最高電位及最低電位之間的差)為5V或以下，3V或以下為佳。
設置在根據本揭示發明之半導體裝置中的記憶體胞元至少包括該寫入電晶體、該讀取電晶體、及該電容器，且在該電容器之面積甚小時仍可操作。因此，可使各記憶體胞元之面積充份地小於在每個記憶體胞元中需要六個電晶體之SRAM的面積，並可用高密度將記憶體胞元設置在半導體裝置中。
在習知的浮動閘極電晶體中，電荷於寫入操作期間在閘絕緣膜(隧道絕緣膜)中行進，使得該閘絕緣膜(隧道絕緣膜)的退化無可避免。相反地，在根據本發明之實施 例的記憶體胞元中，資料係藉由該寫入電晶體的切換操作寫入；因此，可解決係習知問題之閘絕緣膜的退化。此意謂著寫入次數在原理上沒有限制且寫入耐久性非常高。例如，根據本發明的實施例之該記憶體胞元的電流-電壓特徵即使在將資料寫入1×109或更多次(十億或更多次)後仍不退化。
此外，在將包括氧化物半導體的電晶體使用為記憶體胞元之寫入電晶體的情形中，該記憶體胞元的電流-電壓特徵即使在高溫環境中，例如150℃，仍不退化，因為該氧化物半導體具有3.0eV至3.5eV之寬能量間隙及極少的熱激發載體。
由於孜孜不倦的研究，本發明人等已最先發現包括氧化物半導體的電晶體具有優秀特徵，其中其特徵甚至在150℃的高溫仍不退化，且其之截止狀態電流為極小的100zA或以下。根據本揭示發明的實施例，具有新奇特性的半導體裝置係藉由將具有此種優秀特徵之電晶體使用為記憶體胞元的寫入電晶體而提供。
描述於此實施例中的結構、及方法等可視情況與描述在其他實施例中之任何結構、及方法等組合。
(實施例3)
在此實施例中，將參考圖7A及7B以及圖8A至8C描述在上述實施例中描述之半導體裝置的應用範例。
圖7A及7B係包括描繪於6A-1中的複數個半導體裝 置之各半導體裝置(在下文中也稱為記憶體胞元190)之的電路圖。圖7A係所謂的NAND半導體裝置的電路圖，其中記憶體胞元190係串聯連接的，且圖7B係所謂的NOR半導體裝置的電路圖，其中記憶體胞元190係並聯連接的。
圖7A中的半導體裝置包括源極線SL、位元線BL、第一訊號線S1、複數條第二訊號線S2、複數條字線WL、以及複數個記憶體胞元190。在7A中，將一源極線SL及一位元線BL設置在半導體裝置中；然而，本揭示發明之實施例並未受限於此結構。可能設置複數條源極線SL及複數條位元線BL。
在各記憶體胞元190中，將電晶體160之閘極電極、電晶體162之源極電極及汲極電極的一者、以及電容器164之電極的一者彼此電性連接。將第一訊號線S1及電晶體162之源極電極及汲極電極的另一者彼此電性連接，並將第二訊號線S2及電晶體162之閘極電極彼此電性連接。將字線WL及電容器164之電極的另一者彼此電性連接。
另外，將包括在記憶體胞元190中之電晶體160的源極電極電性連接至相鄰記憶體胞元190中之電晶體160的汲極電極。將包括在記憶體胞元190中之電晶體160的汲極電極電性連接至相鄰記憶體胞元190中之電晶體160的源極電極。須注意將包括在串聯連接之複數個記憶體胞元之一終端的記憶體胞元190中之電晶體160的汲極電極電 性連接至位元線BL。將包括在串聯連接之複數個記憶體胞元之另一終端的記憶體胞元190中之電晶體160的汲極電極電性連接至源極線SL。
在圖7A的半導體裝置中，寫入操作及讀取操作係針對各列實施。將寫入操作實施如下。將電晶體162在該電位時開啟的電位供應至待實施寫入之列的第二訊號線S2，使得待實施寫入之該列的電晶體162開啟。因此，將第一訊號線S1的電位供應至該指定列之電晶體160的閘極電極，使得預定電荷施加至該閘極電極。因此，可將資料寫至該指定列的記憶體胞元。
另外，將讀取操作實施如下。首先，將電晶體160在該電位時開啟而與其閘極電極之電荷無關的電位供應至待實施讀取的該列以外之列的字線WL，使得待實施讀取的該列以外之列的電晶體160開啟。然後，將電晶體160在該電位時其開啟狀態或關閉狀態係依據電晶體160之閘極電極的電荷而判定的電位(讀取電位)供應至待實施讀取之該列的字線WL。之後，將固定電位供應至源極線SL，使得連接至位元線BL的讀取電路(未圖示)受操作。此處，除了待實施讀取之該列的電晶體160以外，將在源極線SL及位元線BL之間的複數個電晶體160開啟；因此，源極線SL及位元線BL之間的導通係由待實施讀取之該列的電晶體160之狀態決定。亦即，藉由讀取電路讀取之位元線BL的電位與待實施讀取之該列的電晶體160之閘極電極的電荷相關。以此種方式，資料可從指定列之 記憶體胞元讀取。
圖7B中的半導體裝置包括複數條源極線SL、複數條位元線BL、複數條第一訊號線S1、複數條第二訊號線S2、複數條字線WL、以及複數個記憶體胞元190。將電晶體160之閘極電極、電晶體162之源極電極及汲極電極的一者、以及電容器164之電極的一者彼此電性連接。將源極線SL及電晶體160之源極電極彼此電性連接。將元件線BL及電晶體160之及極電極彼此電性連接。將第一訊號線S1及電晶體162之源極電極及汲極電極的另一者彼此電性連接，並將第二訊號線S2及電晶體162之閘極電極彼此電性連接。將字線WL及電容器164之電極的另一者彼此電性連接。
在圖7B的半導體裝置中，寫入操作及讀取操作係針對各列實施。寫入操作係以與圖7A中之半導體裝置的寫入操作相似之方式實施。將讀取操作實施如下。首先，將電晶體160在該電位時關閉而與其閘極電極之電荷無關的電位供應至待實施讀取的該列以外之列的字線WL，使得待實施讀取的該列以外之列的電晶體160關閉。然後，將電晶體160在該電位時其開啟狀態或關閉狀態係依據電晶體160之閘極電極的電荷而判定的電位(讀取電位)供應至待實施讀取之該列的字線WL。之後，將固定電位供應至源極線SL，使得連接至位元線BL的讀取電路(未圖示)受操作。此處，源極線SL及位元線BL之間的導通係由待實施讀取之該列的電晶體160之狀態決定。亦即， 藉由讀取電路讀取之位元線BL的電位與待實施讀取之該列的電晶體160之閘極電極的電荷相關。以此種方式，資料可從指定列之記憶體胞元讀取。
其次，將參考圖8A至8C描述可用於圖7A及7B之半導體裝置等的讀取電路之範例。
圖8A描繪讀取電路的輪廓。讀取電路包括電晶體及感測放大器電路。
在讀取資料時，將終端A連接至與待自其讀取資料之記憶體胞元連接的位元線BL。另外，將偏向電位Vbias施加至該電晶體的閘極電極，使得終端A的電位受控制。
記憶體胞元190的電阻取決於儲存資料而變化。具體地說，當將所選擇之記憶體胞元190的電晶體160開啟時，記憶體胞元190具有低電阻，然而當將所選擇之記憶體胞元190的電晶體160關閉時，記憶體胞元190具有高電阻。
當記憶體胞元具有高電阻時，終端A的電位高於參考電位Vref且該感測放大器電路將對應於終端A之電位的電位(資料「1」)輸出。另一方面，當記憶體胞元具有低電阻時，終端A的電位低於參考電位Vref且該感測放大器電路將對應於終端A之電位的電位(資料「0」)輸出。
以此方式，藉由使用該讀取電路，資料可從該記憶體胞元讀取。須注意此實施例的讀取電路係一範例。可能使用其他已知電路。該讀取電路可能另外包括預充電電路。 可能將參考位元線連接至感測放大器電路，取代參考電位Vref。
圖8B描繪係感測放大器電路之範例的差動感應放大器。該差動感應放大器具有輸入終端Vin(+)及Vin(-)以及輸出終端Vout，並將Vin(+)及Vin(-)之間的差放大。若Vin(+)>Vin(-)，來自Vout的輸出相對高，然而若Vin(+)<Vin(-)，來自Vout的輸出相對低。在將該差動感應放大器用於該讀取電路的情形中，將Vin(+)及Vin(-)之一者連接至終端A，並將參考電位Vref供應至Vin(+)及Vin(-)之另一者。
圖8C描繪係感測放大器電路之範例的鎖存感應放大器。該鎖存感測放大器具有輸入/輸出終端V1及V2以及用於控制訊號Sp及Sn的輸入終端。首先，將訊號Sp設為高位準並將訊號Sn設為低位準，並將電源供應電位(Vdd)中斷。然後，將待比較之電位供應至V1及V2。之後，將訊號Sp設為低位準並將訊號Sn設為高位準，並供應電源供應電位(Vdd)。若待比較之V1及V2的電位滿足V1>V2，來自V1的輸出為高位準且來自V2的輸出為低位準，然而若電位滿足V1<V2，來自V1的輸出為低位準且來自V2的輸出為高位準。藉由使用此種關係，可放大V1及V2之間的差。在將該鎖存感測放大器用於該讀取電路的情形中，經由開關將V1及V2之一者連接至終端A及輸出終端，並將參考電位Vref供應至V1及V2之另一者。
描述於此實施例中的結構、及方法等可視情況與描述在其他實施例中之任何結構、及方法等組合。
(實施例4)
在此實施例中，將參考圖9A至9F描述將在以上實施例中描述的該半導體裝置施用至電子裝置之情形。於此實施例中描述將上述半導體裝置施用至電子裝置的情形，諸如電腦、行動電話機(也稱為行動電話或行動電話裝置)、可攜式資訊終端(包括可攜式遊戲機、及音訊再生裝置等)、數位相機、數位視訊攝影機、電子紙、及電視機(也稱為電視或電視接收器)等。
圖9A描繪筆記型個人電腦，其包括外殼701、外殼702、顯示部703、及鍵盤704等。將描述於以上實施例中的該半導體裝置設置在外殼701及外殼702中。因此，可實現具有非常低電力消耗的筆記型個人電腦，其中資料的寫入及讀取可用高速實施且可將資料儲存長時間。
圖9B描繪可攜式資訊終端(PDA)。主體711設有顯示部713、外部介面715、及操作鈕714等。另外，提供用於該可攜式資訊終端等之操作的觸控筆712。將描述於以上實施例中的半導體裝置設置在主體711中。因此，可實現具有非常低電力消耗的可攜式資訊終端，其中資料的寫入及讀取可用高速實施且可將資料儲存長時間。
圖9C描繪合併電子紙的電子書720，其包括二外殼，外殼721及外殼723。外殼721及外殼723分別包括 顯示部725及顯示部727。外殼721係藉由轉軸737連接至外殼723，使得電子書720可將轉軸737使用為軸心而開啟及關閉。此外，外殼721設有電源開關731、操作鍵733、及揚聲器735等。將描述於以上實施例中的半導體裝置設置在外殼721及723之至少一者中。因此，可實現具有非常低電力消耗的電子書，其中資料的寫入及讀取可用高速實施且可將資料儲存長時間。
圖9D描繪行動電話機，其包括二外殼，外殼740及外殼741。此外，外殼740及741係在將彼等發展為如圖9D所描繪之可滑動的狀態中，使得一者重疊在另一者上方。因此，可降低該行動電話機的尺寸，其使該行動電話機適於隨身攜帶。外殼741包括顯示面板742、揚聲器743、微音器744、指標裝置746、相機鏡頭747、及外部連接終端748等。外殼740包括用於將行動電話充電的太陽能電池749、及外部記憶體插槽750等。將天線併入外殼741中。將描述於以上實施例中的半導體裝置設置在外殼740及741之至少一者中。因此，可實現具有非常低電力消耗的行動電話機，其中資料的寫入及讀取可用高速實施且可將資料儲存長時間。
圖9E描繪數位視訊攝影機，其包括主體761、顯示部767、目鏡763、操作開關764、顯示部765、及電池766等。將描述於以上實施例中的半導體裝置設置在主體761中。因此，可實現具有非常低電力消耗的數位視訊攝影機，其中資料的寫入及讀取可用高速實施且可將資料儲 存長時間。
圖9F係電視機770，其包括外殼771、顯示部773、及腳架775等。該電視機770可使用包括在外殼771中的開關或遙控器780操作。將描述於以上實施例中的該半導體裝置載置在外殼771及遙控器780中。因此，可實現具有非常低電力消耗的電視機，其中資料的寫入及讀取可用高速實施且可將資料儲存長時間。
如上文所述，描述於此實施例中的各電子裝置包括根據上述實施例的半導體裝置。因此，可實現具有低電力消耗的電子裝置。
[範例1]
在此範例中，將描述量測包括已純化氧化物半導體的電晶體之截止狀態電流的結果。
在此範例中，電晶體係根據實施例1使用已純化氧化物半導體製造。首先，鑒於包括已純化氧化物半導體之電晶體的截止狀態電流非常小，製備具有足夠寬之1m通道寬度W的電晶體，並量測截止狀態電流。圖10顯示量測具有1m之通道寬度的電晶體之截止狀態電流的結果。在圖10中，水平軸顯示閘極電壓VG且垂直軸顯示汲極電流ID。在汲極電壓VD為+1V或+10V且閘極電壓VG在-5V至-20V之範圍內的情形中，發現該電晶體之截止狀態電流小於或等於係偵測限制的1×10-13A。此外，發現該電晶體的截止狀態電流為1aA/μm(1×10-18A/μm)或以下。
其次，將描述更精確地量測包括已純化氧化物半導體的電晶體之截止狀態電流的結果。如上文所述，發現包括已純化氧化物半導體的電晶體之截止狀態電流小於或等於量測裝備之偵測限制的1×10-13A。此處，將描述使用用於特徵估算之元件，更精確地量測截止狀態電流的結果(該值小於或等於上述量測中之量測裝備的偵測限制)。
首先，將參考圖11描述用於在量測電流的方法中使用之特徵估算的元件。
在圖11之用於特徵估算的元件中，將三個量測系統800並聯連接。量測系統800各者包括電容器802、電晶體804、電晶體805、電晶體806、以及電晶體808。將依據實施例1製造的電晶體使用為電晶體804及電晶體808各者。
在量測系統800中，將電晶體804之源極終端及汲極終端的一者、電容器802之終端的一者、以及電晶體805之源極終端及汲極終端的一者連接至電源供應(用於供應V2)。將電晶體804之源極終端及汲極終端的另一者、電晶體808之源極終端及汲極的一者、電容器802之終端的另一者、以及電晶體805之閘極終端彼此連接。將電晶體808之源極終端及汲極終端的另一者、電晶體806之源極終端及汲極終端的一者、以及電晶體806之閘極終端連接至電源供應(用於供應V1)。將電晶體805之源極終端及汲極終端的另一者及電晶體806之源極終端及汲極終端的另一者彼此連接，並連接至輸出終端。
須注意將用於控制電晶體804是否開啟或關閉的電位Vext_b2供應至電晶體804之閘極終端，並將用於控制電晶體808是否開啟或關閉的電位Vext_b1供應至電晶體808之閘極終端。從該輸出終端輸出電位Vout。
其次，描述使用上述量測系統量測電流的方法。
首先，將簡短地描述於其中產生電位差以量測該截止狀態電流的初始化週期。在該初始化週期中，將用於開啟電晶體808的電位Vext_b1輸入至電晶體808之閘極終端，並將電位V1供應至與電晶體804之源極終端及汲極終端的另一者連接的節點A(亦即，該節點連接至電晶體808之源極終端及汲極終端的一者、電容器802之終端的另一者、以及電晶體805之閘極終端)。此處，例如，電位V1係高電位。此外，電晶體804係關閉的。
之後，將用於關閉電晶體808的電位Vext_b1輸入至電晶體808之閘極終端，使得電晶體808關閉。在電晶體808關閉之後，將電位V1設定為低電位。電晶體804仍然係關閉的。電位V2等於電位V1。因此，該初始化週期完成。當該初始化週期完成時，電位差在節點A及電晶體804之源極終端及汲極終端的一者之間產生。此外，電位差在節點A及電晶體808之源極終端及汲極終端的另一者之間產生。因此，小量的電荷流經電晶體804及電晶體808。亦即，截止狀態電流產生。
其次，將簡短地描述截止狀態電流的量測週期。在該量測週期中，將電晶體804的源極終端及汲極終端之一者 的電位(亦即，V2)及電晶體808的源極終端及汲極終端之另一者的電位(亦即，V1)固定至低電位。另一方面，節點A的電位在該量測週期中係不固定的(節點在浮動狀態中)。因此，電荷流經電晶體804，且保持在節點A的電荷量隨時間改變。節點A的電位依據保持在節點A之電荷量的改變而改變。亦即，輸出終端的輸出電位Vout也改變。
圖12顯示在產生電位差之初始化週期中的電位及在隨後之量測週期中的電位間之關係的細節(時序圖)。
在該初始化週期中，首先，將電位Vext_b2設定成在該電位使電晶體804開啟的電位(高電位)。因此，節點A的電位變成V2，亦即，低電位(VSS)。之後，將電位Vext_b2設定成在該電位使電晶體804關閉的電位(低電位)，使得電晶體804關閉。其次，將電位Vext_b1設定成在該電位使電晶體808開啟的電位(高電位)。因此，節點A的電位變成V1，亦即，高電位(VDD)。然後，將Vext_b1設定成在該電位使電晶體808關閉的電位，其將節點置於浮動狀態中並結束該初始化週期。
在初始化週期之後的量測週期中，將電位V1及電位V2設定成使得電荷流至節點A或電荷流出節點A。此處，將電位V1及電位V2設定成低電位(VSS)。須注意在量測輸出電位Vout時，在部分情形中必需操作輸出電路且因此使V1暫時為高電位(VDD)。須注意將V1為高電位(VDD)的週期變短至使得該量測不受影響的程 度。
當如上文所述地產生電位差且量測週期開始時，保持在節點A的電荷量隨時間改變，其導致節點A的電位改變。此意謂著電晶體805之閘極終端的電位改變；因此，輸出終端的輸出電位Vout也隨時間改變。
於下文描述在已得到之輸出電位Vout的基礎上計算截止狀態電流的方法。
節點A的電位VA及輸出電位Vout之間的關係在計算截止狀態電流之前得到。使用其，可使用輸出電位Vout得到節點A的電位VA。根據上述關係，可藉由下列方程式將節點A的電位VA表示為輸出電位Vout的函數。
[方程式1]V A =F(Vout)
節點的電荷QA可藉由使用節點A的電位VA、連接至節點A的電容CA、以及常數(const)之下列方程式表示。此處，連接係節點的電容CA係電容器802之電容及其他電容的和。
[方程式2]Q A =C A V A +const
節點A的電流IA係流至節點A之電荷(或流出節點A之電荷)的時間導數，且因此以下列方程式表示。
以此方式，節點A的電流IA可從連接至節點A的電容CA及輸出終端之輸出電位Vout得到。
根據上述方法，可能量測在關閉狀態中之電晶體的源極及汲極之間流動的漏電流(截止狀態電流)。
在此範例中，電晶體804及電晶體808係使用已純化氧化物半導體製造。該電晶體之通道長度(L)對通道寬度(W)的比率為L/W=1/5。此外，在並聯配置的量測系統800中，電容器802的電容為100fF、1pF、以及3pF。
須注意在此範例的量測中，VDD為5V且VSS為0V。在該量測週期中，Vout係在將電位V1大致設定為VSS並以10秒至300秒的間隔改變為持續100msec之VDD的同時量測。使用在流經該元件的電流I之計算中的△t為30000秒。
圖13顯示上述電流量測中的經過時間T及輸出電位Vout之間的關係。可證實該電位隨時間改變。
圖14顯示在上述電流量測中計算的截止狀態電流。須注意圖14顯示源極-汲極電壓V及截止狀態電流I之間的關係。從圖14發現在源極-汲極電壓為4V之條件下的截止狀態電流約為40zA/μm。也發現在源極-汲極電壓為3.1V之條件下的截止狀態電流小於或等於10zA/μm。須注意1zA代表10-21A。
如上文所述，從此範例證實包括已純化氧化物半導體之電晶體的截止狀態電流足夠小。
[範例2]
調查根據本揭示發明之實施例的半導體裝置可重寫資料的次數數量。在此範例中，將參考圖15描述該調查結果。
用於該調查的半導體裝置係具有圖6A-1之電路組態的半導體裝置。此處，將氧化物半導體用在對應於電晶體162的電晶體，並將具有0.33pF之電容的電容器使用為對應於電容器164的電容器。
該調查係藉由比較初始記憶體窗寬度及將資料重複儲存及寫入預定次數後的記憶體窗寬度而實施。資料係藉由將0V或5V施加至對應於圖6A-1中之第三佈線的佈線並藉由將0V或5V施加至對應於第四佈線的佈線而儲存及寫入。當對應於第四佈線之佈線的電位為0V時，將對應於電晶體162之電晶體(寫入電晶體)關閉；因此，將供應至浮動閘極部FG的電位保持。當對應於第四佈線之佈線的電位為5V時，將對應於電晶體162之電晶體開啟；因此，將對應於第三佈線之佈線的電位供應至浮動閘極部FG。
該記憶體窗寬度係記憶體裝置的特徵指示器之一。此處，該記憶體窗寬度代表不同記憶體狀態間之曲線(Vcg-Id曲線)中的偏移量△Vcg，其顯示對應於第五佈線之佈線的電位Vcg及對應於電晶體160之電晶體(讀取電晶體)的汲極電流Id之間的關係。不同的記憶體狀態意謂著將0V施加至浮動閘極部FG的狀態(在下文中稱為低 狀態)以及將5V施加至浮動閘極部FG的狀態(在下文中稱為高狀態)。亦即，該記憶體窗寬度可藉由掃視在該低狀態中及該高狀態中的電位Vcg而檢查。
圖15顯示該初始記憶體窗寬度及實施1×109次寫入之後的記憶體窗寬度的調查結果。須注意在圖15中，水平軸顯示Vcg(V)且垂直軸顯示Id(A)。可從圖15證實記憶體窗寬度在實施1×109次寫入之前及之後間並無不同。實施1×109次寫入之前及之後的記憶體窗寬度之間並無不同的事實意謂著該半導體裝置至少在寫入期間不會退化。
如上文所述，根據本揭示發明之實施例的半導體裝置之特徵即使在將資料重複儲存及寫入109次時仍不改變，且其之寫入耐久性非常高。換言之，可說可根據本揭示發明之實施例實現具有顯著地高可靠性的半導體裝置。
本申請案基於2010年1月15日向日本特許廳申請的日本專利申請案編號第2010-007421號，該專利之教示全文以提及之方式併入本文中。
100‧‧‧基材
106‧‧‧元件隔離絕緣層
108‧‧‧閘絕緣層
110a、148a‧‧‧閘極電極
110b、152a、152b‧‧‧源極或汲極電極
114‧‧‧雜質區域
116‧‧‧通道形成區域
118‧‧‧側壁絕緣層
120‧‧‧高濃度雜質區域
124‧‧‧金屬化合物區域
144‧‧‧氧化物半導體層
146‧‧‧閘絕緣層
148b‧‧‧電極
150‧‧‧層間絕緣層
160、162‧‧‧電晶體
164‧‧‧電容器

Claims (9)

  1. 一種半導體裝置，包含：第一電晶體，包含：第一通道形成區域與導電層，第一閘絕緣層係介於該第一通道形成區域與該導電層之間，該導電層包括第一閘極電極；以及第一源極電極及第一汲極電極，電性連接至該第一通道形成區域，以及第二電晶體，包含：第二通道形成區域與第二閘極電極，第二閘絕緣層係介於該第二通道形成區域與該第二閘極電極之間；以及第二源極電極及第二汲極電極，電性連接至該第二通道形成區域，其中該導電層包括該第二源極電極及該第二汲極電極之一者，以及其中該第二通道形成區域係設置於氧化物半導體層中。
  2. 一種半導體裝置，包含：第一電晶體，包含：第一通道形成區域與導電層，第一閘絕緣層係介於該第一通道形成區域與該導電層之間，該導電層包括第一閘極電極；以及第一源極電極及第一汲極電極，電性連接至該第 一通道形成區域，第二電晶體，包含：第二通道形成區域與第二閘極電極，第二閘絕緣層係介於該第二通道形成區域與該第二閘極電極之間；以及第二源極電極及第二汲極電極，電性連接至該第二通道形成區域，以及電容器，其中該導電層包括該第二源極電極及該第二汲極電極之一者，其中該第二源極電極及該第二汲極電極之該一者包括該電容器之電極之一者，其中該第二通道形成區域係設置於氧化物半導體中，以及其中該氧化物半導體層係介於該電容器之該些電極之間。
  3. 如申請專利範圍第2項之半導體裝置，其中該電容器之該些電極之另一者與該第二閘極電極係藉由蝕刻相同導電層所形成。
  4. 如申請專利範圍第2項之半導體裝置，其中該電容器之各者係重疊於該第一閘極電極。
  5. 如申請專利範圍第1或2項之半導體裝置，其中該第二源極電極及該第二汲極電極之另一者與該第一源極電極及該第一汲極電極之一者相同。
  6. 如申請專利範圍第1或2項之半導體裝置，其中該第一通道形成區域係設置於包括半導體材料的基材中。
  7. 如申請專利範圍第6項之半導體裝置，其中包括該半導體材料之該基材為矽之單晶半導體基材、矽之多晶半導體基材、鍺化矽之化合物半導體基材、以及SOI基材之一者。
  8. 如申請專利範圍第1或2項之半導體裝置，該氧化物半導體層包含銦、鎵、以及鋅。
  9. 如申請專利範圍第1或2項之半導體裝置，其中該第一電晶體的切換速度高於該第二電晶體的切換速度。
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