CN102725841A - 半导体器件 - Google Patents

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Abstract

目的在于，提供具有包括具有不同特性的半导体元件的组合且能够实现更高集成度的新颖结构的半导体器件。半导体器件包括：第一晶体管，该第一晶体管包括包含第一半导体材料的第一沟道形成区、以及第一栅电极；以及第二晶体管，该第二晶体管包括第二源电极和第二漏电极中与第一栅电极组合的一个、以及包含第二半导体材料且电连接到第二源电极和第二漏电极的第二沟道形成区。

Description

半导体器件
技术领域
本文中所公开的发明涉及包含不同半导体材料的半导体器件、以及用于制造半导体器件的方法。
背景技术
存在各种各样的金属氧化物，并且这些金属氧化物用于各种应用。氧化铟是公知的材料，并且被用作液晶显示设备等所需的透明电极的材料。
一些金属氧化物具有半导体特性。具有半导体特性的这些金属氧化物的示例包括氧化钨、氧化锡、氧化铟、氧化锌等。已知其中使用这种金属氧化物形成沟道形成区的薄膜晶体管（参见例如专利文献1至4、非专利文献1等）。
金属氧化物的示例不仅包括单组分氧化物，而且包括多组分氧化物。例如，具有同源时相的InGaO3(ZnO)m（m：自然数）被称为包含In、Ga和Zn的多组分氧化物半导体（参见例如非专利文献2至4等）。
此外，确认也可向薄膜晶体管的沟道形成区施加包括这种In-Ga-Zn-O基氧化物的氧化物半导体（参见例如专利文献5、非专利文献5和6等）。
[参考文献]
[专利文献]
[专利文献1]日本公开专利申请No.S60-198861
[专利文献2]日本公开专利申请No.H8-264794
[专利文献3]PCT申请的日语译文No.H11-505377
[专利文献4]日本公开专利申请No.2000-150900
[专利文献5]日本公开专利申请No.2004-103957
[非专利文献]
[非专利文献1]M.W.Prins、K.O.Grosse-Holz、G.Muller、J.F.M.Cillessen、J.B.Giesbers、R.P.Weening和R.M.Wolf，“铁电透明薄膜晶体管（A ferroelectric transparent thin-film transistor）”，应用物理学快报，1996年6月17日，第68卷，第3650-3652页
[非专利文献2]M.Nakamura,N.Kimizuka和T.Mohri，“1350℃下In2O3-Ga2ZnO4-ZnO 系中的相位关系（The Phase Relations  in theIn2O3-Ga2ZnO4-ZnO System at 1350°C）”，固体化学杂志，1991年，第93卷，第298-315页
[非专利文献3]N.Kimizuka,M.Isobe和M.Nakamura，“In2O3-ZnGa2O4-ZnO系中的同系化合物、In2O3(ZnO)m（m=3、4和5）、InGaO3(ZnO)3、以及Ga2O3(ZnO)m（m=7、8、9和16）的合成和单晶数据（Syntheses and Single-Crystal Data of Homologous Compounds,In2O3(ZnO)m(m=3,4,and 5),InGaO3(ZnO)3,and Ga2O3(ZnO)m(m=7,8,9,and 16)in theIn2O3-ZnGa2O4-ZnO System）”，固体化学杂志，1995年，第116卷，第170-178页
[非专利文献4]M.Nakamura、N.Kimizuka、T.Mohri和M.Isobe，“新的同系化合物、铟锌铁氧化物（InFeO3(ZnO)m）（m：自然数）、以及相关化合物的合成和晶体结构（Syntheses and crystal structures of new homologouscompounds,indium iron zinc oxides(InFeO3(ZnO)m)(m:natural number)andrelated compounds）”，KOTAIBUTSURI （固体物理学），1993年，第28卷，第5期，第317-327页
[非专利文献5]K.Nomura、H.Ohta、K.Ueda、T.Kamiya、M.Hirano和H.Hosono，“在单晶透明氧化物半导体中制造的薄膜晶体管（Thin-filmtransistor fabricated in single-crystalline transparent oxide semiconductor）”，科学，2003年，第300卷，第1269-1272页
[非专利文献6]K.Nomura、H.Ohta、K.Ueda、T.Kamiya、M.Hirano和H.Hosono，“使用非晶氧化物半导体进行的透明柔性薄膜晶体管的室温制造（Room-temperature fabrication of transparent flexible thin-film transistors usingamorphous oxide semiconductors）”，自然，2004年，第432卷，第488-492页
发明内容
包含如上所述的氧化物半导体的这种晶体管的特性与包含常规的硅的晶体管的特性极大地不同。因此，有可能通过利用这些晶体管之间的特性差异来提出新颖的半导体器件。在此情况下，由于包含氧化物半导体的晶体管、以及包含硅的晶体管组合使用，因此包含氧化物半导体的晶体管的电极、以及包含硅的晶体管的电极具有预定连接关系。
一般而言，采用诸如小型化晶体管或增加半导体器件的集成度之类的方法来实现半导体器件的操作速度的增加、半导体器件的功耗的降低、半导体器件的价格的降低等。与只使用包含相同材料的晶体管相比，使用包含不同材料的晶体管的组合在增加集成度方面是不利的，因为其连接关系趋于复杂。
由此，所公开发明的一个实施例的目的在于，提供具有包括具有不同特性的半导体元件的组合且能够实现更高集成度的新颖结构的半导体器件。
根据所公开发明的半导体器件具有其中包含第一半导体材料（例如，除氧化物半导体材料以外的材料（诸如硅））的晶体管的栅电极与包含第二半导体材料（例如，氧化物半导体材料等）的晶体管的源电极或漏电极组合的结构。更具体结构的示例如下。
所公开发明的一个实施例是半导体器件，该半导体器件包括：第一晶体管，该第一晶体管包括包含第一半导体材料的第一沟道形成区、其间夹有第一沟道形成区的杂质区、第一沟道形成区上的第一栅绝缘层、第一栅绝缘层上的第一栅电极、以及电连接到杂质区的第一源电极和第一漏电极；以及第二晶体管，该第二晶体管包括第二源电极和第二漏电极中与第一栅电极组合的一个、第二源电极和第二漏电极中与第一栅电极分开的另一个、包含第二半导体材料且电连接到第二源电极和第二漏电极的第二沟道形成区、第二沟道形成区上的第二栅绝缘层、以及第二栅绝缘层上的第二栅电极。
所公开发明的一个实施例是半导体器件，该半导体器件包括：第一晶体管，该第一晶体管包括包含第一半导体材料的第一沟道形成区、其间夹有第一沟道形成区的杂质区、第一沟道形成区上的第一栅绝缘层、第一栅绝缘层上的第一栅电极、以及电连接到杂质区的第一源电极和第一漏电极；第二晶体管，该第二晶体管包括第二源电极和第二漏电极中与第一栅电极组合的一个、第二源电极和第二漏电极中与第一栅电极分开的另一个、包含第二半导体材料且电连接到第二源电极和第二漏电极的第二沟道形成区、第二沟道形成区上的第二栅绝缘层、以及第二栅绝缘层上的第二栅电极；以及电容器，该电容器包括第二源电极和第二漏电极之一、第二栅绝缘层、以及第二栅绝缘层上的电容器电极。
所公开发明的一个实施例是半导体器件，该半导体器件包括：第一晶体管，该第一晶体管包括包含第一半导体材料的第一沟道形成区、其间夹有第一沟道形成区的杂质区、第一沟道形成区上的第一栅绝缘层、第一栅绝缘层上的第一栅电极、以及电连接到杂质区的第一源电极和第一漏电极；第二晶体管，该第二晶体管包括第二源电极和第二漏电极中与第一栅电极组合的一个、第二源电极和第二漏电极中与第一栅电极分开的另一个、包含第二半导体材料且电连接到第二源电极和第二漏电极的第二沟道形成区、第二沟道形成区上的第二栅绝缘层、以及第二栅绝缘层上的第二栅电极；以及电容器，该电容器包括第二源电极和第二漏电极之一、部分地包括第二沟道形成区的氧化物半导体层、第二栅绝缘层、以及第二栅绝缘层上的电容器电极。
在以上实施例中，第一半导体材料可以是与第二半导体材料不同的半导体材料。另外，第二半导体材料可以是氧化物半导体材料。
注意，虽然在以上实施例中晶体管的沟道形成区可使用氧化物半导体材料来形成，但是所公开的发明不限于此。可采用能够实现截止状态电流特性与氧化物半导体材料相当的材料，举例而言诸如碳化硅等宽能隙材料（具体地举例而言能隙Eg大于3eV的半导体材料）。
另外，在以上实施例中，第一晶体管的开关速度可高于第二晶体管的开关速度。此外，第二晶体管的截止状态电流可小于第一晶体管的截止状态电流。
注意，在本说明书等中的诸如“上”或“下”之类的术语不一定是指组件直接置于另一组件上或直接置于另一组件下。例如，表达“栅绝缘层上的栅电极”不排除组件置于栅绝缘层和栅电极之间的情况。此外，诸如“上”和“下”之类的术语只是为了方便描述，并且可包括组件的垂直关系颠倒的情况，除非另外指明。
另外，在本说明书等中的诸如“电极”和“布线”之类的术语不限制组件的功能。例如，“电极”可被用作“布线”的一部分，而“布线”可被用作“电极”的一部分。此外，术语“电极”或“布线”可包括以集成的方式形成多个“电极”或“布线”的情况。
例如，当使用相反极性的晶体管时、或者当在电路操作中改变电流流向时，“源极”和“漏极”的功能有时可彼此互换。因此，在本说明书中，术语“源极”和“漏极”可分别用于指示漏极和源极。
注意，在本说明书等中的术语“电连接”包括组件通过“具有任何电功能的物体”连接的情况。对具有任何电功能的物体没有具体限制，只要可在通过该物体连接的组件之间发射和接收电信号即可。
“具有任何电功能的物体”的示例是诸如晶体管之类的开关元件、电阻器、电感器、电容器和具有各种功能的元件、以及电极和布线。
在所公开发明的结构中，包含除氧化物半导体以外的材料的晶体管的栅电极与包含氧化物半导体的晶体管的源电极或漏电极组合。这使得实现更高集成度更容易，即使是在连接关系复杂的情形中。
另外，这使得实现具有包含氧化物半导体的晶体管的特性（即，极小的截止状态电流（在截止状态中的源极和漏极之间的漏电流））、以及包含除氧化物半导体以外的材料的晶体管的特性（即，足够高速地操作的能力）两者的半导体器件的更高集成度成为可能。
以此方式，所公开的发明提供包括包含除氧化物半导体以外的材料的晶体管、以及包含氧化物半导体的晶体管的组合的新颖半导体器件。
附图简述
图1A-1、1A-2和1B是半导体器件的截面图和平面图。
图2A-1、2A-2和2B是半导体器件的截面图和平面图。
图3A-1、3A-2和3B是半导体器件的截面图和平面图。
图4A至4G是示出半导体器件的制造工艺的截面图。
图5A至5D是示出半导体器件的制造工艺的截面图。
图6A-1和6A-2是半导体器件的电路图。
图7A和7B是半导体器件的电路图。
图8A至8C是半导体器件的电路图。
图9A至9F是各自包括半导体器件的电子设备。
图10是示出包含氧化物半导体的晶体管的特性的曲线图。
图11是用于评估包含氧化物半导体的晶体管的特性的电路图。
图12是用于评估包含氧化物半导体的晶体管的特性的时序图。
图13是示出包含氧化物半导体的晶体管的特性的曲线图。
图14是示出包含氧化物半导体的晶体管的特性的曲线图。
图15是示出存储器窗宽度的测试结果的曲线图。
用于实现本发明的最佳模式
以下将参考附图描述本发明的各个实施例的示例。注意，本发明不限于以下描述，并且本领域技术人员将容易理解，可以各种方式修改本发明的模式和细节而不背离本发明的精神与范围。因此，本发明不应被解释为限于以下诸实施例的描述。
注意，为了容易理解起见，附图等所示的每一组件的位置、尺寸、范围等在一些情况下未准确地表示。因此，所公开的发明不一定限于如附图等所公开的位置、尺寸、范围等。
注意，为了避免组件之间的混淆使用诸如本说明书中的“第一”、“第二”和“第三”的序数，而这些术语并不在数值上限制组件。
（实施例1）
在本实施例中，将参考图1A-1、1A-2和1B、图2A-1、2A-2和2B、图3A-1、3A-2和3B、图4A至4G、以及图5A至5D来描述根据所公开发明的一个实施例的半导体器件的结构和制造方法。
<半导体器件的结构>
图1A-1、1A-2和1B示出半导体器件的结构的示例。图1A-1和图1A-2是半导体器件的截面图，而图1B是半导体器件的平面图。在此，图1A-1对应于沿图1B中的线A1-A2和线B1-B2的截面。在此省略对应于图1A-2的平面图，因为其除部分结构以外与图1B类似。
图1A-1、1A-2和1B所示的半导体器件包括包含除氧化物半导体以外的材料的晶体管160、以及包含氧化物半导体的晶体管162，并且晶体管160的栅电极与晶体管162的源电极或漏电极组合。半导体器件还包括电连接到晶体管160的栅电极（还用作晶体管162的源电极或漏电极）的电容器164。包含除氧化物半导体以外的材料的晶体管可容易地以高速操作。另一方面，包含氧化物半导体的晶体管因其特性可将电荷保持较长时间。具体而言，通过采用根据所公开发明的结构，可容易实现高集成度。另外，可简化制造工艺。
虽然以下所述的所有晶体管都是n沟道晶体管，但是毋庸赘言可使用p沟道晶体管。由于所公开发明的技术本质是在晶体管162中使用氧化物半导体以使能够存储数据，因此不必将半导体器件的具体结构限于此处所述的结构。
图1A-1、1A-2和1B中的晶体管160包括设置在包含半导体材料（诸如，硅）的衬底100中的沟道形成区116、设置成其间夹有沟道形成区116的杂质区114和高浓度杂质区120（这些区域可简单地统称为杂质区）、设置在沟道形成区116上的栅绝缘层108、设置在栅绝缘层108上的栅电极110a、以及电连接到杂质区的源电极或漏电极152a和源电极或漏电极152b。
在此，侧壁绝缘层118设置在栅电极110a的侧面上。当从垂直于衬底表面的方向看时，高浓度杂质区120设置在衬底100的不与侧壁绝缘层118重叠的区域中。金属化合物区124被设置成与高浓度杂质区120接触。元件隔离绝缘层106设置在衬底100上以包围晶体管160。源电极或漏电极152a、以及源电极或漏电极152b通过在晶体管162的栅绝缘层146和层间绝缘层150中形成的开口电连接到金属化合物区124。换句话说，源电极或漏电极152a、以及源电极或漏电极152b通过金属化合物区124电连接到高浓度杂质区120和杂质区114。注意，在一些情况下，为了实现晶体管160等的更高集成度，不形成侧壁绝缘层118。另外，在一些情况下，层间绝缘层被设置成覆盖晶体管160的上部。
图1A-1、1A-2和1B中的晶体管162包括晶体管160的栅电极110a（或一部分）作为组件。栅电极110a用作晶体管162中的源电极和漏电极之一。换句话说，晶体管160的栅电极与晶体管162的源电极和漏电极之一组合。
晶体管162还包括源电极或漏电极110b。另外，包括沟道形成区的氧化物半导体层114电连接到栅电极110a、以及源电极或漏电极110b。换句话说，晶体管162的源电极和漏电极电连接到晶体管162的沟道形成区。
另外，晶体管162包括在包括沟道形成区的氧化物半导体层144上的栅绝缘层162、以及栅绝缘层146上的栅电极148a。注意，层间绝缘层可被设置成覆盖晶体管162的上部。
在此，氧化物半导体层144优选为通过充分地去除诸如氢之类的杂质、或者通过充分地供氧来提纯的氧化物半导体层。具体地，氧化物半导体层144的氢浓度小于或等于5×1019原子/cm3、优选小于或等于5×1018原子/cm3、更优选小于或等于5×1017原子/cm3。注意，氧化物半导体层144的以上氢浓度通过二次离子质谱法（SIMS）来测量。其中氢减小到足够低的浓度且通过如上所述充分地供氧来减少因缺氧引起的能隙中的缺陷状态的氧化物半导体层144的载流子浓度小于1×1012/cm3、优选小于1×1011/cm3、更优选小于1.45×1010/cm3。例如，室温下的截止状态电流（在此，每单位沟道宽度（1μm））小于或等于100zA/μm（1zA（仄普托（zepto）安培）为1×10-21A）、优选小于或等于10zA/μm。可通过使用这种i型（本征）氧化物半导体来获取具有优良截止状态电流特性的晶体管162。
注意，虽然在本实施例中晶体管162的沟道形成区包含氧化物半导体，但是所公开发明的实施例不限于此。可采用能够实现的截止状态电流特性与氧化物半导体材料相当的材料，举例而言诸如碳化硅之类的宽能隙材料（Eg>3eV）。
图1A-1、1A-2和1B中的电容器164至少包括栅电极110a、栅绝缘层146、以及电极148b。换句话说，栅电极110a用作电容器164的一个电极，而电极148b用作电容器164的另一电极。
注意，图1A-1和图1A-2之间的差异在于，电容器164是否包括氧化物半导体层144作为组件。在如图1A-1所示电容器164包括氧化物半导体层144的情况下，可抑制由栅绝缘层146的厚度减小引起的电容器164的故障。换句话说，可改进半导体器件的产量。另一方面，在如图1A-2所示电容器164不包括氧化物半导体层144的情况下，电容与电容器164包括氧化物半导体层144的情况相比可增大。
注意，在晶体管162和电容器164中，每一电极优选具有楔形端部。例如，楔角为30°至60°。注意，“楔角”是指当从垂直于其截面（垂直于衬底表面的平面）的方向观察时由具有楔形的层（例如，栅电极148a）的侧面和底面构成的角。以此方式，当电极具有楔形端部时，可改进层对电极的覆盖率，并且可防止该层断开。
<经修改的示例>
图2A-1、2A-2和2B以及图3A-1、3A-2和3B示出半导体器件的经修改的示例。图2A-1和2A-2以及图3A-1和3A-2是半导体器件的截面图，而图2B和图3B是半导体器件的平面图。在此，图2A-1对应于沿图2B中的线A1-A2和线B1-B2的截面。在此省略对应于图2A-2的平面图，因为其除部分结构以外与图2B类似。另外，图3A-1对应于沿图3B中的线A1-A2和线B1-B2的截面。在此省略对应于图3A-2的平面图，因为其除部分结构以外与图3B类似。
图2A-1、2A-2和2B所示的半导体器件与图1A-1、1A-2和1B所示的半导体器件之间的差异在于，是否设置侧壁绝缘层118。即，图2A-1、2A-2和2B中的半导体器件不包括侧壁绝缘层。另外，由于不设置侧壁绝缘层，因此不形成杂质区114。由此，在不设置侧壁绝缘层的情况下，与设置侧壁绝缘层的情况相比可更容易地实现更高集成度。另外，与设置侧壁绝缘层的情况相比，可更加地简化制造工艺。
注意，图2A-1和图2A-2之间的差异在于，电容器164是否包括氧化物半导体层144作为组件。效果等类似于图1A-2的情况。
图3A-1、3A-2和3B所示的半导体器件与图1A-1、1A-2和1B所示的半导体器件之间的差异在于，是否设置侧壁绝缘层118。即，图3A-1、3A-2和3B中的半导体器件不包括侧壁绝缘层。另外，由于不设置侧壁绝缘层，因此不形成杂质区114。
此外，图3A-1、3A-2和3B所示的半导体器件与图2A-1、2A-2和2B所示的半导体器件之间的差异在于，是否设置源电极或漏电极152a、以及源电极或漏电极152b。换句话说，在图3A-1、3A-2和3B所示的半导体器件中，晶体管160的源区（或源电极）与相邻晶体管的漏区（或漏电极）组合；由此，并非每一晶体管都设置有源电极和漏电极。注意，两端的晶体管160设置有与源电极或漏电极152a、以及源电极或漏电极152b相对应的电极。
在不设置侧壁绝缘层且如上所述省略一些源电极和漏电极的情况下，与设置这些组件的情况相比，可更容易地实现更高集成度。另外，与设置这些组件的情况相比，可更加地简化制造工艺。
注意，图3A-1和图3A-2之间的差异在于，电容器164是否包括氧化物半导体层144作为组件。效果等类似于图1A-2的情况。
<半导体器件的制造方法>
接着，将描述与图1A-1、1A-2和1B相对应的半导体器件的制造方法。首先，以下将参考图4A至4G描述第一晶体管（晶体管160）的制造方法；然后，将参考图5A至5D描述第二晶体管（晶体管162）和电容器（电容器164）的制造方法。
<第一晶体管的制造方法>
首先，将参考图4A至4G描述作为第一晶体管的晶体管160的制造方法。注意，晶体管160的制造工艺主要在图4A至4G中示出，其中省略沿线B1-B2的截面。
首先，制备包含半导体材料的衬底100（参见图4A）。可使用硅、碳化硅等的单晶半导体衬底或多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等作为包含半导体材料的衬底100。在此，描述使用单晶硅衬底作为包含半导体材料的衬底100的情况的示例。注意，术语“SOI衬底”一般是指其中硅半导体层设置在绝缘表面上的衬底。在本说明书等中，术语“SOI衬底”还指其中包含除硅以外材料的半导体层设置在绝缘表面上的衬底。即，“SOI衬底”中所包括的半导体层不限于硅半导体层。此外，SOI衬底可以是具有其中半导体层隔着绝缘层设置在绝缘衬底（诸如玻璃衬底）上的结构的衬底。
在衬底100上形成用作用于形成元件隔离绝缘层的掩模的保护层102（参见图4A）。例如，可使用利用诸如氧化硅、氮化硅、或氧氮化硅之类的材料形成的绝缘层作为保护层102。注意，在该步骤之前或之后，可将赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素添加到衬底100以控制晶体管的阈值电压。当衬底100中所包含的半导体材料是硅时，可使用磷、砷等作为赋予n型导电性的杂质。可使用硼、铝、镓等作为赋予p型导电性的杂质。
接着，通过使用保护层102作为掩模的蚀刻来去除衬底100在未用保护层102覆盖的区域（即，露出区域）中的部分。由此，形成与其他半导体区隔离的半导体区104（参见图4B）。作为蚀刻，优选进行干法蚀刻，但是可进行湿法蚀刻。可根据要蚀刻的材料来适当地选择蚀刻气体或蚀刻剂。
然后，形成绝缘层以覆盖半导体区104，并且选择性地去除与半导体区104重叠的区域中的绝缘层；由此，形成元件隔离绝缘层106（参见图4B）。使用氧化硅、氮化硅、氧氮化硅等形成该绝缘层。可采用蚀刻处理、抛光处理（诸如CMP）等中的任一种作为用于去除绝缘层的方法。注意，在形成半导体区104之后或者在形成元件隔离绝缘层106之后，去除保护层102。
接着，在半导体区104上形成绝缘层，并且在该绝缘层上形成包含导电材料的层。
该绝缘层随后被处理成栅绝缘层，并且可具有单层结构或叠层结构，该单层结构或叠层结构具有通过CVD法、溅射法等形成的包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪（HfSixOy（x>0，y>0））、添加有氮的硅酸铪（HfSixOy（x>0，y>0））、添加有氮的铝酸铪（HfAlxOy（x>0，y>0））等的膜。替换地，该绝缘层可以通过高密度等离子体处理或热氧化处理来氧化或氮化半导体区104的表面的方式来形成。高密度等离子体处理可使用例如稀有气体（诸如He、Ar、Kr、或Xe）、氧、氧化氮、氨、氮、氢等中的任一种的混合气体来进行。该绝缘层的厚度可以是1nm至100nm、优选例如10nm至50nm。
可使用诸如铝、铜、钛、钽、或钨之类的金属材料来形成包含导电材料的层。可使用半导体材料（诸如多晶硅）来形成包含导电材料的层。对用于形成包含导电材料的层的方法没有具体限制，并且可采用各种膜形成方法，诸如蒸镀法、CVD法、溅射法、或旋涂法。注意，本实施例示出其中使用金属材料来形成包含导电材料的层的情况的示例。
此后，选择性地蚀刻绝缘层以及包含导电材料的层；由此，形成栅绝缘层108和栅电极110a（参见图4C）。注意，此时还形成晶体管162的源电极或漏电极110b。
接着，形成覆盖栅电极110a的绝缘层112（参见图4C）。然后，将磷（P）、砷（As）等添加到半导体区104，由此形成具有浅结深度的杂质区114（参见图4C）。注意，此处添加磷或砷以形成n型晶体管；在形成p型晶体管的情况下，可添加诸如硼（B）或铝（Al）之类的杂质元素。通过形成杂质区114，在栅绝缘层108下的半导体区104中形成沟道形成区116（参见图4C）。在此，可适当地设置所添加杂质的浓度；该浓度优选在半导体元件高度小型化时被设为高。在此采用其中在形成绝缘层112之后形成杂质区114的步骤；替换地，可在形成杂质区114之后形成绝缘层112。
接着，形成侧壁绝缘层118（参见图4D）。形成绝缘层以覆盖绝缘层112，并且随后进行高度各向异性蚀刻，由此可以自对准方式形成侧壁绝缘层118。此时，优选部分地蚀刻绝缘层112，以露出栅电极110a的顶面和杂质区114的顶面。注意，在一些情况下，为了实现更高集成度，不形成侧壁绝缘层118。
接着，形成绝缘层以覆盖栅电极110a、杂质区114、侧壁绝缘层118等。然后，磷（P）、砷（As）等被添加到与杂质区114接触的区域，由此形成高浓度杂质区120（参见图4E）。此后，去除该绝缘层，并且形成金属层122以覆盖栅电极110a、侧壁绝缘层118、高浓度杂质区120等（参见图4E）。金属层122可通过各种膜形成方法（诸如真空蒸镀法、溅射法、以及旋涂法）来形成。金属层122优选使用通过与半导体区104中所包含的半导体材料反应形成低电阻金属化合物的金属材料来形成。这些金属材料的示例包括钛、钽、钨、镍、钴、铂等。
接着，进行热处理以使金属层122与半导体材料反应。由此，形成与高浓度杂质区120接触的金属化合物区124（参见图4F）。注意，当使用多晶硅等来形成栅电极110a时，同样在栅电极110a与金属层122接触的部分中形成金属化合物区。
例如，可采用闪光灯的照射来作为热处理。虽然毋庸赘言可使用另一种热处理方法，但是优选使用可在极短时间内实现热处理的方法来改进用于形成金属化合物的化学反应的可控性。注意，金属化合物区通过金属材料和半导体材料反应而形成，并且具有足够高的导电性。形成金属化合物区可准确地减小电阻，并且改进元件特性。注意，在形成金属化合物区124之后去除金属层122。
通过以上步骤，通过使用包含半导体材料的衬底100来形成晶体管160（参见图4G）。虽然在图4G所示的阶段未形成与源电极和漏电极相对应的电极，但是为了方便起见该状态中的结构被称为晶体管160。
<第二晶体管和电容器的制造方法>
接着，将参考图5A至5D描述晶体管162和电容器164的制造方法。
首先，氧化物半导体层142被形成为与还作为晶体管162的一部分的栅电极110a、以及源电极或漏电极110b接触（参见图5A）。
氧化物半导体层142可使用以下氧化物半导体中的任一种来形成：诸如In-Sn-Ga-Zn-O基氧化物半导体之类的四组分金属氧化物；诸如In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体、或Sn-Al-Zn-O基氧化物半导体之类的三组分金属氧化物；诸如In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体、以及In-Mg-O基氧化物半导体之类的二组分金属氧化物；In-O基氧化物半导体；Sn-O基氧化物半导体；以及Zn-O基氧化物半导体。
具体而言，当没有电场并且由此截止态电流可充分地减小时，In-Ga-Zn-O基氧化物半导体材料具有足够高的电阻。另外，In-Ga-Zn-O基氧化物半导体材料还具有高场效应迁移率，适合用于半导体器件中的半导体材料。
给出用InGaO3(ZnO)m（m>0）表示的氧化物半导体材料作为In-Ga-Zn-O基氧化物半导体材料的典型示例。使用M代替Ga，存在由InMO3(ZnO)m（m>0）表示的氧化物半导体材料。在此，M表示从镓（Ga）、铝（Al）、铁（Fe）、镍（Ni）、锰（Mn）、钴（Co）等选择的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意，上述组合物从氧化物半导体材料可具有的晶体结构中导出，并且只是示例。
作为用于通过溅射法形成氧化物半导体层142的靶，优选使用组分比为In:Ga:Zn=1:x:y（x大于或等于0，而y大于或等于0.5且小于或等于5）的靶。例如，可使用组分比为In:Ga:Zn=1:1:1[原子比]（x=1，y=1）（即，In2O3:Ga2O3:ZnO=1:1:2[摩尔比]）等的靶。另外，还可使用组分比为In:Ga:Zn=1:1:0.5[原子比]（x=1，y=0.5）的靶、组分比为In:Ga:Zn=1:1:2[原子比]（x=1，y=2）的靶、或者组分比为In:Ga:Zn=1:0:1[原子比]（x=0，y=1）的靶。
在本实施例中，通过用使用In-Ga-Zn-O基金属氧化物靶的溅射法来形成具有非晶结构的氧化物半导体层142。
氧化物半导体靶中的金属氧化物的相对密度大于或等于80％、优选大于或等于95%、并且更优选大于或等于99.9％。使用具有相对较高密度的金属氧化物靶有可能形成具有致密结构的氧化物半导体层142。
其中形成氧化物半导体层142的气氛优选为稀有气体（通常是氩气）气氛、氧气气氛、或者稀有气体（通常是氩气）和氧气的混合气氛。具体地，优选使用例如将诸如氢、水、羟基、或氢化物之类的杂质去除到小于或等于1ppm（优选小于或等于10ppb）的浓度的高纯度气体气氛。
在形成氧化物半导体层142时，例如，将要处理的物体保持在维持于降低压力下的处理室中，并且将要处理的物体加热到高于或等于100°C且低于550°C、优选高于或等于200°C且低于或等于400°C的温度。替换地，在形成氧化物半导体层142时要处理的物体的温度可以是室温。然后，去除处理室中的水分，引入去除了氢、水等的溅射气体，并且使用上述靶；由此，形成氧化物半导体层142。通过在加热要处理的物体的同时形成氧化物半导体层142，可减少氧化物半导体层142中的杂质。此外，可减少因溅射造成的损坏。为了去除处理室中的水分，优选使用截留真空泵。例如，可使用低温泵、离子泵、钛升华泵等。可使用设置有冷阱的涡轮泵。由于可从用低温泵等排空的处理室中去除氢、水等，因此，可降低氧化物半导体层142中的杂质浓度。
例如，用于形成氧化物半导体层142的条件可设置如下：要处理的物体和靶之间的距离为170mm；压强为0.4Pa；直流（DC）电源为0.5kW；并且气氛是氧气（100%的氧气）气氛、氩气（100%的氩气）气氛、或者包括氧气和氩气的混合气氛。注意，优选使用脉冲直流（DC）电源，因为可减少灰尘（在成膜时形成的粉末或片状物质）并且膜厚可以是均匀的。氧化物半导体层142的厚度被设为在1nm至50nm、优选1nm至30nm、更优选1nm至10nm的范围内。使用这种厚度的氧化物半导体层142有可能抑制由小型化引起的短沟道效应。注意，氧化物半导体层142的适当厚度根据要使用的氧化物半导体材料、半导体器件的预期用途等而不同；因此，该厚度可根据材料、预期用途等适当地确定。
注意，在通过溅射法形成氧化物半导体层142之前，优选进行其中用所引入的氩气生成等离子体的反溅射，从而去除附着到形成表面（例如，元件隔离绝缘层106的表面）的材料。在此，不同于离子与溅射靶碰撞的正常溅射，反溅射是离子与要处理的表面碰撞以使该表面改性的方法。用于使离子与要处理的表面碰撞的方法的示例是在氩气气氛中向表面侧施加高频电压从而在要处理的物体附近生成等离子体的方法。注意，可使用氮气、氦气、氧气等气氛来代替氩气气氛。
接着，在氧化物半导体层142上形成掩模，并且通过使用掩模的蚀刻来处理氧化物半导体层142；由此，形成氧化物半导体层144。此后，形成栅绝缘层146与氧化物半导体层144接触（参见图5B）。虽然在此描述了处理氧化物半导体层142的情况，但是存在使用氧化物半导体层142而不图案化的情况。
可采用干法蚀刻或湿法蚀刻作为用于蚀刻氧化物半导体层142的方法。毋庸赘言，干法蚀刻和湿法蚀刻可组合使用。蚀刻条件（例如，蚀刻气体或蚀刻剂、蚀刻时间、以及温度）根据材料适当地设置，从而可将氧化物半导体层蚀刻成期望形状。
可用于干法蚀刻的蚀刻气体的示例是含氯气体（诸如氯气（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）、或四氯化碳（CCl4）之类的氯基气体）。另外，可使用含氟气体（诸如四氟化碳（CF4）、六氟化硫（SF6）、三氟化氮（NF3）、或三氟甲烷（CHF3）之类的氟基气体）、溴化氢（HBr）、氧气（O2）、添加有诸如氦（He）或氩（Ar）之类的稀有气体的这些气体中的任一种等。
可使用平行板反应离子蚀刻（RIE）法、感应耦合等离子体（ICP）蚀刻法等作为干法蚀刻。为了将该层蚀刻成期望形状，适当地设置蚀刻条件（例如，施加到线圈状（coiled）电极的电功率量、施加到衬底侧上的电极的电功率量、以及衬底侧上的电极温度）。
可使用磷酸、醋酸、以及硝酸的混合溶液、氨双氧水混合物（31wt％的双氧水溶液：28wt％的氨溶液：水=5:2:2）等作为可用于湿法蚀刻的蚀刻剂。还可使用诸如ITO-07N（由KANTO化学公司（KANTO CHEMICAL CO.,INC.）生产）之类的蚀刻剂。
注意，氧化物半导体层144优选通过蚀刻成具有楔形端部来形成。在此，楔角优选为例如30°至60°。注意，“楔角”是指当从垂直于其截面（垂直于基板表面的平面）的方向观察时由具有楔形的层（例如，氧化物半导体层144）的侧面和底面构成的角。当氧化物半导体层144通过蚀刻成具有楔形端部来形成时，可改进栅绝缘层对氧化物半导体层144的覆盖，并且可防止栅绝缘层等断开。
此后，优选在氧化物半导体层144上进行热处理（第一热处理）。通过第一热处理，可去除氧化物半导体层144中的过量氢（包括水或羟基），可对氧化物半导体层的结构排序，并且可减少能隙中的缺陷状态。例如，第一热处理的温度可被设为高于或等于300°C且低于550°C、或者高于或等于400°C且低于或等于500°C。
例如，在要处理的物体被引入包括电阻加热器等的电炉之后，可在氮气气氛中在450°C下进行热处理达1小时。氧化物半导体层144在热处理期间不暴露给空气，从而可防止水或氢进入。
热处理装置不限于电炉，并且可以是用于通过来自诸如经加热气体之类的介质的热辐射或热传导对要处理的物体加热的装置。例如，可使用诸如气体快速热退火（GRTA）装置或灯快速热退火（LRTA）装置之类的快速热退火（RTA）装置。LRTA装置是用于通过从诸如卤素灯、卤化金属灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光（电磁波）辐射来对要处理的物体加热的装置。GRTA装置是用于使用高温气体来进行热处理的装置。可使用不与要通过热处理处理的物体反应的惰性气体（例如，氮气、或者诸如氩气之类的稀有气体）作为该气体。
例如，作为第一热处理，GRTA处理可如下地进行。将要处理的物体放入经加热的惰性气体气氛中，加热几分钟，并从惰性气体气氛中取出。GRTA处理实现短时间的高温热处理。此外，即使在温度超过要处理的物体的温度上限时也可采用GRTA处理。注意，在该处理期间，惰性气体可切换到含氧气体。这是因为由缺氧引起的能隙中的缺陷状态可通过在含氧的气氛中进行第一热处理来减少。
注意，作为惰性气体气氛，优选使用包含氮气或稀有气体（例如，氦气、氖气、或氩气）作为其主要组分、并且不包含水、氢等的气氛。例如，引入热处理装置的氮气、或者诸如氦气、氖气或氩气之类的稀有气体的纯度被设为大于或等于6N（99.9999％）、优选大于或等于7N（99.99999％）（即，杂质浓度小于或等于为1ppm、优选小于或等于0.1ppm）。
在任何情况下，通过使用氧化物半导体层144来获取具有极优良特性的晶体管，该氧化物半导体层144作为通过第一热处理减少杂质而获取的i型（本征）或基本i型的氧化物半导体层。
以上热处理（第一热处理）因为具有去除氢、水等的效果，因此也可被称为脱水处理、脱氢处理等。脱水处理或脱氢处理可在形成氧化物半导体层之后、在形成栅绝缘层之后、或者在形成栅电极层之后进行。这种脱水处理或脱氢处理可进行一次或多次。
栅绝缘层146可通过CVD法、溅射法等形成。栅绝缘层146优选被形成为包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪（HfSixOy（x>0，y>0））、添加有氮的硅酸铪（HfSixOy（x>0，y>0））、添加有氮的铝酸铪（HfAlxOy（x>0，y>0））等。栅绝缘层146可具有单层结构或叠层结构。对栅绝缘层146的厚度没有具体限制；该厚度优选为小以确保晶体管在小型化半导体器件时的操作。例如，在使用氧化硅的情况下，该厚度可以是1nm至100nm、优选10nm至50nm。
当如上所述栅绝缘层为薄时，因隧道效应等引起的栅泄漏成为问题。为了解决栅泄漏的问题，栅绝缘层146可使用诸如氧化铪、氧化钽、氧化钇、硅酸铪（HfSixOy（x>0，y>0））、添加有氮的硅酸铪（HfSixOy（x>0，y>0））、添加有氮的铝酸铪（HfAlxOy（x>0，y>0））之类的高介电常数（高k）材料来形成。高k材料用于栅绝缘层146有可能增加厚度以抑制栅泄漏并确保电性质。注意，还可采用包含高k材料的膜、以及包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等中的任一种的膜的叠层结构。
在形成栅绝缘层146之后，优选在惰性气体气氛或氧气气氛中进行第二热处理。该热处理的温度被设为在200°C至450°C、优选250°C至350°C的范围内。例如，可在氮气气氛中在250°C下进行热处理达1小时。通过第二热处理，可减少晶体管的电特性的变化。在栅绝缘层146含氧的情况下，可向氧化物半导体层144供氧，并且可填充氧化物半导体层144中的氧空位；由此，也可形成i型（本征）或基本i型的氧化物半导体层。
注意，在本实施例中，第二热处理在形成栅绝缘层146之后进行；对第二热处理的时序没有具体限制。例如，第二热处理可在形成栅电极之后进行。替换地，第一热处理和第二热处理可连续地进行，或者第一热处理的次数可为第二热处理的两倍，或者第二热处理的次数可为第一热处理的两倍。
接着，在栅绝缘层146上，在与氧化物半导体层144重叠的区域中形成栅电极148a，并且在与栅电极110a重叠的区域中形成电极148b（电容器电极）（参见图5C）。栅电极148a和电极148b可通过形成导电层以覆盖栅绝缘层146并且随后选择性地蚀刻该导电层来形成。
将成为栅电极148a和电极148b等的导电层可通过诸如溅射法之类的PVD法、或者诸如等离子体CVD法之类的CVD法来形成。可使用从铝、铬、铜、钽、钛、钼、以及钨中选择的元素，包含这些元素中的任一种作为组分的合金等作为导电层的材料。可使用包含锰、镁、锆、以及铍中的任一种、或者这些元素中的多种元素的组合的材料。替换地，可使用包含铝、以及从钛、钽、钨、钼、铬、钕和钪中选择的元素、或者这些元素中的多种元素的组合的材料。
导电层可具有单层结构、或者包含两层或更多层的叠层结构。例如，导电层可具有钛膜或氮化钛膜的单层结构、含硅的铝膜的单层结构、钛膜层叠在铝膜上的双层结构、钛膜层叠在氮化钛膜上的双层结构、或者钛膜、铝膜和钛膜依次层叠的三层结构等。注意，具有钛膜或氮化钛膜的单层结构的导电层的优点在于，可容易将其处理成具有楔形的电极。
该导电层可使用导电金属氧化物来形成。可使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟-氧化锡合金（In2O3-SnO2，在一些情况下缩写为ITO）、氧化铟-氧化锌合金（In2O3-ZnO）、或者包含硅或氧化硅的这些金属氧化物材料中的任一种作为导电金属氧化物。
优选蚀刻该导电层，从而各个电极被形成为具有楔形端部。例如，楔角为30°至60°。即使在随后形成另一导电层、绝缘层、半导体层等的情况下，当进行蚀刻以使电极具有楔形端部时，也可改进该层对电极的覆盖，并且可防止该层断开。
此后，层间绝缘层150被形成为覆盖栅电极148a等。在层间绝缘层150和栅绝缘层146中形成开口以达到金属化合物区124。然后，形成连接到金属化合物区124的源电极或漏电极152a、以及源电极或漏电极152b（参见图5D）。
层间绝缘层150可通过CVD法、溅射法等形成。对层间栅绝缘层150的材料没有具体限制；层间绝缘层150优选使用诸如氧化硅、氮化硅、氧氮化硅、或氧化铝之类的材料来形成。层间栅绝缘层150可具有单层结构或叠层结构。注意，层间绝缘层150期望被形成为具有平坦表面。这是因为当层间绝缘层150具有平坦表面时，可在层间绝缘层150上顺利地形成具有在小型化半导体器件等的情况下所必需的多层结构的电极、布线等。注意，可使用诸如化学机械抛光（CMP）之类的方法来使层间绝缘层150平面化。
可采用干法蚀刻或湿法蚀刻作为用于蚀刻层间绝缘层150的方法。毋庸赘言，干法蚀刻和湿法蚀刻可组合使用。蚀刻条件（例如，蚀刻气体或蚀刻剂、蚀刻时间、以及温度）根据材料适当地设置，从而可将层间绝缘层蚀刻成期望形状。
源电极或漏电极152a、以及源电极或漏电极152b可以例如在包括开口的区域中通过PVD法、CVD法等形成导电层，并且随后通过蚀刻、CMP等来去除导电层的一部分的方式形成。具体地，有可能采用例如其中在包括开口的区域中通过PVD法形成钛薄膜且通过CVD法形成氮化钛薄膜、并且随后形成钨膜以嵌入这些开口中的方法。在此，通过PVD法形成的钛膜用来减少在形成有钛膜的表面上形成的氧化物膜（诸如，自然氧化物膜），并且减小与下电极（在此，金属化合物区124）等的接触电阻。在形成钛膜之后形成的氮化钛膜具有用于抑制导电材料扩散的阻挡功能。在形成钛、氮化钛等的阻挡膜之后，可通过镀覆法形成铜膜。
注意，布线等可附加地在形成源电极或漏电极152a之后形成。
通过以上步骤，完成包括用于沟道形成区的经提纯的氧化物半导体层144的晶体管162（参见图5D）。另外，完成电容器164。
图5D所示的晶体管162包括氧化物半导体层144、电连接到包括沟道形成区的氧化物半导体层144的栅电极110a（对于晶体管162，源电极或漏电极）、源电极或漏电极110b、覆盖这些组件的栅绝缘层146、以及栅绝缘层146上的栅电极148a。电容器164包括栅电极110a（对于晶体管162，源电极或漏电极）、氧化物半导体层144、栅绝缘层146、以及栅绝缘层146上的电极148b。
在本实施例中所述的晶体管162中，氧化物半导体层144被提纯并且由此包含浓度小于或等于5×1019原子/cm3、优选小于或等于5×1018原子/cm3、更优选小于或等于5×1017原子/cm3的氢。另外，氧化物半导体层144的载流子密度例如小于1×1012/cm3、优选小于1.45×1010/cm3，其充分低于一般硅晶片的载流子密度（约1×1014/cm3）。因此，截止状态电流足够小。例如，室温下晶体管162的截止状态电流（在此，每单位沟道宽度（1μm））小于或等于100zA/m（1zA（仄普托安培（zeptoampere））为1×10-21A）、优选小于或等于或者10zA/μm。
以此方式，通过使用被提纯且本征的氧化物半导体层144，可充分地减小该晶体管的截止状态电流。另外，通过使用这种晶体管，可获取具有新颖特性（例如，长期存储器保持特性）的半导体器件。
另外，通过其中包含除氧化物半导体以外的材料的晶体管的栅电极与包含氧化物半导体的晶体管的源电极或漏电极组合的结构，即使在连接关系复杂的情形中也可容易实现更高集成度。
本实施例中所述的结构、方法等可与其他实施例中所述的任一结构、方法等适当地组合。
（实施例2）
在本实施例中，将描述根据以上实施例的半导体器件的具体结构示例和操作。注意，在以下提及的一些电路图中，“OS”可写在晶体管旁边以指示该晶体管包含氧化物半导体。
在图6A-1所示的半导体器件中，第一布线（第一条线，也称为源极线）电连接到晶体管160的源电极。第二布线（第二条线，也称为位线）电连接到晶体管160的漏电极。第三布线（第三条线，也称为第一信号线）电连接到晶体管162的源电极和漏电极中的另一个。第四布线（第四条线，也称为第二信号线）电连接到晶体管162的栅电极。此外，晶体管162的源电极和漏电极之一、以及晶体管160的栅电极电连接到电容器164的一个电极。第五布线（第五条线，也称为字线）电连接到电容器164的另一电极。
在此，包含氧化物半导体的晶体管被用作晶体管162。包含氧化物半导体的晶体管具有相当小的截止状态电流的特性。为此，通过使晶体管162截止，晶体管160的栅电极的电位可保持极长的时间。通过提供电容器164，可更容易地进行施加到晶体管160的栅电极的电荷的保持、以及所保持数据的读取。
图6A-1中的半导体器件利用可保持晶体管160的栅电极的电位的特性，并且由此可如下地写入、保持和读取数据。
首先，将描述数据的写入和保持。首先，第四布线的电位被设为使晶体管162导通的电位，从而晶体管162导通。因此，向晶体管160的栅电极和电容器164供应第三布线的电位。即，向晶体管160的栅电极施加预定电荷（写入）。在此，施加提供不同电位电平的两种电荷（在下文中称为低电平电荷和高电平电荷）之一。此后，第四布线的电位被设为使晶体管162截止的电位，从而晶体管162截止。由此，保持向晶体管160的栅电极施加的电荷（保持）。
由于晶体管162的截止状态电流相当地小，因此晶体管160的栅电极的电荷保持较长时间。
接着，将描述数据的读取。通过向第五布线供应适当电位（读取电位）、而向第一布线供应预定电位（恒定电位），第二布线的电位根据保持在晶体管160的栅电极的电荷量而变化。这是因为一般当晶体管160是n沟道晶体管时，向晶体管160的栅电极施加高电平电荷的情况下的视在阈值电压Vth_H低于向晶体管160的栅电极施加低电平电荷的情况下的视在阈值电压Vth_L。在此，视在阈值电压是指需要使晶体管160导通的第五布线的电位。由此，第五布线的电位被设为在Vth_H和Vth_L之间的中间电位V0，由此可确定向晶体管160的栅电极施加的电荷。例如，在写入时施加高电平电荷的情况下，当第五布线的电位被设为V0（>Vth_H）时，晶体管160导通。在写入时施加低电平电荷的情况下，甚至当第五布线的电位被设为V0（<Vth_L）时，晶体管160保持截止。因此，可通过测量第二布线的电位来读取所保持的数据。
注意，在未读出数据的情况下，可向第五布线供应不管栅电极的状态如何都使晶体管160截止的电位（即，低于Vth_H的电位）。替换地，可向第五布线供应不管栅电极的状态如何都使晶体管160导通的电位（即，高于Vth_L的电位）。
接着，将描述数据的重写。数据的重写以类似于数据的写入和保持的方式进行。即，第四布线的电位被设为使晶体管162导通的电位，从而晶体管162导通。因此，向晶体管160的栅电极和电容器164供应第三布线的电位（新数据的电位）。此后，第四布线的电位被设为使晶体管162截止的电位，从而晶体管162截止。因此，向晶体管160的栅电极施加新数据的电荷。
在根据所公开发明的半导体器件中，可通过如上所述的另一数据写入来直接重写数据。因此，通过使用闪存等所需的高电压从浮动栅提取电荷不是必需的，并且由此可抑制因擦除操作引起操作速度的降低。换句话说，可实现半导体器件的高速操作。
注意，晶体管162的源电极或漏电极电连接到晶体管160的栅电极，并且因此具有类似于用于非易失性存储元件的浮动栅晶体管的浮动栅的功能。因此，在一些情况下，在附图中，晶体管162的源电极或漏电极电连接到晶体管160的栅电极的部分被称为浮动栅部分FG。当晶体管162截止时，浮动栅部分FG可被视为嵌入绝缘体，并且由此电荷保持在浮动栅部分FG中。包含氧化物半导体的晶体管162的截止状态电流小于或等于包含硅半导体等的晶体管的截止状态电流的十万分之一；由此，因晶体管162的泄漏造成的浮动栅部分FG中所累积电荷的丢失是可忽略的。即，通过包含氧化物半导体的晶体管162，可实现在不供电情况下可保持数据的非易失性存储器件。
例如，当在室温下晶体管162的截止状态电流小于或等于10zA（1zA(zeptoampere)为1×10-21A）、且电容器164的电容约为10fF时，数据可保持104秒或更长。毋庸赘言，保持时间取决于晶体管特性和电容。
此外，在此情况下，已成为常规浮动栅晶体管的问题的栅绝缘膜（隧道绝缘膜）劣化问题不存在。即，可解决作为常规问题的因电子注入浮动栅而引起的栅绝缘膜的劣化的问题。这意味着，原则上对写入的次数没有限制。此外，常规浮动栅晶体管中写入或擦除所需的高电压也是不必要的。
图6A-1中的半导体器件中的组件（诸如晶体管）可被视为包括如图6A-2所示的电阻器和电容器。即，在图6A-2中，晶体管160和电容器164各自被视为包括电阻器和电容器。R1和C1分别指示电容器164的电阻和电容。电阻R1对应于电容器164中所包括的绝缘层的电阻。R2和C2分别表示电容器160的电阻和电容。电阻R2对应于在晶体管160导通时栅绝缘层的电阻。电容C2对应于所谓的栅极电容（在栅电极与源电极或漏电极之间形成的电容、以及在栅电极与沟道形成区之间形成的电容）。
在晶体管162的栅泄漏足够小、并且R1和R2满足R1≥ROS和R2≥ROS（其中ROS是在晶体管162截止的情况下源电极和漏电极之间的电阻（也称为有效电阻））的条件下，电荷保持周期（也称为数据保持周期）主要由晶体管162的截止状态电流确定。
另一方面，在不满足这些条件的情况下，即使晶体管162的截止状态电流足够小，也难以确保足够的保持周期。这是因为晶体管162的除截止状态电流以外的漏电流（例如，在源电极和栅电极之间生成的漏电流）大。因此，可以说本实施例中所公开的半导体器件优选满足以上关系。
同时，期望C1和C2满足C1≥C2。这是因为如果C1大，则在浮动栅部分FG的电位由第五布线控制时（例如，在读取时），可抑制第五布线的电位的变化。
当满足以上关系时，可实现更良好的半导体器件。注意，R1和R2取决于晶体管160和晶体管162的栅绝缘层。同样的关系适用于C1和C2。因此，优选适当地设置栅绝缘层的材料、厚度等以满足以上关系。
在本实施例中所述的半导体器件中，浮动栅部分FG具有类似于闪存等的浮动栅晶体管的浮动栅的功能，但是本实施例的浮动栅部分FG具有与闪存等的浮动栅的特征有本质不同的特征。在闪存的情况下，由于向控制栅施加高电压，因此有必要保持单元之间的适当距离以防止控制栅的电位影响相邻单元的浮动栅。这是抑制半导体器件的更高集成度的一个因素。该因素归因于闪存的基本原理，其中隧穿电流通过施加高电场来生成。
此外，由于闪存的以上原理，发生绝缘膜的劣化，并且由此出现限制重写次数（约104至105次）的另一问题。
根据所公开发明的半导体器件通过开关包含氧化物半导体的晶体管来操作，而不使用通过隧穿电流的电荷注入的上述原理。即，与闪存不同，用于电荷注入的高电场是不必要的。因此，不必考虑来自控制栅的高电场对相邻单元的影响，并且这便于更高集成度。
此外，不采用通过隧穿电流的电荷注入，这意味着不存在使存储单元劣化的原因。换句话说，根据所公开发明的半导体器件具有比闪存高的耐久性和可靠性。
另外，根据所公开发明的半导体器件优于闪存的优点还在于，高电场是不必要的，并且大的外围电路（诸如升压电路）是不必要的。
在形成C1的绝缘层的相对电容率εr1与形成C2的绝缘层的相对电容率εr2不同的情况下，在满足2·S2≥S1（期望S2≥S1）时容易满足C1≥C2，其中S1是C1的面积，而S2是C2的面积。具体地，例如，包含诸如氧化铪之类的高k材料的膜、或者包含诸如氧化铪之类的高k材料的膜和包含氧化物半导体的膜的叠层用于C1，以使εr1可被设为大于或等于10、优选大于或等于15，并且氧化硅用于C2以使εr2可被设为3至4。
这些结构的组合进一步实现根据所公开发明的半导体器件的更高集成度。
注意，在以上描述中使用其中电子是多数载流子的n型晶体管（n沟道晶体管）；毋庸赘言，可使用其中空穴是多数载流子的p型晶体管（p沟道晶体管）来代替n型晶体管。
如上所述，根据所公开发明的一个实施例的半导体器件具有非易失性存储单元，其包括其中在截止状态中源极和漏极之间的漏电流（截止状态电流）小的写入晶体管、包含与写入晶体管不同的半导体材料的读取晶体管、以及电容器。
期望写入晶体管的截止状态电流在周围温度（例如，25°C）下小于或等于100zA（1×10-19A）、优选小于或等于10zA（1×10-20A）、更优选小于或等于1zA（1×10-21A）。在一般硅半导体的情况下，难以实现如上所述的这种小的截止状态电流。然而，在通过在适当条件下处理氧化物半导体而获取的晶体管中，可实现小的截止状态电流。因此，优选使用包含氧化物半导体的晶体管作为写入晶体管。
另外，包含氧化物半导体的晶体管具有小亚阈值摆幅（S值），从而即使迁移率相对较低，开关速度也可充分地增加。因此，通过使用该晶体管作为写入晶体管，可使向浮动栅部分FG供应的写入脉冲的上升非常陡。此外，由于这种小的截止状态电流，浮动栅部分FG中所保持的电荷量可减少。即，通过使用包含氧化物半导体的晶体管作为写入晶体管，可以高速进行数据的重写。
对读取晶体管的截止状态电流没有限制；期望使用以高速操作的晶体管来增加读取速度。例如，优选使用开关速度小于或等于1纳秒的晶体管作为读取晶体管。
通过导通写入晶体管以向写入晶体管的源电极和漏电极之一、电容器的一个电极、以及读取晶体管的栅电极电连接的节点供应电位，并且然后截止写入晶体管以使预定量的电荷保持在该节点，来将数据写入存储单元。在此，写入晶体管的截止状态电流很小；由此，供应到该节点的电荷保持较长时间。当截止状态电流例如基本上为0时，常规DRAM所需的刷新操作是不必要的、或者刷新操作的频率相当低（例如，约一个月或一年一次）是可能的。因此，可充分地降低半导体器件的功耗。
此外，可通过数据向存储单元的另一写入来直接重写数据。因此，不需要闪存等所必需的擦除操作，并且由此可抑制因擦除操作引起的操作速度的降低。换句话说，可实现半导体器件的高速操作。此外，常规浮动栅晶体管中的写入或擦除所需的高电压是不必要的；由此，可进一步降低半导体器件的功耗。施加到根据本实施例的存储单元的最高电压（同时施加到存储单元的各个端子的最高电位和最低电位之间的差值）在写入二阶数据（1位）的情况下在每一存储单元中可小于或等于5Ｖ、优选小于或等于3Ｖ。
设置在根据所公开发明的半导器件中的存储单元至少包括写入晶体管、读取晶体管、以及电容器，并且即使在电容器的面积小时也可操作。因此，可使每一存储单元的面积充分地小于在每一存储单元中需要六个晶体管的SRAM中的每一存储单元的面积，并且存储单元可高密度地设置在半导体器件中。
在常规浮动栅晶体管中，在写入操作期间电荷在栅绝缘膜（隧道绝缘膜）中行进，从而无法避免栅绝缘膜（隧道绝缘膜）的劣化。相反，在根据本发明的一个实施例的存储单元中，通过写入晶体管的开关操作来写入数据；因此，可解决作为常规问题的栅绝缘膜的劣化。这意味着原则上对写入的次数没有限制，并且写入耐久性很高。例如，根据本发明的一个实施例的存储单元的电流-电压特性即使在数据写入次数大于或等于1×109次之后也不会退化。
此外，在使用包含氧化物半导体的晶体管作为存储单元的写入晶体管的情况下，存储单元的电流-电压特性即使在例如150°C的高温的环境中也不会退化，因为氧化物半导体具有3.0至3.5eV能隙、以及极少的热激励载流子。
作为勤奋研究的结果，本发明的发明人等首先发现，包含氧化物半导体的晶体管的优良特性在于，其特征即使在150°C的高温下也不会退化、以及其截止状态电流极小，小于或等于100zA。根据所公开发明的一个实施例，通过使用具有这些优良特性的晶体管作为存储单元的写入晶体管来提供具有新颖特征的半导体器件。
本实施例中所述的结构、方法等可与其他实施例中所述的任一结构、方法等适当地组合。
（实施例3）
在本实施例中，将参考图7A和7B、以及图8A至8C来描述以上实施例中所述的半导体器件的应用示例。
图7A和7B是各自包括图6A-1所示的多个半导体器件（在下文中也称为存储单元190）的半导体器件的电路图。图7A是其中存储单元190串联连接的所谓NAND半导体器件的电路图，而图7B是其中存储单元190并联连接的所谓NOR半导体器件的电路图。
图7A中的半导体器件包括源极线SL、位线BL、第一信号线S1、多条第二信号线S2、多条字线WL、以及多个存储单元190。在图7A中，一条源极线SL和一条位线BL设置在半导体器件中；然而，所公开发明的实施例不限于该结构。可设置多条源极线SL和多条位线BL。
在每一存储单元190中，晶体管160的栅电极、晶体管162的源电极和漏电极之一、以及电容器164的电极之一彼此电连接。第一信号线S1与晶体管162的源电极和漏电极中的另一个彼此电连接，而第二信号线S2与晶体管162的栅电极彼此电连接。字线WL与电容器164的电极中的另一个彼此电连接。
此外，存储单元190中所包括的晶体管160的源电极电连接到相邻存储单元190中的晶体管160的漏电极。存储单元190中所包括的晶体管160的漏电极电连接到相邻存储单元190中的晶体管160的源电极。注意，在串联连接的多个存储单元的一端的存储单元190中所包括的晶体管160的漏电极电连接到位线BL。在串联连接的多个存储单元的另一端的存储单元190中所包括的晶体管160的源电极电连接到源极线SL。
在图7A中的半导体器件中，对每一行进行写入操作和读取操作。写入操作如下地进行。向要进行写入的行的第二信号线S2供应使晶体管162导通的电位，从而使要进行写入的该行的晶体管162导通。因此，向指定行的晶体管160的栅电极供应第一信号线S1的电位，从而向栅电极施加预定电荷。由此，数据可被写入指定行的存储单元。
此外，读取操作如下地进行。首先，向除要进行读取的行以外的行的字线WL供应不管其栅电极的电荷如何都使晶体管160导通的电位，从而使除要进行读取的行以外的行的晶体管160导通。然后，向要进行读取的行的字线WL供应根据晶体管160的栅电极的电荷确定晶体管160的导通状态或截止状态的电位（读取电位）。此后，向源极线SL供应恒定电位，从而操作连接到位线BL的读取电路（未示出）。在此，除了要进行读取的行的晶体管160以外，源极线SL和位线BL之间的多个晶体管160导通；因此，源极线SL和位线BL之间的传导由要进行读取的行的晶体管160的状态确定。即，读取电路所读取的位线BL的电位取决于要进行读取的行的晶体管160的栅电极的电荷。以此方式，可从指定行的存储单元读取数据。
图7B中的半导体器件包括多条源极线SL、多条位线BL、多条第一信号线S1、多条第二信号线S2、多条字线WL、以及多个存储单元190。晶体管160的栅电极、晶体管162的源电极和漏电极之一、以及电容器164的电极之一彼此电连接。源极线SL和晶体管160的源电极彼此电连接。位线BL和晶体管160的漏电极彼此电连接。第一信号线S1与晶体管162的源电极和漏电极中的另一个彼此电连接，而第二信号线S2与晶体管162的栅电极彼此电连接。字线WL与电容器164的电极中的另一个彼此电连接。
在图7B中的半导体器件中，对每一行进行写入操作和读取操作。写入操作以与图7A中的半导体器件类似的方式进行。读取操作如下地进行。首先，向除要进行读取的行以外的行的字线WL供应不管其栅电极的电荷如何都使晶体管160截止的电位，从而使除要进行读取的行以外的行的晶体管160截止。然后，向要进行读取的行的字线WL供应根据晶体管160的栅电极的电荷确定晶体管160的导通状态或截止状态的电位（读取电位）。此后，向源极线SL供应恒定电位，从而操作连接到位线BL的读取电路（未示出）。在此，源极线SL和位线BL之间的传导由要进行读取的行的晶体管160的状态确定。即，读取电路所读取的位线BL的电位取决于要进行读取的行的晶体管160的栅电极的电荷。以此方式，可从指定行的存储单元读取数据。
接着，将参考图8A至8C描述可用于图7A和7B中的半导体器件等的读取电路的示例。
图8A示出读取电路的略图。读取电路包括晶体管和读出放大器电路。
在读取数据时，端子A连接到位线BL，该位线BL连接到读取数据的存储单元。此外，向晶体管的栅电极施加偏置电位V偏置（Vbias），从而控制端子A的电位。
存储单元190的电阻根据所存储的数据而变化。具体地，当所选存储单元190的晶体管160导通时，存储单元190具有低电阻，而当所选存储单元190的晶体管160截止时，存储单元190具有高电阻。
当存储单元具有高电阻时，端子A的电位高于基准电位Vref，并且读出放大器电路输出与端子A的电位相对应的电位（数据“1”）。另一方面，当存储单元具有低电阻时，端子A的电位低于基准电位Vref，并且读出放大器电路输出与端子A的电位相对应的电位（数据“0”）。
以此方式，通过使用读取电路，可从存储单元读取数据。注意，本实施例的读取电路是一个示例。可使用另一已知电路。读取电路还可包括预充电电路。代替基准电位Vref，基准位线可连接到读出放大器电路。
图8B示出作为读出放大器电路的示例的差分读出放大器。差分读出放大器具有输入端子Vin(+)和Vin(-)、以及输出端子Vout，并且放大Vin(+)和Vin(-)之间的差值。如果Vin(+)>Vin(-)，则来自Vout（V输出）的输出相对较高，而如果Vin(+)<Vin(-)，则来自Vout的输出相对较低。在差分读出放大器用于读取电路的情况下，Vin(+)和Vin(-)中的一个连接到端子A，并且向Vin(+)和Vin(-)中的另一个供应基准电位Vref。
图8C示出作为读出放大器电路的示例的锁存读出放大器。锁存读出放大器具有输入/输出端子V1和V2、以及控制信号Sp和Sn的输入端子。首先，信号Sp被设为高而信号Sn被设为低，并且中断电源电位（Vdd）。然后，向V1和V2供应要比较的电位。此后，信号Sp被设为低而信号Sn被设为高，并且供应电源电位（Vdd）。如果要比较的V1和V2的电位满足V1>V2，则来自V1的输出为高而来自V2的输出为低，而如果电位满足V1<V2，则来自V1的输出为低而来自V2的输出为高。通过利用这种关系，可放大V1和V2之间的差值。在锁存读出放大器用于读取电路的情况下，V1和V2中的一个通过开关连接到端子A和输出端子，并且向V1和V2中的另一个供应基准电位Vref。
本实施例中所述的结构、方法等可与其他实施例中所述的任一结构、方法等适当地组合。
（实施例4）
在本实施例中，将参考图9A至9F描述其中将以上实施例中所述的半导体器件应用到电子设备的情况。在本实施例中，描述了其中将上述半导体器件应用到诸如计算机、移动电话机（也称为移动电话或移动电话设备）、便携式信息终端（包括便携式游戏机、音频再现设备等）、数码相机、数码摄像机、电子纸、电视机（也称为电视或电视接收机）等电子设备的情况。
图9A示出包括外壳701、外壳702、显示部分703、键盘704等的笔记本个人计算机。以上实施例中所述的半导体器件设置在外壳701和外壳702中。由此，可实现其中可高速地进行数据的写入和读取、且可长时间地存储数据的具有相当低的功耗的笔记本个人计算机。
图9B示出便携式信息终端（PDA）。主体711设置有显示部分713、外部接口715、操作按钮714等。此外，设置用于操作便携式信息终端等的指示笔712。以上实施例中所述的半导体器件设置在主体711中。由此，可实现其中可高速地进行数据的写入和读取、且可长时间地存储数据的具有相当低的功耗的便携式信息终端。
图9C示出结合电子纸的电子书720，该电子书720包括两个外壳（即，外壳721和外壳723）。外壳721和外壳723分别包括显示部分725和显示部分727。外壳721通过铰链737连接到外壳723，从而可使用铰链737为轴来打开和关闭电子书720。另外，外壳721设置有电源开关731、操作键733、扬声器735等。以上实施例中所述的半导体器件设置在外壳721和723中的至少一个中。由此，可实现其中可高速地进行数据的写入和读取、且可长时间地存储数据的具有相当低的功耗的电子书。
图9D示出包括两个外壳（即，外壳740和外壳741）的移动电话机。此外，可滑动处于形成为图9D所示状态中的外壳740和741，以使一个外壳重叠在另一外壳上。因此，可减小移动电话机的尺寸，这使得移动电话机适于四处携带。外壳741包括显示面板742、扬声器743、话筒744、定点设备746、相机镜头747、外部连接端子748等。外壳740包括用于对移动电话机充电的太阳能电池749、外部存储槽750等。天线被结合到外壳741中。以上实施例中所述的半导体器件设置在外壳740和741中的至少一个中。由此，可实现其中可高速地进行数据的写入和读取、且可长时间地存储数据的具有相当低的功耗的移动电话机。
图9E示出包括主体761、显示部分767、目镜763、操作开关764、显示部分765、电池766等的数码摄像机。以上实施例中所述的半导体器件设置在主体761中。由此，可实现其中可高速地进行数据的写入和读取、且可长时间地存储数据的具有相当低的功耗的数码摄像机。
图9F示出包括外壳771、显示部分773、支架775等的电视机770。可用外壳771中所包括的开关、或者用遥控器780来操作电视机770。以上实施例中所述的半导体器件安装在外壳771和遥控器780中。由此，可实现可高速地进行数据的写入和读取、且可长时间地存储数据的具有相当低的功耗的电视机。
如上所述，本实施例中所述的电子设备各自包括根据以上实施例的半导体器件。因此，可实现具有低功耗的电子设备。
[示例1]
在本示例中，将描述测量包含经提纯的氧化物半导体的晶体管的截止状态电流的结果。
在该示例中，使用根据实施例1的经提纯的氧化物半导体来制造晶体管。首先，考虑到包含经提纯的氧化物半导体的晶体管的非常小的截止状态电流，制备具有足够宽的1m的沟道宽度W的晶体管，并且测量截止状态电流。图10示出沟道宽度W为1m的晶体管的截止状态电流的测量结果。在图10中，水平轴示出栅电压VG，而垂直轴示出漏电流ID。在漏电压VD为+1V或+10V且栅电压VG在-5V至-20V的范围内的情况下，发现晶体管的截止状态电流小于或等于1×10-13A，这是检测极限。另外，发现晶体管的截止状态电流小于或等于1aA/μm（1×10-18A/μm）。
接着，将描述更准确地测量包含经提纯的氧化物半导体的晶体管的截止状态电流的结果。如上所述，发现包含经提纯的氧化物半导体的晶体管的截止状态电流小于或等于1×10-13A，这是测量仪器的检测极限。在此，将描述通过将元件用于特性评估来测量更准确的截止状态电流（小于或等于在以上测量中测量仪器的检测极限的值）的结果。
首先，将参考图11描述在用于测量电流的方法中使用的用于特性评估的元件。
在图11中的用于特性评估的元件中，三个测量系统800并联连接。测量系统800各自包括电容器802、晶体管804、晶体管805、晶体管806、以及晶体管808。根据实施例1制造的晶体管被用作晶体管804和晶体管808中的每一个。
在测量系统800中，晶体管804的源极端子和漏极端子之一、电容器802的端子之一、以及晶体管805的源极端子和漏极端子之一连接到电源（用于供应V2）。晶体管804的源极端子和漏极端子中的另一个、晶体管808的源极端子和漏极端子之一、电容器802的端子中的另一个、以及晶体管805的栅极端子彼此连接。晶体管808的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子之一、以及晶体管806的栅极端子连接到电源（用于供应V1）。晶体管805的源极端子和漏极端子中的另一个、以及晶体管806的源极端子和漏极端子中的另一个彼此连接，并且连接到输出端子。
注意，向晶体管804的栅极端子供应用于控制导通或截止晶体管804的电位Vext_b2，并且向晶体管808的栅极端子供应用于控制导通或截止晶体管808的电位Vext_b1。电位Vout从输出端子输出。
接着，描述用于通过使用以上测量系统来测量电流的方法。
首先，将简述其中生成电位差来测量截止状态电流的初始化周期。在初始化周期中，将用于导通晶体管808的电位Vext_b1输入到晶体管808的栅极端子，并且将电位V1供应到连接到晶体管804的源极端子和漏极端子中的另一个的节点A（即，连接到晶体管808的源极端子和漏极端子之一、电容器802的端子中的另一个、以及晶体管805的栅极端子的节点）。在此，电位V1是例如高电位。另外，晶体管804截止。
此后，将用于截止晶体管808的电位Vext_b1输入到晶体管808的栅极端子，从而晶体管808截止。在晶体管808截止之后，电位V1被设为低电位。晶体管804仍然截止。电位V2等于电位V1。由此，完成初始化周期。当完成初始化周期时，在节点A与晶体管804的源极端子和漏极端子之一之间生成电位差。另外，在节点A与晶体管808的源极端子和漏极端子中的另一个之间生成电位差。因此，少量电荷流过晶体管804和晶体管808。即，生成截止状态电流。
接着，将简述截止状态电流的测量周期。在测量周期中，晶体管804的源极端子和漏极端子之一的电位（即，V2）以及晶体管808的源极端子和漏极端子中的另一个的电位（即，V1）固定为低电位。另一方面，在测量周期中，节点A的电位不固定（节点A处于浮动状态）。因此，电荷流过晶体管804，并且保持在节点A的电荷量随时间改变。节点A的电位根据保持在节点A的电荷量而改变。即，输出端子的输出电位Vout也改变。
图12示出生成电位差的初始周期中的电位与以下测量周期中的电位之间的关系的细节（时序图）。
在初始化周期中，首先，电位Vext_b2被设为使晶体管804导通的电位（高电位）。因此，节点A的电位变成V2，即低电位（VSS）。此后，电位Vext_b2被设为使晶体管804截止的电位（低电位），从而晶体管804截止。接着，电位Vext_b1被设为使晶体管808导通的电位（高电位）。因此，节点A的电位变成V1，即高电位（VDD）。然后，Vext_b1被设为使晶体管808截止的电位，该电位将节点A置于浮动状态并完成初始化周期。
在初始化周期之后的测量周期中，电位V1和电位V2被设置成使电荷流向节点A、或者使电荷流出节点A。在此，电位V1和电位V2被设为低电位（VSS）。注意，在测量输出电位Vout时，需要操作输出电路，并且由此，在一些情况下使V1临时为高电位（VDD）。注意，使V1为高电位（VDD）的周期短到不影响测量的程度。
当如上所述生成电位差并开始测量周期时，保持在节点A处的电荷量随时间改变，这导致节点A的电位改变。这意味着晶体管805的栅极端子的电位改变；由此输出端子的输出电位Vout也随时间改变。
以下描述在所获取的输出电位Vout的基础上计算截止状态电流的方法。
在计算截止状态电流之前，获得节点A的电位VA和输出电位Vout之间的关系。由此，可使用输出电位Vout来获取节点A的电位VA。根据以上关系，节点A的电位VA可通过以下等式表达为输出电位Vout的函数。
[公式1]
VA=F(Vout)
可通过使用节点A的电位VA、连接到节点A的电容CA、以及常数（const）的以下等式来表达节点A的电荷QA。在此，连接到节点A的电容CA是电容器802的电容与其他电容之和。
[公式2]
QA=CAVA+const
节点A的电流IA是流向节点A的电荷（或者流出节点A的电荷）的时间导数，并且由此通过以下等式表达。
[公式3]
I A = &Delta;Q A &Delta;t = C A &CenterDot; &Delta;F ( Vout ) &Delta;t
以此方式，可根据连接到节点A的电容CA和输出端子的输出电位Vout来获取节点A的电流IA。
根据以上方法，有可能测量在处于截止状态中的晶体管的源极和漏极之间流动的漏电流（截止状态电流）。
在该示例中，使用经提纯的氧化物半导体来制造晶体管804和晶体管808。这些晶体管的沟道长度（L）与沟道宽度（W）的比率为L/W=1/5。另外，在并联排列的测量系统800中，电容器802的电容为100fF、1pF、以及3pF。
注意，在该示例的测量中，VDD为5V，而VSS为0V。在测量周期中，在电位V1基本上被设为VSS且以10秒至300秒的间隔变成VDD达100毫秒时测量Vout。在计算流经元件的电流I中使用的Δt为30000秒。
图13示出以上电流测量中的流逝时间Time（时间）和输出电位Vout之间的关系。可确认电位随时间改变。
图14示出在以上电流测量中计算的截止状态电流。注意，图14示出源-漏电压V和截止状态电流I之间的关系。从图14中发现在源-漏电压为4V的条件下截止状态电流约为40zA/μm。还发现在源-漏电压为3.1V的条件下截止状态电流小于或等于10zA/μm。注意，1zA表示10-21A。
如上所述，从该示例中确认包含经提纯的氧化物半导体的晶体管的截止状态电流充分地小。
[示例2]
测试根据所公开发明的一个实施例的半导体器件可重写数据的次数。在该示例中，将参考图15描述这些测试结果。
用于测试的半导体器件是具有图6A-1中的电路配置的半导体器件。在此，氧化物半导体用于对应于晶体管162的晶体管，并且电容值为0.33pF的电容器被用作对应于电容器164的电容器。
通过比较初始存储窗口宽度、以及存储和写入数据被重复预定次数之后的存储窗口宽度来进行测试。通过向对应于图6A-1中的第三布线的布线施加0V或5V、以及向对应于第四布线的布线施加0V或5V来存储和写入数据。当对应于第四布线的布线的电位为0V时，对应于晶体管162的晶体管（写入晶体管）截止；由此，保持供应到浮动栅部分FG的电位。当对应于第四布线的布线的电位为5V时，对应于晶体管162的晶体管导通；由此，向浮动栅部分点FG供应对应于第三布线的布线的电位。
存储窗口宽度是存储器件的特性的指标之一。在此，存储窗口宽度表示不同存储状态之间的曲线（Vdg-Id曲线）中的偏移量ΔVcg，其示出对应于第五布线的布线的电位Vcg与对应于晶体管160的晶体管（读取晶体管）的漏电流Id之间的关系。不同的存储状态表示向浮动栅部分FG施加0V的状态（在下文中称为低状态）、以及向浮动栅部分FG施加5V的状态（在下文中称为高状态）。即，可通过扫描处于低状态中和处于高状态中的电位Vcg来检查存储窗口宽度。
图15示出初始存储窗口宽度、以及写入进行1×109次之后的存储窗口宽度的测试结果。注意，在图15中，水平轴示出Vcg(V)，而垂直轴示出Id(A)。从图15中可确认，在写入进行1×109次之前和之后存储窗口宽度之间没有差异。事实在于，在写入进行1×109次之前和之后存储窗口宽度之间没有差异意味着半导体器件至少在写入期间不劣化。
如上所述，根据所公开发明的一个实施例的半导体器件的特性即使在存储和写入数据重复109次时也不改变，并且其写入耐久性很高。即，可以说可根据所公开发明的一个实施例来实现具有相当高的可靠性的半导体器件。
本申请基于2010年1月15日向日本专利局提交的日本专利申请S/N.2010-007421，该申请的全部内容通过引用结合于此。

Claims (24)

1.一种半导体器件，包括：
第一晶体管，所述第一晶体管包括：
包含第一半导体材料的第一沟道区；
其间夹有所述第一沟道区的杂质区；
所述第一沟道区上的第一栅绝缘层；
包括所述第一栅绝缘层上的第一栅电极的导电层；以及
电连接到所述杂质区的第一源电极和第一漏电极；以及
第二晶体管，所述第二晶体管包括：
第二源电极和第二漏电极，其中所述导电层包括所述第二源电极和所述第二漏电极之一，并且其中所述第二源电极和所述第二漏电极中的另一个与所述第一栅电极分开；
包含第二半导体材料且电连接到所述第二源电极和所述第二漏电极的第二沟道区；
所述第二沟道区上的第二栅绝缘层；以及
所述第二栅绝缘层上的第二栅电极。
2.如权利要求1所述的半导体器件，其特征在于，所述第一半导体材料是与所述第二半导体材料不同的半导体材料。
3.如权利要求1所述的半导体器件，其特征在于，所述第二半导体材料包括氧化物半导体材料。
4.如权利要求1所述的半导体器件，其特征在于，所述第二半导体材料包括能隙大于3eV的半导体材料。
5.如权利要求1所述的半导体器件，其特征在于，所述第一晶体管的开关速度高于所述第二晶体管的开关速度。
6.如权利要求1所述的半导体器件，其特征在于，所述第二晶体管的截止状态电流小于所述第一晶体管的截止状态电流。
7.如权利要求1所述的半导体器件，其特征在于，所述半导体器件结合到从由个人计算机、便携式信息终端、电子书、移动电话、数字摄像机、以及电视机构成的组中选择的一个中。
8.如权利要求1所述的半导体器件，其特征在于，所述导电层是单层。
9.一种半导体器件，包括：
第一晶体管，所述第一晶体管包括：
包含第一半导体材料的第一沟道区；
其间夹有所述第一沟道区的杂质区；
所述第一沟道区上的第一栅绝缘层；
包括所述第一栅绝缘层上的第一栅电极的导电层；以及
电连接到所述杂质区的第一源电极和第一漏电极；
第二晶体管，所述第二晶体管包括：
第二源电极和第二漏电极，其中所述导电层包括所述第二源电极和所述第二漏电极之一，并且其中所述第二源电极和所述第二漏电极中的另一个与所述第一栅电极分开；
包含第二半导体材料且电连接到所述第二源电极和所述第二漏电极的第二沟道区；
所述第二沟道区上的第二栅绝缘层；以及
所述第二栅绝缘层上的第二栅电极；以及
电容器，所述电容器包括：
所述第二源电极和所述第二漏电极之一；
所述第二栅绝缘层；以及
所述第二栅绝缘层上的电容器电极。
10.如权利要求9所述的半导体器件，其特征在于，所述第一半导体材料是与所述第二半导体材料不同的半导体材料。
11.如权利要求9所述的半导体器件，其特征在于，所述第二半导体材料包括氧化物半导体材料。
12.如权利要求9所述的半导体器件，其特征在于，所述第二半导体材料包括能隙大于3eV的半导体材料。
13.如权利要求9所述的半导体器件，其特征在于，所述第一晶体管的开关速度高于所述第二晶体管的开关速度。
14.如权利要求9所述的半导体器件，其特征在于，所述第二晶体管的截止状态电流小于所述第一晶体管的截止状态电流。
15.如权利要求9所述的半导体器件，其特征在于，所述半导体器件结合到从由个人计算机、便携式信息终端、电子书、移动电话、数字摄像机、以及电视机构成的组中选择的一个中。
16.如权利要求9所述的半导体器件，其特征在于，所述导电层是单层。
17.一种半导体器件，包括：
第一晶体管，所述第一晶体管包括：
包含第一半导体材料的第一沟道区；
其间夹有所述第一沟道区的杂质区；
所述第一沟道区上的第一栅绝缘层；
包括所述第一栅绝缘层上的第一栅电极的导电层；以及
电连接到所述杂质区的第一源电极和第一漏电极；
第二晶体管，所述第二晶体管包括：
第二源电极和第二漏电极，其中所述导电层包括所述第二源电极和所述第二漏电极之一，并且其中所述第二源电极和所述第二漏电极中的另一个与所述第一栅电极分开；
所述第二源电极和所述第二漏电极中与所述第一栅电极分开的另一个；
包含第二半导体材料且电连接到所述第二源电极和所述第二漏电极的第二沟道区；
所述第二沟道区上的第二栅绝缘层；以及
所述第二栅绝缘层上的第二栅电极；以及
电容器，所述电容器包括：
所述第二源电极和所述第二漏电极之一；
部分地包括所述第二沟道区的氧化物半导体层；
所述第二栅绝缘层；以及
所述第二栅绝缘层上的电容器电极。
18.如权利要求17所述的半导体器件，其特征在于，所述第一半导体材料是与所述第二半导体材料不同的半导体材料。
19.如权利要求17所述的半导体器件，其特征在于，所述第二半导体材料包括氧化物半导体材料。
20.如权利要求17所述的半导体器件，其特征在于，所述第二半导体材料包括能隙大于3eV的半导体材料。
21.如权利要求17所述的半导体器件，其特征在于，所述第一晶体管的开关速度高于所述第二晶体管的开关速度。
22.如权利要求17所述的半导体器件，其特征在于，所述第二晶体管的截止状态电流小于所述第一晶体管的截止状态电流。
23.如权利要求17所述的半导体器件，其特征在于，所述半导体器件结合到从由个人计算机、便携式信息终端、电子书、移动电话、数字摄像机、以及电视机构成的组中选择的一个中。
24.如权利要求7所述的半导体器件，其特征在于，所述导电层是单层。
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