CN111739927A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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Abstract

提供了半导体器件和制造半导体器件的方法。所述方法包括：提供包括第一区域和第二区域的衬底；在所述衬底的所述第一区域中形成第一沟道层；在所述衬底中形成隔离区域，以将所述第一区域的一部分与所述第二区域的一部分电隔离；蚀刻所述衬底的所述第二区域的上表面；形成覆盖所述衬底的所述第一区域中的所述第一沟道层和所述衬底的所述第二区域的保护层；去除所述衬底的所述第二区域上的所述保护层；在所述保护层上和所述衬底的所述第二区域上形成栅极绝缘材料层；以及去除所述衬底的所述第一区域上的所述栅极绝缘材料层和所述保护层。

Description

半导体器件和制造半导体器件的方法
相关申请的交叉引用
本申请要求于2019年3月25日在韩国知识产权局提交的韩国专利申请No.10-2019-0033293和于2019年5月31日在韩国知识产权局提交的韩国专利申请No.10-2019-0064342的优先权，通过引用将上述申请的全部公开内容合并于此。
技术领域
本公开的示例实施例涉及半导体器件和制造半导体器件的方法。
背景技术
随着尺寸的减小，已经开发了低压半导体器件。然而，半导体器件可以包括升压电路，或者在用于车辆时其本身可以具有12V的电源电压。因此，半导体器件可以包括低压晶体管和高压晶体管。
在半导体器件中形成低压晶体管和高压晶体管的工艺中，用于形成沟道的硅锗和硅可能被氧化，或者锗可能被析出。
发明内容
根据本发明构思的一些示例实施例，一种制造半导体器件的方法可以包括：在衬底的第一区域中形成第一沟道层，所述衬底包括所述第一区域和第二区域；在所述衬底中形成隔离区域，以将所述第一区域的一部分与所述第二区域的一部分电隔离；蚀刻所述衬底的所述第二区域的上表面；形成覆盖所述衬底的所述第一区域中的所述第一沟道层并且覆盖所述衬底的所述第二区域的保护层；去除所述衬底的所述第二区域上的所述保护层；在所述保护层上和所述衬底的所述第二区域上形成栅极绝缘材料层；以及去除所述衬底的所述第一区域上的所述栅极绝缘材料层和所述保护层。
根据本发明构思的一些示例实施例，一种制造半导体器件的方法可以包括：在衬底的第一区域中形成第一沟道层，所述衬底包括所述第一区域和第二区域，所述第一沟道层包括硅锗；蚀刻所述衬底的所述第二区域的上表面；形成保护层，所述保护层覆盖所述衬底的所述第一区域中的所述第一沟道层并且覆盖所述衬底的所述第二区域；去除所述衬底的所述第二区域上的所述保护层；在所述衬底的所述第二区域中形成第二沟道层；形成栅极绝缘材料层，以覆盖所述保护层并覆盖所述衬底的所述第二区域；以及去除所述衬底的所述第一区域上的所述栅极绝缘材料层和所述保护层。所述衬底可以包括第一硅层、绝缘层和第二硅层的顺序堆叠件。所述第一沟道层可以形成在所述第二硅层中。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：衬底，所述衬底包括第一区域、第二区域和第三区域；位于所述衬底中的隔离区域，所述隔离区域将所述第一区域、所述第二区域和所述第三区域的相应的部分彼此电隔离；位于所述衬底的所述第一区域中的第一沟道层；位于所述第一沟道层上的第一栅极绝缘层；位于所述衬底的所述第二区域上的第二栅极绝缘层；位于所述衬底的所述第三区域上的第三栅极绝缘层；位于所述第一沟道层中的第一源极/漏极区域；位于所述衬底的所述第二区域中的第二源极/漏极区域；位于所述衬底的所述第二区域中并且位于所述第二源极/漏极区域之间的第二沟道层；位于所述衬底的所述第三区域中的第三源极/漏极区域；以及位于所述衬底的所述第三区域中并且位于所述第三源极/漏极区域之间的第三沟道层。相对于所述第二沟道层的上表面和所述第三沟道层的上表面两者，所述第一沟道层的上表面可以远离所述衬底的底表面。
附图说明
图1是示出根据本发明构思的一些示例实施例的半导体器件的视图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15和图16是示出根据本发明构思的一些示例实施例的制造半导体器件的方法中的各阶段的视图。
图17是示出根据本发明构思的一些示例实施例的半导体器件的视图。
图18和图19是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的视图。
图20是示出根据本发明构思的一些示例实施例的半导体器件的视图。
图21、图22和图23是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的视图。
图24、图25和图26是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的视图。
具体实施方式
现在将在下文中参考附图更全面地描述各种示例实施例。贯穿本申请，相同的附图标记可以指代相同的元件。
图1是示出根据发明构思的一些示例实施例的半导体器件的视图。
参照图1，半导体器件可以包括衬底100、第一沟道层111、第二沟道层112、第三沟道层113、第一栅极结构120、第二栅极结构130、第三栅极结构140、第一源极/漏极区域125、第二源极/漏极区域135、第三源极/漏极区域145、层间绝缘层150和隔离区域STI。
衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。在一些示例实施例中，衬底100可以包括不同于硅的半导体材料，例如，锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓，但是本发明构思不限于此。在下文中，将描述衬底100是SOI衬底。
衬底100可以包括第一硅层101、绝缘层102和第二硅层103。绝缘层102可以包括例如氧化硅(SiO2)，但是本发明构思不限于此。例如，第一硅层101可以是硅衬底。
绝缘层102可以具有例如大约
Figure BDA0002414538030000031
至大约
Figure BDA0002414538030000032
的厚度102T，并且第二硅层103可以具有例如大约
Figure BDA0002414538030000033
至大约
Figure BDA0002414538030000034
的厚度103T，但是本发明构思不限于此。
当在本说明书中结合数值使用术语“大约”或“基本上”时，意图是相关数值包括在列举的数值左右的±10％的公差。当指定范围时，该范围包括其间的所有值，例如，增量为0.1％。
衬底100可以包括彼此相邻的第一区域I、第二区域II和第三区域III。
例如，低压晶体管可以设置在第一区域I中，高压晶体管可以设置在第二区域II中，并且中压晶体管可以设置在第三区域III中。
第一区域I、第二区域II和第三区域III均可以包括NMOS区域N和PMOS区域P。
在图1中，示出了低压晶体管、高压晶体管和中压晶体管顺序地设置，但是本发明构思不限于此。在一些示例实施例中，可以改变低压晶体管、高压晶体管和中压晶体管的布置顺序。
第一沟道层111可以设置在衬底100的第一区域I中。具体地，第一沟道层111可以设置在第一区域I中的PMOS区域P的第二硅层103中。因此，第一区域中的PMOS区域P和NMOS区域N可以被称为衬底100的第四区域和第五区域，第一沟道层111可以被理解为在第四区域中，并且第一沟道层111的下表面111b可以被理解为相对于衬底100的第五区域的上表面更低(例如，接近衬底的底表面100b)，其中第五区域的这种上表面可以是衬底100的上表面100a。
第一沟道层111可以接触绝缘层102。在一些示例实施例中，第一沟道层111可以与绝缘层102间隔开。
第一沟道层111可以包括例如硅锗(SiGe)，但是本发明构思不限于此。
第二沟道层112可以设置在衬底100的第二区域II中。具体地，第二沟道层112可以设置在第二区域II中的PMOS区域P中的第一硅层101中。
第二沟道层112可以包括例如硅锗(SiGe)，但是本发明构思不限于此。
第三沟道层113可以设置在衬底100的第三区域III中。具体地，第三沟道层113可以设置在第三区域III中的PMOS区域P的第一硅层101中。
第三沟道层113可以包括例如硅锗(SiGe)，但是本发明构思不限于此。
第二沟道层112和第三沟道层113可以相对于衬底100的上表面设置在相同的水平高度处(例如，可以与衬底100的上表面100a至少部分地共面)。第二沟道层112和第三沟道层113可以各自包括和/或整个地包括硅(Si)。相对于衬底100的上表面，第一沟道层111可以设置在与第二沟道层112和第三沟道层113不同的水平高度处。重申，第一沟道层111可以不与第二沟道层112和/或第三沟道层113至少部分地共面。即，第一沟道层111的上表面111a可以位于比第二沟道层112的上表面112a和第三沟道层113的上表面113a高的水平高度处。重申，相对于第二沟道层112的上表面112a和第三沟道层113的上表面113a，第一沟道层111的上表面111a可以远离衬底100的底表面100b。例如，第一沟道层111的上表面与第二沟道层112的上表面和第三沟道层113的上表面中的每一者之间的高度差可以在约
Figure BDA0002414538030000051
至约
Figure BDA0002414538030000052
的范围内。
隔离区域STI可以设置在衬底100中。隔离区域STI可以设置在衬底100中的第一区域I和第二区域II之间，并且可以将第一区域I与第二区域II分隔开(例如，至少部分地将第一区域I和第二区域II隔离成彼此不直接接触)，以将第一区域I的至少一部分与第二区域II的至少一部分电隔离。隔离区域STI可以设置在衬底100中的第二区域II和第三区域III之间，并且可以将第二区域II与第三区域III分隔开(例如，至少部分地将第二区域II和第三区域III隔离成彼此不直接接触)，以将第二区域II的至少一部分与第三区域III的至少一部分电隔离。
此外，隔离区域STI可以设置在第一区域I中的NMOS区域N和PMOS区域P之间，并且可以将NMOS区域N和PMOS区域P分隔开。隔离区域STI可以设置在第二区域II中的NMOS区域N和PMOS区域P之间，并且可以将NMOS区域N和PMOS区域P分隔开。隔离区域STI可以设置在第三区域III中的NMOS区域N和PMOS区域P之间，并且可以将NMOS区域N和PMOS区域P分隔开。
如本文所描述的，衬底100的第一至第三区域I、II和III的相邻区域中的一些层(例如，绝缘层102和第二硅层103)被隔离成彼此不直接接触，但是，衬底100的第一至第三区域I、II和III的相邻区域中的至少一个层(例如，第一硅层101)至少部分地未被隔离成彼此不直接接触(例如，可以保持至少部分地彼此直接接触和/或至少部分地与单个的、整个的、连续的层的一部分直接接触)，如图1所示，例如，第一至第三区域I、II和III仍可以被称为至少部分地隔离成彼此不直接接触或者彼此“分隔开”。
如本文所描述的，衬底100的第一至第三区域I、II和III的相邻区域中的一些层(例如，绝缘层102和第二硅层103)彼此电隔离，但是衬底100的第一至第三区域I、II和III的相邻区域中的至少一个层(例如，第一硅层101)至少部分地未被彼此电隔离(例如，可以保持至少部分地彼此直接接触和/或至少部分地与单个的、整个的、连续的层的一部分直接接触)，如图1所示，例如，第一至第三区域I、II和III仍可以被称为具有彼此电隔离或彼此“分隔开”的相应的一个或更多个部分。
用于分隔第一至第三区域I、II和III的隔离区域STI可以比用于分隔NMOS区域和PMOS区域的隔离区域STI进一步延伸到衬底100中。
用于分隔第一至第三区域I、II和III的隔离区域STI在第一方向X(例如，水平方向)上的宽度可以大于用于分隔NMOS区域和PMOS区域的隔离区域STI在第一方向X上的宽度。第一方向X可以平行于衬底100的上表面100a。
隔离区域STI可以包括例如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、碳氧化硅(SiOC)、氮氧化硅(SiON)和/或碳氮氧化硅(SiOCN)。
隔离区域STI可以由单个层形成，如图1所示，但是本发明构思不限于此。例如，隔离区域STI可以由多个层形成(例如，可以至少部分地包括多个层)。
第一栅极结构120可以设置在第一区域I中的第二硅层103上。NMOS区域N上的第一栅极结构120可以组成或构成NMOS晶体管，而PMOS区域P上的第一栅极结构120可以组成或构成PMOS晶体管。
第一栅极结构120可以包括第一栅极绝缘层121、第一栅电极122、第一覆盖层123和第一栅极间隔物124。
在第一区域I中，第一栅极绝缘层121可以设置在NMOS区域N中的第二硅层103上和PMOS区域P中的第一沟道层111上。第一栅极绝缘层121可以是通过图案化下面描述的第三氧化物层173形成的。
第一栅电极122可以设置在第一区域I上的第一栅极绝缘层121上。第一覆盖层123可以设置在第一区域I上的第一栅电极122上。
第一栅极间隔物124可以设置在第一栅极绝缘层121、第一栅电极122和第一覆盖层123的相对侧壁上。第一栅极间隔物124可以分别接触第一栅极绝缘层121、第一栅电极122和第一覆盖层123的相对侧壁。
第一源极/漏极区域125可以设置在第一栅极结构120的相对侧。第一源极/漏极区域125可以设置在NMOS区域N中的第二硅层103和PMOS区域P中的第一沟道层111中的每一者中。因此，应当理解，至少一些第一源极/漏极区域125可以在第一沟道层111中。
将理解的是，在本文中，描述为在其他元件“中”的元件至少部分地位于由其他元件的最外表面限定的空间内。例如，在图1中，第一源极/漏极区域125至少部分地在由第一沟道层111的最外表面(例如，上表面111a)限定的空间内，因此被理解为在第一沟道层111“中”。
第一源极/漏极区域125可以从NMOS区域N中的第二硅层103和PMOS区域P中的第一沟道层111沿第二方向Y(例如，竖直方向)突出，但是本发明构思不限于此。第二方向Y可以垂直于第一方向X(即，垂直于衬底100的上表面100a)。
第二栅极结构130可以设置在第二区域II的第一硅层101上。NMOS区域N上的第二栅极结构130可以包括或构成NMOS晶体管，而PMOS区域P上的第二栅极结构130可以包括或构成PMOS晶体管。
第二栅极结构130可以包括第二栅极绝缘层131、第二栅电极132、第二覆盖层133和第二栅极间隔物134。
在第二区域II中，第二栅极绝缘层131可以设置在NMOS区域N中的第一硅层101上和PMOS区域P中的第二沟道层112上。如图所示，衬底100的第二区域II中的第二沟道层112可以位于第二源极/漏极区域135之间。第二栅极绝缘层131可以包括下面描述的第一氧化物层171、位于第一氧化物层171上的第二氧化物层172和位于第二氧化物层172上的第三氧化物层173。可以通过图案化第一氧化物层171、第二氧化物层172和第三氧化物层173来形成第二栅极绝缘层131。
第二栅电极132可以设置在第二区域II上的第二栅极绝缘层131上。第二覆盖层133可以设置在第二区域II上的第二栅电极132上。
第二栅极间隔物134可以设置在第二栅极绝缘层131、第二栅电极132和第二覆盖层133的相对侧壁上。第二栅极间隔物134可以分别接触第二栅极绝缘层131、第二栅电极132和第二覆盖层133的相对侧壁。
第二源极/漏极区域135可以设置在第二栅极结构130的相对侧。第二源极/漏极区域135可以设置在NMOS区域N中的第一硅层101和PMOS区域P中的第一硅层101中的每一者中。第二沟道层112可以设置在PMOS区域P中的第二源极/漏极区域135之间。应当理解，至少一些第二源极/漏极区域135可以在衬底100的第二区域II中。
第三栅极结构140可以设置在第三区域III中的第一硅层101上。NMOS区域N上的第三栅极结构140可以包括或构成NMOS晶体管，而PMOS区域P上的第三栅极结构140可以包括或构成PMOS晶体管。
第三栅极结构140可以包括第三栅极绝缘层141、第三栅电极142、第三覆盖层143和第三栅极间隔物144。
在第三区域III中，第三栅极绝缘层141可以设置在NMOS区域N中的第一硅层101上和PMOS区域P中的第三沟道层113上。第三栅极绝缘层141可以第二氧化物层172和位于第二氧化物层172上的第三氧化物层173。可以通过图案化第二氧化物层172和第三氧化物层173来形成第三栅极绝缘层141。
第三栅电极142可以设置在第三区域III上的第三栅极绝缘层141上。第三覆盖层143可以设置在第三区域III上的第三栅电极142上。
第三栅极间隔物144可以设置在第三栅极绝缘层141、第三栅电极142和第三覆盖层143的相对侧壁上。第三栅极间隔物144可以分别接触第三栅极绝缘层141、第三栅电极142和第三覆盖层143的相对侧壁。
第三源极/漏极区域145可以设置在第三栅极结构140的相对侧。第三源极/漏极区域145可以设置在NMOS区域N中的第一硅层101和PMOS区域P中的第一硅层101中的每一者中。应当理解，第三源极/漏极区域145可以位于衬底100的第三区域III中。第三沟道层113可以设置在PMOS区域P中的第三源极/漏极区域145之间，因此，除了在第三源极/漏极区域145之间，还可以在衬底100的第三区域III中。
第一氧化物层171在第二方向Y上的第一厚度t1可以大于第二氧化物层172在第二方向Y上的第二厚度t2。另外，第二氧化物层172在第二方向Y上的第二厚度t2可以大于第三氧化物层173在第二方向Y上的第三厚度t3。
换句话说，其中形成有高压晶体管的第二区域II上的第二栅极绝缘层131在第二方向Y上的厚度可以大于其中形成有中压晶体管的第三区域III上的第三栅极绝缘层141在第二方向Y上的厚度。此外，其中形成有中压晶体管的第三区域III上的第三栅极绝缘层141在第二方向Y上的厚度可以大于其中形成有低压晶体管的第一区域I上的第一栅极绝缘层121在第二方向Y上的厚度。将理解的是，第一方向X可以是平行于衬底100的上表面100a和/或底表面100b延伸的水平方向，并且第二方向Y可以是垂直于衬底100的上表面100a和/或底表面100b延伸的竖直方向。
第一至第三氧化物层171、172和173均可以包括氧化硅(SiO2)。在一些示例实施例中，第一至第三氧化物层171、172和173均可以包括氮化硅(SiN)、氮氧化硅(SiON)或具有比氧化硅高的介电常数的高k介电材料。
第一至第三栅电极122、132和142均可以包括例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlCN)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(Moc)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)和/或钒(V)。
在一些示例实施例中，第一至第三栅电极122、132、142均可以包括例如导电金属氧化物或导电金属氮氧化物。
第一至第三覆盖层123、133和143均可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)和/或碳氮氧化硅(SiOCN)。
第一至第三栅极间隔物124、134和144均可以包括例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)和/或空气。
层间绝缘层150可以覆盖第一至第三栅极结构120、130和140以及隔离区域STI。层间绝缘层150可以包括例如氧化硅(SiO2)、氮化硅(SiN)和/或氮氧化硅(SiON)。层间绝缘层150可以由单个层形成。在一些示例实施例中，层间绝缘层150可以由多个层形成。
在图1中所示的示例实施例中，衬底100的第一区域I包括顺序堆叠的第一硅层101、绝缘层102和第二硅层103，并且衬底100的第二区域II和第三区域III可以包括与第一硅层101共面的第三硅层104，其中第二沟道层112和第三沟道层113均在第三硅层104中。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15和图16是示出根据本发明构思的一些示例实施例的制造半导体器件的方法中的各阶段的视图。将理解的是，在一些示例实施例中，根据一些示例实施例的制造半导体器件的方法可以省略图2至图16所示的操作中的至少一些操作，和/或可以以与图2至图16所示的操作顺序(例如，次序)不同的顺序执行图2至图16所示的操作中的至少一些操作。
参照图2，可以提供包括顺序堆叠的第一硅层101、绝缘层102和第二硅层103的衬底100(例如，在用于制造的给定位置呈现，其中，给定位置在特定制造设备上，在关于特定制造设备的特定位置呈现等)。重申，可以提供包括第一硅层101、绝缘层102和第二硅层103的顺序堆叠件的衬底100。在一些示例实施例中，提供衬底100可以包括例如基于顺序地形成层101、102、103来形成衬底100。衬底100可以包括彼此相邻的第一区域I、第二区域II和第三区域III。
可以在衬底100的上表面100a上共形地形成焊盘氧化物层10。也就是说，焊盘氧化物层10可以共形地形成在第二硅层103上。
参照图3，可以在焊盘氧化物层10上形成第一掩模图案M1。可以使用第一掩模图案M1作为蚀刻掩模来蚀刻焊盘氧化物层10的一部分和第二硅层103的一部分，以在第二硅层103中形成沟道沟槽CT。沟道沟槽CT可以形成在第一至第三区域I、II和III中的每个区域中，但是本发明构思不限于此。例如，沟道沟槽CT可以仅形成在第一区域I中。
参照图4，可以在沟道沟槽CT中形成第一沟道层111。因此，在沟道沟槽CT形成在第二硅层103中的情况下，第一沟道层111可以形成在第二硅层103中，使得第一沟道层111与第二硅层103至少部分地共面，至少如图4至图5所示。第一沟道层111可以包括或整个地包括例如硅锗(SiGe)。可以使用暴露在沟道沟槽CT的侧壁和底表面上的硅作为晶种，基于在沟道沟槽CT中的外延生长来形成第一沟道层111。例如，可以在沟道沟槽CT中外延生长作为第一沟道层111的硅锗层SiGe。如图所示，第一沟道层111可以形成在位于衬底100的独立的区域I、II和III中的不同的沟道沟槽CT中。在一些示例实施例中，衬底100的每个区域可以被限定为沿第二方向Y延伸到上表面100a的高度；因为沟道沟槽CT从上表面100a延伸到衬底100的内部，并且第一沟道层111形成在所述沟道沟槽CT内，所以第一沟道层111可以被理解为形成在衬底100的形成有沟道沟槽CT的相应的一个或更多个区域“中”。因此，将理解的是，第一沟道层111可以例如基于形成在衬底100的各个区域的各个沟道沟槽CT中，而形成在衬底100的第一区域I、衬底100的第二区域II和/或衬底100的第三区域III中。因此，在一些示例实施例中，第一沟道层111的形成可以包括：在衬底中形成沟道沟槽CT，例如如图3所示；以及进一步在沟道沟槽CT中形成第一沟道层111以部分或完全填充沟道沟槽CT，但是示例实施例不限于此。
可以在第一沟道层111、第一掩模图案Ml以及暴露的沟道沟槽CT的侧壁上共形地形成覆盖氧化物层20。
参照图5，第一沟道层111的上部可以被氧化，因此可以形成氧化硅(SiO2)膜并且可以析出锗(Ge)。析出的锗(Ge)可以与第一沟道层111下方的第二硅层103反应以形成硅锗(SiGe)膜。
结果，如图5所示，第一沟道层111的上表面可以降低，并且第一沟道层111的下表面可以接触(例如，直接接触)绝缘层102。
参照图6，可以执行平坦化工艺(例如，化学机械抛光(CMP)工艺)以去除第一掩模图案M1和位于第一沟道层111上的覆盖氧化层20的一部分。在平坦化工艺期间，焊盘氧化物层10可以用作蚀刻停止层。
参照图7，可以在焊盘氧化物层10和覆盖氧化物层20上形成第二掩模图案M2。可以使用第二掩模图案M2作为蚀刻掩模来蚀刻焊盘氧化物层10的一部分、覆盖氧化物层20的一部分、第一沟道层111的一部分以及衬底100，以在衬底100中形成隔离沟槽STIT。第一至第三区域I、II和III可以通过隔离沟槽STIT彼此分隔开(例如，至少部分地隔离成彼此不直接接触和/或具有彼此电隔离的一个或更多个部分)。
隔离沟槽STIT可以形成在第一至第三区域I、II和III中的每个区域中，使得NMOS区域(参见图1的N)和PMOS区域(参见图1的P)可以分隔开。
隔离材料层30可以形成在第二掩模图案M2上并且可以填充隔离沟槽STIT。
参照图8，可以执行附加的平坦化工艺(例如，CMP工艺)以去除第二掩模图案M2的一部分和隔离材料层30的一部分。
可以去除第二掩模图案M2，从而形成隔离区域STI。
如图8所示，隔离区域STI的一部分可以在焊盘氧化物层10的上表面上方沿第二方向Y突出，但是本发明构思不限于此。在一些示例实施例中，隔离区域STI的上表面可以与焊盘氧化物层10的上表面共面。如图所示，隔离区域STI可以至少部分地将第一区域I和第二区域II隔离成彼此不直接接触，可以至少部分地将第二区域II和第三区域III隔离成彼此不直接接触等。因此，至少如图8所示，将理解的是，根据图2至图16中所示的一些示例实施例的方法可以包括在衬底100中形成隔离区域STI以至少部分地将第一区域I和第二区域II隔离成彼此不直接接触。还将理解，可以在形成第一沟道层111之后在衬底100中形成隔离区域STI。
如图所示，隔离区域STI可以将第一区域I的一部分(例如，第一区域I中的绝缘层102的一部分和第二硅层103的一部分)与第二区域II的一部分(例如，第二区域II中的绝缘层102的一部分和第二硅层103的一部分)电隔离，但是可以不将第一区域I的单独部分(例如，第一硅层101)与第二区域II的单独部分(例如，第一硅层101)电隔离。如图所示，隔离区域STI可以将第二区域II的一部分(例如，第二区域II中的绝缘层102的一部分和第二硅层103的一部分)与第三区域III的一部分(例如，第三区域III中的绝缘层102的一部分和第二硅层103的一部分)电隔离，但是可以不将第二区域II的单独部分(例如，第一硅层101)与第三区域III的单独部分(例如，第一硅层101)电隔离。因此，至少如图8所示，将理解的是，根据图2至图16所示的一些示例实施例的方法可以包括在衬底100中形成隔离区域STI以将第一区域I的一部分与第二区域II的一部分电隔离。还将理解，可以在形成第一沟道层111之后在衬底100中形成隔离区域STI。
参照图9，可以蚀刻衬底100的第二区域II和第三区域III中的每个区域的上表面100a以暴露第一硅层101的上表面。例如，可以将衬底100蚀刻成厚度为约
Figure BDA0002414538030000131
至约
Figure BDA0002414538030000132
在一些示例实施例中，可以蚀刻第二区域II或第三区域III中的仅一个区域的上表面100a以暴露被蚀刻的区域中的第一硅层101的上表面。
具体地，可以使用形成在第一区域I上的掩模图案作为蚀刻掩模去除第二区域II和第三区域III中的每个区域中的焊盘氧化物层10、覆盖氧化物层20、第二硅层103、绝缘层102以及隔离区域STI的一部分。
参照图10，可以形成保护层160以覆盖衬底100的第一至第三区域I、II和III。保护层160可以包括例如氮化硅。如图10所示，保护层160可以形成在衬底100的第一区域I以及衬底的被蚀刻的第二区域II上，以覆盖(例如，以免暴露)衬底100的第一区域I中的第一沟道层111，并覆盖衬底100的第二区域II，使得保护层160的单独的第一至第三部分160-1、160-2和160-3形成在衬底100的单独的各个区域I至III上。如图10所示，保护层160可以是单个连续的均匀的层(例如单个的整体部分)，其可以理解为具有由衬底100的单独的各个区域I、II、III限定的单独的部分160-1、160-2、160-3，部分160-1、160-2、160-3分别直接或间接位于区域I、II、III上。在一些示例实施例中，保护层160可以形成为仅覆盖衬底100的一个或一些区域。例如，在一些示例实施例中，保护层160可以形成为覆盖衬底100的第一区域I和第二区域II，而不覆盖第三区域III。在一些示例实施例中，例如在衬底100省略第二区域II并且因此第一区域I和第三区域III彼此直接相邻的情况下，保护层160可以形成为覆盖衬底100的第一区域I和第三区域III，而不覆盖第二区域II。
参照图11，可以去除保护层160的位于第二区域II和第三区域III上的一部分。具体地，可以使用形成在第一区域I上的掩模图案作为蚀刻掩模，来蚀刻保护层160的位于第二区域II和第三区域III中的每个区域上的一个或更多个部分160-2和160-3，以将它们去除。如图11所示，可以去除保护层160的第二部分160-2和第三部分160-3，仅留下保护层160的位于衬底100的第一区域I上的第一部分160-1。在一些示例实施例中，仅去除保护层160的位于衬底100的第二区域II上的第二部分160-2。
可以执行杂质注入工艺以在衬底100中注入杂质，因此可以在第一至第三区域I、II和III的每个区域中形成NMOS区域N和PMOS区域P。另外，通过杂质注入工艺，可以在第二区域II的第一硅层101的上表面中形成第二源极/漏极区域135，并且可以在第三区域III中的第一硅层101的上表面中形成第三源极/漏极区域145。在一些示例实施例中，通过杂质注入工艺，可以在第二区域II的PMOS区域P中的第二源极/漏极区域135之间的第一硅层101中形成第二沟道层112，并可以在第三区域III的PMOS区域P中的第三源极/漏极区域145之间的第一硅层101中形成第三沟道层113。因此，在去除保护层160的第二部分160-2和第三部分160-3之后，可以至少在衬底100的第二区域II中形成第二沟道层112，并且可以至少在衬底100的第三区域III中形成第三沟道层113。
第一沟道层111可以通过如参照图4所描述的外延生长形成，第二沟道层112和第三沟道层113可以通过杂质注入工艺形成。
第二沟道层112和第三沟道层113可以包括例如硅锗，但是本发明构思不限于此。
保护层160可以防止第一沟道层111被氧化，并且可以防止从第一沟道层111析出锗(Ge)。
参照图12至图14，可以形成栅极绝缘材料层(例如，第一氧化物层171和第二氧化物层172)以覆盖第一区域I上的保护层160、第二区域II中的第一硅层101和第三区域III中的第一硅层101。在一些示例实施例中，可以在保护层160上和衬底100的第二区域II上仅形成一个栅极绝缘材料层(例如，第一氧化物层171或第二氧化物层172中的仅一个，例如，仅第一氧化物层171)。
参照图12，可以共形地形成第一氧化物层171作为栅极绝缘材料层，以覆盖第一区域I上的保护层160、第二区域II中的第一硅层101和第三区域III中的第一硅层101。可以在隔离区域STI、第二源极/漏极区域135、第三源极/漏极区域145、第二沟道层112和第三沟道层113上形成第一氧化物层171。如图12所示，第一氧化物层171可以是单个的连续的均匀的层(例如，单个的整体部分)，其可以理解为具有由衬底100的单独的相应区域I、II、III限定的单独的部分171-1、171-2、171-3，部分171-1、171-2、171-3分别直接或间接位于衬底100的区域I、II、III上。
参照图13，可以使用形成在第一区域I和第二区域II上的第一氧化物层171上的掩模图案作为蚀刻掩模，来去除第三区域III上的第一氧化物层171(例如，第一氧化物层171的第三部分171-3)。因此，可以在保护层160的剩余的第一部分160-1上和衬底100的暴露的第二区域II(例如，衬底100的第二区域II的上表面101u)上形成作为第一氧化物层171的栅极绝缘材料层，使得第一氧化物层171是包括第一部分171-1和第二部分171-2的连续的层，其中，第一部分171-1与保护层160的剩余的第一部分的至少一个表面(例如，上表面160u和/或侧表面160s)直接接触，第二部分171-2与衬底100的至少第二区域II的上表面101u直接接触。
尽管至少图11至图13示出了在第一区域I与第二区域II之间的边界上方延伸的少量的保护层160，但是图11至图13所示的保护层160将被理解为仅包括保护层160的第一部分160-1。类似地，尽管图13至图16示出了在第二区域III与第三区域III之间的边界上方延伸的少量的第一氧化物层171，但是图13至图16所示的第一氧化物层171将被理解为仅包括第一氧化物层171的第一部分171-1和第二部分171-2。在一些示例实施例中，第一氧化物层171可以被称为栅极绝缘材料层，并且第一氧化物层171的第一部分171-1、第二部分171-2和第三部分171-3可以分别被称为栅极绝缘材料层的第一部分、第二部分和第三部分。
参照图14，可以共形地形成作为单独的栅极绝缘材料层的第二氧化物层172，以覆盖第一区域I上的第一氧化物层171、第二区域II上的第一氧化物层171、第三区域III中的第一硅层101。第二氧化物层172可以形成在暴露的隔离区域STI、第三源极/漏极区域145和第三沟道层113上。如图14所示，第二氧化物层172可以是单个的连续的均匀的层(例如，单个的整体部分)，其可以理解为具有由衬底100的单独的相应的区域I、II、III限定的单独的部分172-1、172-2、172-3，部分172-1、172-2、172-3分别直接或间接地位于衬底100的区域I、II、III上方。
因此，形成栅极绝缘材料层可以包括：去除第一氧化物层171的位于衬底100的第三区域III上的第三部分171-3；以及至少在第一氧化物层171的剩余的第一部分171-1和第二部分171-2上以及在衬底100的暴露的第三区域III(例如，衬底100的第三区域III的上表面101u)上形成第二氧化物层172，使得第二氧化物层172是包括第一部分172-1、第二部分172-2和第三部分172-3的连续的层，第一部分172-1与第一氧化物层171的剩余的第一部分171-1的至少一个表面171s直接接触，第二部分172-2与第一氧化物层171的剩余的第二部分171-2的至少一个表面171s直接接触，第三部分172-3至少与衬底100的第三区域III的上表面101u直接接触。第二氧化物层172可以省略第三部分172-3。在一些示例实施例中，第一氧化物层171和第二氧化物层172可以被统称为栅极绝缘材料层。
将理解的是，在一些示例实施例中，可以省略第二区域II，使得衬底100的第三区域III被称为衬底的第二区域。
第二氧化物层172可以形成为比第一氧化物层171薄，使得第一氧化物层171具有在第二方向Y上的基本均匀的厚度171T(例如，在平行于衬底的上表面100a延伸的水平表面上，与厚度171T的列举的幅值偏差多至10％)，第二氧化物层172具有在第二方向Y上的基本均匀的厚度172T(例如，在平行于衬底的上表面100a延伸的水平表面上，与厚度172T的列举的幅值偏差多至10％)，并且第一氧化物层171的厚度171T大于第二氧化物层172的厚度172T。
虽然栅极绝缘材料层(例如，第一氧化物层171和第二氧化物层172)是在高温下形成的，但是保护层160可以防止第一沟道层111被氧化并且可以防止从第一沟道层111析出锗(Ge)。
参照图15，可以在第二区域II和第三区域III上的第二氧化物层172上形成第三掩模图案M3。第三掩模图案M3可以是例如光刻胶图案，但是本发明构思不限于此。
可以使用第三掩模图案M3作为蚀刻掩模顺序地去除形成在衬底的第一区域上的第二氧化物层172、第一氧化物层171、保护层160、焊盘氧化物层10和覆盖氧化物层20。
具体地，可以通过湿法蚀刻工艺去除第二氧化物层172和第一氧化物层171。保护层160可以防止在通过湿法蚀刻工艺去除第二氧化物层172和第一氧化物层171时蚀刻第一区域I中的隔离区域STI，从而可以防止在隔离区域STI中出现凹陷现象。
可以通过干法蚀刻工艺去除保护层160。在一些示例实施例中，可以通过湿法蚀刻工艺去除保护层160。
相应地，如图15所示，至少可以去除位于衬底100的第一区域I上的保护层160的第一部分160-1和第一氧化物层171的第一部分171-1(例如，栅极绝缘材料层的第一部分)。
可以通过湿法蚀刻工艺去除焊盘氧化物层10和覆盖氧化物层20。
通过前述工艺，可以暴露第一区域I中的第一沟道层111的上表面和第二硅层103的上表面。
参照图16，在去除第三掩模图案M3之后，可以在衬底100的第一至第三区域I、II和III上共形地形成作为栅极绝缘材料层的第三氧化物层173。具体地，第三氧化物层173可以形成在暴露的隔离区域STI、第二硅层103、第一沟道层111和第二氧化物层172上。第三氧化物层173可以形成为比第二氧化物层172薄。第三氧化物层173可以形成为比第一氧化物层171薄。
再次参照图1，可以在第一区域I中的第二硅层103和第一沟道层111上形成第一栅极结构120。可以在第二区域II中的第一硅层101和第二沟道层112上形成第二栅极结构130。可以在第三区域III中的第一硅层101和第三沟道层113上形成第三栅极结构140。
第一至第三栅极结构120、130和140可以通过先栅极工艺形成。
可以在第一栅极结构120的相对侧处在第一沟道层111和第二硅层103中形成第一源极/漏极区域125。可以形成层间绝缘层150以覆盖第一至第三栅极结构120、130和140以及衬底100。
因此，可以通过上述工艺制造如图1所示的半导体器件。
在根据一些示例实施例的制造半导体器件的方法中，通过在高温工艺期间在形成低压晶体管的区域中的硅锗沟道(SiGe)层上形成保护层160，可以防止硅锗沟道(SiGe)层被氧化，并且可以防止从硅锗沟道(SiGe)层析出锗。
在根据一些示例实施例的制造半导体器件的方法中，当对形成高压晶体管的区域执行湿法蚀刻工艺时，通过在形成低压晶体管的区域中的硅锗沟道层(SiGe)上形成保护层160，可以防止在形成低压晶体管的区域中的隔离区域STI中出现凹陷现象。
参照图17描述根据一些示例实施例的制造半导体器件的方法。描述图1至图16所示的制造半导体器件的方法与图17的制造半导体器件的方法之间的不同之处。
图17是示出根据本发明构思的一些示例实施例的半导体器件的视图。
参照图17，在执行了参照图2至图16描述的工艺之后，可以在第一区域I中的第二硅层103和第一沟道层111上形成第一栅极结构220。可以在第二区域II中的第一硅层101和第二沟道层112上形成第二栅极结构230。可以在第三区域III中的第一硅层101和第三沟道层113上形成第三栅极结构240。
第一至第三栅极结构220、230和240可以通过后栅极工艺形成。
第一栅极结构220可以包括第一栅极绝缘层221、第一栅电极222、第一覆盖层223、第一栅极间隔物224和第一高k介电层226。
第一栅极绝缘层221可以形成在第一区域I中的NMOS区域N中的第二硅层103上以及第一区域I中的PMOS区域P中的第一沟道层111上。
限定第一栅极沟槽GT1的第一栅极间隔物224可以形成在第一栅极绝缘层221上。第一高k介电层226可以沿着第一栅极沟槽GT1的侧壁和底表面形成。第一栅电极222和第一覆盖层223可以顺序地形成在第一高k介电层226上并且可以填充第一栅极沟槽GT1。
第二栅极结构230可以包括第二栅极绝缘层231、第二栅电极232、第二覆盖层233、第二栅极间隔物234和第二高k介电层236。
第二栅极绝缘层231可以形成在第二区域II中的NMOS区域N中的第一硅层101上以及第二区域II中的PMOS区域P中的第二沟道层112上，因此，第二栅极绝缘层231可以位于衬底100的第二区域II上。
限定第二栅极沟槽GT2的第二栅极间隔物234可以形成在第二栅极绝缘层231上。第二高k介电层236可以沿着第二栅极沟槽GT2的侧壁和底表面形成。第二栅电极232和第二覆盖层233可以顺序地形成在第二高k介电层236上，并且可以填充第二栅极沟槽GT2。
第三栅极结构240可以包括第三栅极绝缘层241、第三栅电极242、第三覆盖层243、第三栅极间隔物244和第三高k介电层246。
第三栅极绝缘层241可以形成在第三区域III中的NMOS区域N中的第一硅层101上以及第三区域III中的PMOS区域P中的第三沟道层113上，因此，第三栅极绝缘层241可以位于衬底100的第三区域III上。
限定第三栅极沟槽GT3的第三栅极间隔物244可以形成在第三栅极绝缘层241上。第三高k介电层246可以沿着第三栅极沟槽GT3的侧壁和底表面形成。第三栅电极242和第三覆盖层243可以顺序地形成在第三高k介电层246上，并且可以填充第三栅极沟槽GT3。
图18和图19是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的视图。主要描述如图1至图16所示的制造半导体器件的方法与图18和图19的制造半导体器件的方法之间的不同之处。
参照图18和图19，可以在体硅衬底300的上表面300a上共形地形成焊盘氧化物层10。
接下来，在执行了与参照图3至图16描述的工艺类似的工艺之后，可以执行如图1所示的制造工艺以制造图19的半导体器件。
例如，体硅衬底300的第二区域II和第三区域III每者的蚀刻后的厚度300T可以大于
Figure BDA0002414538030000191
并且等于或小于大约
Figure BDA0002414538030000192
但是本发明构思不限于此。在一些示例实施例中，可以省略蚀刻体硅衬底300的第二区域II和第三区域III中的每个区域的工艺。即，体硅衬底300的第一至第三区域I、II和III的各个上表面300a可以彼此共面。
图20是示出根据本发明构思的一些示例实施例的半导体器件的视图。主要描述如图1至图19所示的制造半导体器件的方法与制造图20的半导体器件的方法之间的不同之处。
参照图20，可以在衬底400的上表面400a上形成焊盘氧化物层10(参见图18)。
接下来，在执行了与参照图3至图16描述的工艺类似的工艺之后，可以执行如图17所示的工艺以制造图20的半导体器件。
图21、图22和图23是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的视图。主要描述如图1至图16所示的制造半导体器件的方法与图21至图23的制造半导体器件的方法之间的不同之处。
参照图21，可以提供包括顺序堆叠的第一硅层101、绝缘层102和第二硅层103的衬底100。可以在衬底100的上表面100a上共形地形成沟道材料层510。
可以使用第二硅层103的上表面作为晶种，基于在衬底100上的外延生长来形成沟道材料层510。
参照图22，可以使用形成在沟道材料层510上的掩模图案作为蚀刻掩模来蚀刻沟道材料层510，以在衬底100的第一至第三区域I、II和III中的每个区域的上表面100a上形成第一沟道层511。因此，将理解的是，形成第一沟道层511可以包括：在衬底100上形成沟道材料层510；以及将沟道材料层510图案化以形成第一沟道层511。
可以共形地形成覆盖氧化物层20以覆盖暴露的衬底100的上表面100a和第一沟道层511。
在执行了参照图7至图16描述的工艺之后，可以执行如图1所示的工艺，以制造图23的半导体器件。
图24、图25和图26是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的视图。描述如图1至图16示出的制造半导体器件的方法与图24至图26的制造半导体器件的方法之间的不同之处。
参照图24，可以在体硅衬底600的上表面600a上共形地形成沟道材料层610。可以使用体硅衬底600的上表面600a作为晶种通过外延生长来形成沟道材料层610。
参照图25，可以使用形成在沟道材料层610上的掩模图案作为蚀刻掩模来蚀刻沟道材料层610，以在体硅衬底600的第一至第三区域I、II和III中的每个区域的上表面600a上形成第一沟道层611。
可以共形地形成覆盖氧化物层20以覆盖暴露的体硅衬底600的上表面600a和第一沟道层611。
在执行了与参照图7至图16描述的工艺类似的工艺之后，可以执行如图1所示的工艺，以制造图26的半导体器件。
尽管已经参考本发明构思的一些示例实施例示出并描述了本发明构思，但是本领域普通技术人员将理解，在不脱离如所附权利要求阐述的本发明构思的精神和范围的情况下，可以对示例实施例进行形式和细节上的各种改变。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
在衬底的第一区域中形成第一沟道层，所述衬底包括所述第一区域和第二区域；
在所述衬底中形成隔离区域，以将所述第一区域的一部分与所述第二区域的一部分电隔离；
蚀刻所述衬底的所述第二区域的上表面；
形成覆盖所述衬底的所述第一区域中的所述第一沟道层并且覆盖所述衬底的所述第二区域的保护层；
去除所述衬底的所述第二区域上的所述保护层；
在所述保护层上和所述衬底的所述第二区域上形成栅极绝缘材料层；以及
去除所述衬底的所述第一区域上的所述栅极绝缘材料层和所述保护层。
2.根据权利要求1所述的方法，其中，形成所述第一沟道层包括：
在所述衬底中形成沟道沟槽；以及
在所述沟道沟槽中形成所述第一沟道层。
3.根据权利要求2所述的方法，其中，所述第一沟道层是基于所述沟道沟槽中的外延生长形成的。
4.根据权利要求1所述的方法，其中，形成所述第一沟道层包括：
在所述衬底上形成沟道材料层；以及
将所述沟道材料层图案化以形成所述第一沟道层。
5.根据权利要求4所述的方法，其中，所述沟道材料层是基于所述衬底上的外延生长而形成在所述衬底上的。
6.根据权利要求1所述的方法，其中，所述衬底包括顺序堆叠的第一硅层、绝缘层和第二硅层。
7.根据权利要求6所述的方法，其中，所述第一沟道层形成在所述第二硅层中。
8.根据权利要求7所述的方法，其中，所述第一沟道层直接接触所述绝缘层。
9.根据权利要求6所述的方法，其中，
所述绝缘层的厚度在
Figure FDA0002414538020000021
至
Figure FDA0002414538020000022
的范围内，并且
所述第二硅层的厚度在
Figure FDA0002414538020000023
至
Figure FDA0002414538020000024
的范围内。
10.根据权利要求1所述的方法，其中，所述衬底是体硅衬底。
11.根据权利要求10所述的方法，其中，所述衬底的所述第二区域的蚀刻后的厚度大于
Figure FDA0002414538020000025
并且等于或小于
Figure FDA0002414538020000026
12.根据权利要求1所述的方法，其中，形成所述栅极绝缘材料层包括：
形成第一氧化物层以覆盖所述第一区域上的所述保护层并且覆盖所述衬底的所述第二区域；
去除所述衬底的所述第二区域上的所述第一氧化物层；以及
在所述第一氧化物层上和所述衬底的所述第二区域上形成第二氧化物层。
13.根据权利要求12所述的方法，其中，所述第一氧化物层的厚度大于所述第二氧化物层的厚度。
14.一种制造半导体器件的方法，所述方法包括：
在衬底的第一区域中形成第一沟道层，所述衬底包括所述第一区域和第二区域，所述第一沟道层包括硅锗；
蚀刻所述衬底的所述第二区域的上表面；
形成保护层，所述保护层覆盖所述衬底的所述第一区域中的所述第一沟道层并且覆盖所述衬底的所述第二区域；
去除所述衬底的所述第二区域上的所述保护层；
在所述衬底的所述第二区域中形成第二沟道层；
形成栅极绝缘材料层，以覆盖所述保护层并覆盖所述衬底的所述第二区域；以及
去除所述衬底的所述第一区域上的所述栅极绝缘材料层和所述保护层，
其中，所述衬底包括顺序堆叠的第一硅层、绝缘层和第二硅层，
其中，所述第一沟道层形成在所述第二硅层中。
15.根据权利要求14所述的方法，所述方法还包括：
在形成所述第一沟道层之后，在所述衬底中形成隔离区域，
其中，所述隔离区域将所述第一区域的一部分与所述第二区域的一部分电隔离。
16.根据权利要求14所述的方法，其中，形成所述第一沟道层包括：
在所述衬底中形成沟道沟槽；以及
在所述沟道沟槽中基于外延生成形成所述第一沟道层。
17.根据权利要求14所述的方法，其中，形成所述栅极绝缘材料层包括：
形成第一氧化物层，以覆盖所述第一区域上的所述保护层并且覆盖所述衬底的所述第二区域；
去除所述衬底的所述第一区域上的所述第一氧化物层和所述保护层；以及
在所述衬底的所述第二区域的所述第一氧化物层上形成第二氧化物层。
18.一种半导体器件，包括：
衬底，所述衬底包括第一区域、第二区域和第三区域；
位于所述衬底中的隔离区域，所述隔离区域将所述第一区域、所述第二区域和所述第三区域的相应的部分彼此电隔离；
位于所述衬底的所述第一区域中的第一沟道层；
位于所述第一沟道层上的第一栅极绝缘层；
位于所述衬底的所述第二区域上的第二栅极绝缘层；
位于所述衬底的所述第三区域上的第三栅极绝缘层；
位于所述第一沟道层中的第一源极/漏极区域；
位于所述衬底的所述第二区域中的第二源极/漏极区域；
位于所述衬底的所述第二区域中并且位于所述第二源极/漏极区域之间的第二沟道层；
位于所述衬底的所述第三区域中的第三源极/漏极区域；以及
位于所述衬底的所述第三区域中并且位于所述第三源极/漏极区域之间的第三沟道层，
其中，相对于所述第二沟道层的上表面和所述第三沟道层的上表面两者，所述第一沟道层的上表面远离所述衬底的底表面。
19.根据权利要求18所述的半导体器件，其中，
所述第一沟道层包括硅锗，并且
所述第二沟道层和所述第三沟道层包括硅。
20.根据权利要求18所述的半导体器件，其中，
所述第一栅极绝缘层在垂直于所述衬底的上表面延伸的竖直方向上的厚度小于所述第三栅极绝缘层在所述竖直方向上的厚度，并且
所述第二栅极绝缘层在所述竖直方向上的厚度大于所述第三栅极绝缘层在所述竖直方向上的所述厚度。
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