KR20120125272A - 반도체 장치 - Google Patents

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Abstract

본 발명은, 다른 특성의 반도체 소자를 일체로 가지면서, 고집적화를 실현할 수 있는 새로운 구성의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
제 1 반도체 재료가 이용된 제 1 채널 형성 영역과, 제 1 게이트 전극을 포함하는 제 1 트랜지스터와, 제 1 게이트 전극과 일체로 형성된 제 2 소스 전극 및 제 2 드레인 전극의 한쪽과, 제 2 반도체 재료가 이용되고, 제 2 소스 전극 및 제 2 드레인 전극과 전기적으로 접속된 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터를 구비한 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시된 본 발명은, 다른 반도체 재료를 이용한 반도체 장치 및 그 제작 방법에 관한 것이다.
금속 산화물은 다양하게 존재하고, 다양한 용도에 이용되고 있다. 산화 인듐은 잘 알려진 재료이며, 액정 표시 장치 등에 필요한 투명 전극의 재료로서 이용되고 있다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들면, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있고, 이러한 금속 산화물을 채널 형성 영역에 이용한 박막 트랜지스터가 이미 알려져 있다(예를 들면, 특허문헌 1 내지 특허문헌 4, 비특허문헌 1 등 참조).
그런데, 금속 산화물에는, 일원계 산화물뿐만 아니라 다원계 산화물도 알려져 있다. 예를 들면, 호말러거스상(homologous phase)을 가지는 InGaO3(ZnO)m(m：자연수)은 In, Ga 및 Zn을 가지는 다원계 산화물 반도체로서 알려져 있다(예를 들면, 비특허문헌 2 내지 비특허문헌 4 등 참조).
그리고, 상기와 같은 In－Ga－Zn계 산화물로 구성되는 산화물 반도체도 박막 트랜지스터의 채널 형성 영역에 적용 가능하다는 것이 확인되고 있다(예를 들면, 특허문헌 5, 비특허문헌 5 및 비특허문헌 6 등 참조).
일본국 특개소 60－198861호 공보 일본국 특개평 8－264794호 공보 일본국 특표평 11－505377호 공보 일본국 특개 2000－150900호 공보 일본국 특개 2004－103957호 공보
M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, "A ferroelectric transparent thin-film transistor", Appl. Phys. Lett., 17 June 1996, Vol. 68, pp. 3650-3652 M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol. 93, pp. 298-315 N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m (m = 3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m (m = 7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol. 116, pp. 170-178 M. Nakamura, N. Kimizuka, T. Mohri, and M. Isobe, "Syntheses and crystal structures of new homologous compounds, indium iron zinc oxides (InFeO3(ZnO)m) (m: 자연수) and related compounds", KOTAI BUTSURI (SOLID STATE PHYSICS), 1993, Vol. 28, No. 5, pp. 317-327 K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol. 300, pp. 1269-1272 K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol. 432, pp. 488-492
그런데, 상술한 바와 같은 산화물 반도체를 이용한 트랜지스터의 특성은 종래부터 존재하는 실리콘을 이용한 트랜지스터의 특성과는 크게 다른 것으로 되어 있다. 따라서, 이러한 특성의 차이를 이용한 새로운 반도체 장치의 제안이 가능하다. 그리고 이 경우, 산화물 반도체를 이용한 트랜지스터와, 실리콘을 이용한 트랜지스터를 일체로 이용함으로써, 산화물 반도체를 이용한 트랜지스터의 전극과, 실리콘을 이용한 트랜지스터의 전극과의 사이에는, 소정의 접속 관계가 발생하게 된다.
통상, 반도체 장치의 동작의 고속화, 반도체 장치의 저소비 전력화, 반도체 장치의 저가격화 등을 실현하기 위해서는, 트랜지스터의 미세화, 반도체 장치의 고집적화 등의 방법을 취할 수 있다. 다른 재료로 이루어지는 트랜지스터를 일체로 이용하는 경우에는, 그 접속 관계가 복잡화되는 경향이 있기 때문에, 같은 재료로 이루어지는 트랜지스터만을 이용하는 경우와 비교하여, 고집적화라는 점에서는 불리하다.
따라서, 개시하는 발명의 일 양태는 다른 특성의 반도체 소자를 일체로 가지면서, 고집적화를 실현할 수 있는, 새로운 구성의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
개시하는 발명에 관한 반도체 장치에서는, 제 1 반도체 재료(예를 들면, 산화물 반도체 재료 이외의 재료(실리콘 등))를 이용한 트랜지스터의 게이트 전극과, 제 2 반도체 재료(예를 들면, 산화물 반도체 재료 등)를 이용한 트랜지스터의 소스 전극 또는 드레인 전극을 일체의 구성으로 한다. 보다 구체적인 구성으로서는, 예를 들면 이하의 것을 들 수 있다.
개시하는 발명의 다른 일 양태는, 제 1 반도체 재료가 이용된 제 1 채널 형성 영역과, 제 1 채널 형성 영역을 끼우도록 형성된 불순물 영역과, 제 1 채널 형성 영역 위의 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 제 1 게이트 전극과, 불순물 영역과 전기적으로 접속된 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와, 제 1 게이트 전극과 일체로 형성된 제 2 소스 전극 및 제 2 드레인 전극의 한쪽과, 제 1 게이트 전극과 분리하여 형성된 제 2 소스 전극 및 제 2 드레인 전극의 다른 한쪽과, 제 2 반도체 재료가 이용되고, 제 2 소스 전극 및 제 2 드레인 전극과 전기적으로 접속된 제 2 채널 형성 영역과, 제 2 채널 형성 영역 위의 제 2 게이트 절연층과, 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하는 제 2 트랜지스터를 구비한 반도체 장치이다.
개시하는 발명의 다른 일 양태는, 제 1 반도체 재료가 이용된 제 1 채널 형성 영역과, 제 1 채널 형성 영역을 끼우도록 형성된 불순물 영역과, 제 1 채널 형성 영역 위의 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 제 1 게이트 전극과, 불순물 영역과 전기적으로 접속된 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와, 제 1 게이트 전극과 일체로 형성된 제 2 소스 전극 및 제 2 드레인 전극의 한쪽과, 제 1 게이트 전극과 분리하여 형성된 제 2 소스 전극 및 제 2 드레인 전극의 다른 한쪽과, 제 2 반도체 재료가 이용되고, 제 2 소스 전극 및 제 2 드레인 전극과 전기적으로 접속된 제 2 채널 형성 영역과, 제 2 채널 형성 영역 위의 제 2 게이트 절연층과, 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하는 제 2 트랜지스터와, 제 2 소스 전극 또는 제 2 드레인 전극의 한쪽과, 제 2 게이트 절연층과, 제 2 게이트 절연층 위의 용량 소자용 전극을 포함하는 용량 소자를 구비한 반도체 장치이다.
개시하는 발명의 다른 일 양태는, 제 1 반도체 재료가 이용된 제 1 채널 형성 영역과, 제 1 채널 형성 영역을 끼우도록 형성된 불순물 영역과, 제 1 채널 형성 영역 위의 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 제 1 게이트 전극과, 불순물 영역과 전기적으로 접속된 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와, 제 1 게이트 전극과 일체로 형성된 제 2 소스 전극 및 제 2 드레인 전극의 한쪽과, 제 1 게이트 전극과 분리하여 형성된 제 2 소스 전극 및 제 2 드레인 전극의 다른 한쪽과, 제 2 반도체 재료가 이용되고, 제 2 소스 전극 및 제 2 드레인 전극과 전기적으로 접속된 제 2 채널 형성 영역과, 제 2 채널 형성 영역 위의 제 2 게이트 절연층과, 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하는 제 2 트랜지스터와, 제 2 소스 전극 및 제 2 드레인 전극의 한쪽과, 제 2 채널 형성 영역을 일부에 포함하는 산화물 반도체층과, 제 2 게이트 절연층과, 제 2 게이트 절연층 위의 용량 소자용 전극을 포함하는 용량 소자를 구비한 반도체 장치이다.
상기에 있어서, 제 1 반도체 재료는 제 2 반도체 재료와는 다른 반도체 재료로 할 수 있다. 또한, 제 2 반도체 재료는 산화물 반도체 재료로 할 수 있다.
또한, 상기에서는, 산화물 반도체 재료를 이용하여 트랜지스터의 채널 형성 영역을 구성하는 경우가 있지만, 개시하는 발명은 이것에 한정되지 않는다. 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들면, 탄화 실리콘을 비롯한 와이드 갭 재료(보다 구체적으로는, 예를 들면, 에너지 갭(Eg)이 3 eV보다 큰 반도체 재료) 등을 적용해도 좋다.
또한, 상기에 있어서, 제 1 트랜지스터의 스위칭 스피드는 제 2 트랜지스터의 스위칭 스피드보다 크게 할 수 있다. 또한, 제 2 트랜지스터의 오프 전류는 제 1 트랜지스터의 오프 전류보다 작게 할 수 있다.
또한, 본 명세서 등에 있어서 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 「바로 위쪽」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」이라는 표현이라면, 게이트 절연층과 게이트 전극과의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. 또한, 「위」 「아래」라는 용어는 설명의 편의를 위해 이용하는 표현에 지나지 않고, 특별히 언급하는 경우를 제외하고, 그 상하를 바꾸는 것도 포함한다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 이용되는 일이 있고, 그 반대도 또한 마찬가지이다. 또한 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체로 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 따라서, 본 명세서에서는, 「소스」나 「드레인」이라는 용어는 바꾸어 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 가지는 것」은 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이라면, 특별히 제한을 받지 않는다.
예를 들면, 「어떠한 전기적 작용을 가지는 것」에는, 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외의 각종 기능을 가지는 소자 등이 포함된다.
개시하는 발명에서는, 산화물 반도체 이외의 재료를 이용한 트랜지스터의 게이트 전극과, 산화물 반도체를 이용한 트랜지스터의 소스 전극 또는 드레인 전극을 일체의 구성으로 한다. 이것에 의해, 접속 관계가 복잡화되는 상황에서도, 고집적화의 실현이 용이하게 된다.
그리고, 이것에 의해, 오프 전류(오프 상태에서의 소스와 드레인간의 리크 전류)가 매우 작다는 산화물 반도체를 이용한 트랜지스터의 특성과, 충분한 고속 동작이 가능하다는 산화물 반도체 이외의 재료를 이용한 트랜지스터의 특성을 겸비하는 반도체 장치의 고집적화가 실현된다.
이와 같이, 개시하는 발명에 의해, 산화물 반도체 이외의 재료를 이용한 트랜지스터와 산화물 반도체를 이용한 트랜지스터를 일체로 구비하는 새로운 반도체 장치가 제공된다.
도 1(A-1), 도 1 (A-2), 도 1(B)는 반도체 장치의 단면도 및 평면도.
도 2(A-1), 도 2 (A-2), 도 2(B)는 반도체 장치의 단면도 및 평면도.
도 3(A-1), 도 3 (A-2), 도 3(B)는 반도체 장치의 단면도 및 평면도.
도 4(A) 내지 도 4(G)는 반도체 장치의 제작 공정에 관한 단면도.
도 5(A) 내지 도 5(D)는 반도체 장치의 제작 공정에 관한 단면도.
도 6(A-1), 도 6 (A-2)는 반도체 장치의 회로도.
도 7(A) 및 도 7(B)는 반도체 장치의 회로도.
도 8(A) 내지 도 8(C)는 반도체 장치의 회로도.
도 9(A) 내지 도 9(F)는 반도체 장치를 이용한 전자기기를 설명하기 위한 도면.
도 10은 산화물 반도체를 이용한 트랜지스터의 특성을 나타낸 도면.
도 11은 산화물 반도체를 이용한 트랜지스터의 특성 평가용 회로도.
도 12는 산화물 반도체를 이용한 트랜지스터의 특성 평가용 타이밍 차트.
도 13은 산화물 반도체를 이용한 트랜지스터의 특성을 나타낸 도면.
도 14는 산화물 반도체를 이용한 트랜지스터의 특성을 나타낸 도면.
도 15는 메모리 윈도우 폭의 조사 결과를 나타낸 도면.
본 발명의 실시형태의 일례에 대하여, 도면을 이용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은 이해를 쉽게 하기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제 1」, 「제 2」, 「제 3」 등의 서수는, 구성 요소의 혼동을 피하기 위해 붙여진 것이며, 수적으로 한정하는 것이 아니라는 것을 부기한다.
(실시형태 1)
본 실시형태에서는, 개시하는 발명의 일 양태에 관한 반도체 장치의 구성, 및 제작 방법에 대하여, 도 1(A-1), 도 1(A-2), 도 1(B), 도 2(A-1), 도 2(A-2), 도 2(B)는 도 3(A-1), 도 3(A-2), 도 3(B), 도 4(A) 내지 도 4(G), 도 5(A) 내지 도 5(D)를 참조하여 설명한다.
＜반도체 장치의 구성＞
도 1(A-1), 도 1(A-2), 도 1(B)는 반도체 장치의 구성의 일례이다. 도 1(A－1) 및 도 1(A－2)에는 반도체 장치의 단면을, 도 1(B)에는 반도체 장치의 평면을, 각각 나타낸다. 여기서, 도 1(A－1)은 도 1(B)의 A1－A2 및 B1－B2에서의 단면에 상당한다. 도 1(A－2)에 상당하는 평면은 일부의 구성을 제외하고 도 1(B)과 마찬가지이므로, 여기에서는 생략한다.
도 1(A-1), 도 1(A-2), 도 1(B)에 나타낸 반도체 장치는 산화물 반도체 이외의 재료를 이용한 트랜지스터(160)와, 산화물 반도체를 이용한 트랜지스터(162)를 가지고, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 또는 드레인 전극은 일체로 되어 있다. 또한, 트랜지스터(160)의 게이트 전극(트랜지스터(162)의 소스 전극 또는 드레인 전극이기도 함)과 전기적으로 접속된 용량 소자(164)를 가진다. 산화물 반도체 이외의 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는, 그 특성에 따라 장시간의 전하 보유를 가능하게 한다. 특히, 개시하는 발명에 관한 구성을 채용함으로써, 고도의 집적화가 용이하게 된다. 또한, 제작 공정을 간략화하는 것이 가능하다.
또한, 이하에 있어서, 트랜지스터는 모두 n 채널형 트랜지스터인 것으로서 설명하지만, p 채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 또한, 개시하는 발명의 기술적인 본질은, 정보를 보유하기 위해 산화물 반도체를 트랜지스터(162)에 이용하는 점에 있기 때문에, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 1(A-1), 도 1(A-2), 도 1(B)에서의 트랜지스터(160)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(100)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 불순물 영역(114) 및 고농도 불순물 영역(120)(이것들을 합하여 간단히 불순물 영역이라고도 부름)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트 전극(110a)과, 불순물 영역과 전기적으로 접속하는 소스 전극 또는 드레인 전극(152a), 및 소스 전극 또는 드레인 전극(152b)을 가진다.
여기서, 게이트 전극(110a)의 측면에는 사이드 월 절연층(118)이 형성되어 있다. 또한, 기판(100)의 표면에 수직인 방향에서 볼 때 사이드 월 절연층(118)과 중첩되지 않는 영역에는, 고농도 불순물 영역(120)을 가지고, 고농도 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 존재한다. 또한, 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되어 있다. 소스 전극 또는 드레인 전극(152a), 및 소스 전극 또는 드레인 전극(152b)은 트랜지스터(162)의 게이트 절연층(146) 및 층간 절연층(150)에 형성된 개구를 통하여, 금속 화합물 영역(124)과 전기적으로 접속되어 있다. 즉, 소스 전극 또는 드레인 전극(152a), 및 소스 전극 또는 드레인 전극(152b)은 금속 화합물 영역(124)을 통하여 고농도 불순물 영역(120) 및 불순물 영역(114)과 전기적으로 접속되어 있다. 또한, 트랜지스터(160)의 집적화 등을 위해, 사이드 월 절연층(118)이 형성되지 않는 경우도 있다. 또한, 트랜지스터(160)의 상부를 덮도록, 층간 절연층을 형성하는 경우가 있다.
도 1(A-1), 도 1(A-2), 도 1(B)에서 트랜지스터(162)는 트랜지스터(160)의 게이트 전극(110a)(의 일부)을 구성으로서 가지고 있다. 이 게이트 전극(110a)은 트랜지스터(162)에 있어서, 소스 전극 또는 드레인 전극의 한쪽으로서 기능한다. 즉, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽은 일체로 형성되어 있게 된다.
또한, 트랜지스터(162)는 소스 전극 또는 드레인 전극(110b)을 가지고 있다. 그리고, 채널 형성 영역을 포함하는 산화물 반도체층(144)이 게이트 전극(110a), 및 소스 전극 또는 드레인 전극(110b)과 전기적으로 접속되어 있다. 즉, 트랜지스터(162)의 소스 전극 및 드레인 전극은 트랜지스터(162)의 채널 형성 영역과 전기적으로 접속되어 있다.
또한, 트랜지스터(162)는 채널 형성 영역을 포함하는 산화물 반도체층(144) 위의 게이트 절연층(146)과, 게이트 절연층(146) 위의 게이트 전극(148a)을 포함하고 있다. 또한, 트랜지스터(162)의 상부를 덮도록, 층간 절연층을 형성해도 좋다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급됨으로써, 고순도화되어 있는 것인 것이 바람직하다. 구체적으로는, 예를 들면, 산화물 반도체층(144)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)으로 측정한 것이다. 이와 같이, 수소 농도가 충분히 저감되거나, 또는, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들면, 실온에서의 오프 전류(여기에서는, 단위 채널폭(1μm)당의 값)은 100 zA/μm(1 zA(젭트암페어)는 1×10－21 A) 이하, 바람직하게는, 10 zA/μm 이하가 된다. 이와 같이, i형화(진성화)된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
또한, 본 실시형태에서는, 트랜지스터(162)의 채널 형성 영역을 산화물 반도체층으로 구성하고 있지만, 개시하는 발명의 일 양태는 이것에 한정되지 않는다. 산화물 반도체 재료와 동등한 오프 전류 특성을 실현될 수 있는 재료, 예를 들면, 탄화 실리콘을 비롯한 와이드 갭 재료(Eg＞3 eV) 등을 적용해도 좋다.
도 1(A-1), 도 1(A-2), 도 1(B)에서의 용량 소자(164)는 적어도, 게이트 전극(110a), 게이트 절연층(146), 및 전극(148b)을 포함한다. 즉, 게이트 전극(110a)은 용량 소자(164)의 한쪽의 전극으로서 기능하고, 전극(148b)은 용량 소자(164)의 다른 한쪽의 전극으로서 기능하게 된다.
또한, 도 1(A－1)과 도 1(A－2)과의 차이는 용량 소자(164)가 산화물 반도체층(144)을 구성으로서 포함하는지 아닌지에 있다. 도 1(A－1)과 같이, 용량 소자(164)가 산화물 반도체층(144)을 포함하는 경우에는, 게이트 절연층(146)의 두께를 작게 하는 것에 기인하여 생길 수 있는 용량 소자(164)의 불량을 억제할 수 있다. 즉, 반도체 장치의 수율이 향상된다. 한편, 도 1(A－2)과 같이, 용량 소자(164)가 산화물 반도체층(144)을 포함하지 않는 경우에는, 산화물 반도체층(144)을 포함하는 경우와 비교하여 용량을 크게 취할 수 있는 경우가 있다.
또한, 트랜지스터(162) 및 용량 소자(164)에 있어서, 각 전극의 단부는 테이퍼 형상인 것이 바람직하다. 테이퍼각은, 예를 들면, 30°이상 60°이하로 한다. 또한, 테이퍼각은, 테이퍼 형상을 가지는 층(예를 들면, 게이트 전극(148a))을 그 단면(기판의 표면과 직교하는 면)에 수직인 방향으로부터 관찰했을 때에, 이 층의 측면과 바닥면이 이루는 각을 나타낸다. 이와 같이, 전극의 단부를 테이퍼 형상으로 함으로써, 전극을 덮는 층의 피복성을 향상하여, 단 끊김을 방지할 수 있다.
＜변형예＞
도 2(A-1), 도 2(A-2), 도 2(B)는 및 도 3(A-1), 도 3(A-2), 도 3(B)는 반도체 장치의 변형예이다. 도 2(A－1), 도 2(A－2), 도 3(A－1), 도 3(A－2)에는 반도체 장치의 단면을, 도 2(B), 도 3(B)에는 반도체 장치의 평면을 각각 나타낸다. 여기서, 도 2(A－1)는 도 2(B)의 A1－A2 및 B1－B2에서의 단면에 상당한다. 도 2(A－2)에 상당하는 평면은 일부의 구성을 제외하고 도 2(B)와 마찬가지이므로, 여기에서는 생략한다. 또한, 도 3(A－1)은 도 3(B)의 A1－A2 및 B1－B2에서의 단면에 상당한다. 도 3(A－2)에 상당하는 평면은 일부의 구성을 제외하고 도 3(B)과 마찬가지이므로, 여기에서는 생략한다.
도 2(A-1), 도 2(A-2), 도 2(B)에 나타낸 반도체 장치와 도 1에 나타낸 반도체 장치의 차이의 하나는, 사이드 월 절연층(118)의 유무이다. 즉, 도 2(A-1), 도 2(A-2), 도 2(B)에 나타낸 반도체 장치는 사이드 월 절연층을 가지지 않는다. 또한, 사이드 월 절연층을 형성하지 않은 것에 의해, 불순물 영역(114)이 형성되어 있지 않다. 이와 같이, 사이드 월 절연층을 형성하지 않는 경우는, 사이드 월 절연층을 형성하는 경우와 비교하여 집적화가 용이하다. 또한, 사이드 월 절연층을 형성하는 경우와 비교하여, 제작 공정을 간략화하는 것이 가능하다.
또한, 도 2(A－1)와 도 2(A－2)와의 차이는, 용량 소자(164)가 산화물 반도체층(144)을 구성으로서 포함하는지 아닌지에 있다. 효과 등에 대해서는 도 1(A－2)의 경우와 같다.
도 3(A-1), 도 3(A-2), 도 3(B)에 나타낸 반도체 장치와 도 1(A-1), 도 1(A-2), 도 1(B)에 나타낸 반도체 장치의 차이의 하나는, 사이드 월 절연층(118)의 유무이다. 즉, 도 3(A-1), 도 3(A-2), 도 3(B)에 나타낸 반도체 장치는 사이드 월 절연층을 가지지 않는다. 또한, 사이드 월 절연층을 형성하지 않은 것에 의해, 불순물 영역(114)이 형성되어 있지 않다.
또한, 도 3(A-1), 도 3(A-2), 도 3(B)에 나타낸 반도체 장치와 도 2(A-1), 도 2(A-2), 도 2(B)에 나타낸 반도체 장치의 차이의 하나는, 트랜지스터(160)의 소스 전극 또는 드레인 전극(152a), 소스 전극 또는 드레인 전극(152b)의 유무이다. 즉, 도 3(A-1), 도 3(A-2), 도 3(B)에 나타낸 반도체 장치는 트랜지스터(160)의 소스 영역(또는 소스 전극)과 인접하는 트랜지스터의 드레인 영역(또는 드레인 전극)이 일체로 되어 있기 때문에, 각 트랜지스터의 소스 전극과 드레인 전극이 생략되어 있다. 단, 단(端)의 트랜지스터(160)에는 소스 전극 또는 드레인 전극(152a), 소스 전극 또는 드레인 전극(152b)에 상당하는 전극이 형성된다.
이와 같이, 사이드 월 절연층을 형성하지 않고, 소스 전극과 드레인 전극의 일부를 생략하는 경우에는, 이것들을 형성하는 경우와 비교하여 집적화가 용이하다. 또한, 이것들을 형성하는 경우와 비교하여, 제작 공정을 간략화하는 것이 가능하다.
또한, 도 3(A－1)과 도 3(A－2)과의 차이는, 용량 소자(164)가 산화물 반도체층(144)을 구성으로서 포함하는지 아닌지에 있다. 효과 등에 대해서는 도 1(A－2)의 경우와 마찬가지이다.
＜반도체 장치의 제작 방법＞
다음에, 도 1(A-1), 도 1(A-2), 도 1(B)에 상당하는 반도체 장치의 제작 방법의 일례에 대하여 설명한다. 이하에서는, 먼저 제 1 트랜지스터(트랜지스터(160))의 제작 방법에 대하여 도 4(A) 내지 도 4(G)를 참조하여 설명하고, 그 후, 제 2 트랜지스터(트랜지스터(162)) 및 용량 소자(용량 소자(164))의 제작 방법에 대하여 도 5(A) 내지 도 5(D)를 참조하여 설명한다.
＜제 1 트랜지스터의 제작 방법＞
먼저, 제 1 트랜지스터인 트랜지스터(160)의 제작 방법에 대하여, 도 4를 참조하여 설명한다. 또한, 도 4(A) 내지 도 4(G)는 주로 트랜지스터(160)의 제작 공정을 나타내는 것이기 때문에, B1－B2에 관한 단면에 대해서는 생략한다.
우선, 반도체 재료를 포함하는 기판(100)을 준비한다(도 4(A) 참조). 반도체 재료를 포함하는 기판(100)으로서는, 실리콘이나 탄화 실리콘 등의 단결정반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기에서는, 반도체 재료를 포함하는 기판(100)으로서, 단결정 실리콘 기판을 이용하는 경우의 일례에 대하여 나타내는 것으로 한다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 위에 실리콘 반도체층이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체층이 형성된 구성의 기판도 포함하는 개념으로서 이용한다. 즉, 「SOI 기판」이 가지는 반도체층은 실리콘 반도체층으로 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연층을 통하여 반도체층이 형성된 구성의 것이 포함되는 것으로 한다.
기판(100) 위에는, 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(102)을 형성한다(도 4(A) 참조). 보호층(102)으로서는, 예를 들면, 산화 실리콘이나 질화 실리콘, 산질화 실리콘 등을 재료로 하는 절연층을 이용할 수 있다. 또한, 이 공정의 전후에, 트랜지스터의 스레숄드 전압을 제어하기 위해, n형의 도전성을 부여하는 불순물 원소나 p형의 도전성을 부여하는 불순물 원소를 기판(100)에 첨가해도 좋다. 반도체가 실리콘의 경우, n형의 도전성을 부여하는 불순물로서는, 예를 들면, 인이나 비소 등을 이용할 수 있다. 또한, p형의 도전성을 부여하는 불순물로서는, 예를 들면, 붕소, 알루미늄, 갈륨 등을 이용할 수 있다.
다음에, 상기의 보호층(102)을 마스크로서 에칭을 행하여, 보호층(102)으로 덮이지 않은 영역(노출되어 있는 영역)의 기판(100)의 일부를 제거한다. 이것에 의해 다른 반도체 영역과 분리된 반도체 영역(104)이 형성된다(도 4(B) 참조). 이 에칭에는, 드라이 에칭을 이용하는 것이 적합하지만, 웨트 에칭을 이용해도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라 적절히 선택할 수 있다.
다음에, 반도체 영역(104)을 덮도록 절연층을 형성하고, 반도체 영역(104)에 중첩하는 영역의 절연층을 선택적으로 제거함으로써, 소자 분리 절연층(106)을 형성한다(도 4(B) 참조). 이 절연층은 산화 실리콘이나 질화 실리콘, 산질화 실리콘 등을 이용하여 형성된다. 절연층의 제거 방법으로서는, CMP 등의 연마 처리나 에칭 처리 등이 있지만, 그 중 어느 것을 이용해도 좋다. 또한, 반도체 영역(104)의 형성 후, 또는, 소자 분리 절연층(106)의 형성 후에는, 상기 보호층(102)을 제거한다.
다음에, 반도체 영역(104) 위에 절연층을 형성하고, 이 절연층 위에 도전 재료를 포함하는 층을 형성한다.
절연층은 후의 게이트 절연층이 되는 것으로, CVD법이나 스퍼터링법 등을 이용하여 얻어지는 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하는 막의 단층 구조 또는 적층 구조로 하면 좋다. 그 밖에, 고밀도 플라즈마 처리나 열산화 처리에 의해, 반도체 영역(104)의 표면을 산화, 질화함으로써, 상기 절연층을 형성해도 좋다. 고밀도 플라즈마 처리는, 예를 들면, He, Ar, Kr, Xe 등의 희가스, 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용하여 행할 수 있다. 또한, 절연층의 두께는, 예를 들면, 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하로 할 수 있다.
도전 재료를 포함하는 층은, 알루미늄이나 구리, 티탄, 탄탈, 텅스텐 등의 금속 재료를 이용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 이용하여, 도전 재료를 포함하는 층을 형성해도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수 있다. 또한, 본 실시형태에서는, 도전 재료를 포함하는 층을, 금속 재료를 이용하여 형성하는 경우의 일례에 대하여 나타내는 것으로 한다.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하여, 게이트 절연층(108), 게이트 전극(110a)을 형성한다(도 4(C) 참조). 또한, 이때, 트랜지스터(162)의 소스 전극 또는 드레인 전극(110b)이 아울러 형성된다.
다음에, 게이트 전극(110a)을 덮는 절연층(112)을 형성한다(도 4(C) 참조). 그리고, 반도체 영역(104)에 인(P)이나 비소(As) 등을 첨가하여, 얕은 접합 깊이의 불순물 영역(114)을 형성한다(도 4(C) 참조). 또한, 여기에서는 n형 트랜지스터를 형성하기 위해 인이나 비소를 첨가하고 있지만, p형 트랜지스터를 형성하는 경우에는, 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가하면 좋다. 상기 불순물 영역(114)의 형성에 의해, 반도체 영역(104)의 게이트 절연층(108) 하부에는, 채널 형성 영역(116)이 형성된다(도 4(C) 참조). 여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자가 고도로 미세화되는 경우에는, 그 농도를 높게 하는 것이 바람직하다. 또한, 여기에서는, 절연층(112)을 형성한 후에 불순물 영역(114)을 형성하는 공정을 채용하고 있지만, 불순물 영역(114)을 형성한 후에 절연층(112)을 형성하는 공정으로 해도 좋다.
다음에, 사이드 월 절연층(118)을 형성한다(도 4(D) 참조). 사이드 월 절연층(118)은 절연층(112)을 덮도록 절연층을 형성한 후에, 이 절연층에 이방성의 높은 에칭 처리를 행함으로써, 자기 정합적으로 형성할 수 있다. 또한, 이때에, 절연층(112)을 부분적으로 에칭하여, 게이트 전극(110a)의 상면과 불순물 영역(114)의 상면을 노출시키면 좋다. 또한, 사이드 월 절연층(118)은 고집적화 등의 목적을 위해 형성하지 않는 경우도 있다.
다음에, 게이트 전극(110a), 불순물 영역(114), 사이드 월 절연층(118) 등을 덮도록 절연층을 형성한다. 그리고, 불순물 영역(114)과 접하는 영역에, 인(P)이나 비소(As) 등을 첨가하여, 고농도 불순물 영역(120)을 형성한다(도 4(E) 참조). 그 후, 상기 절연층을 제거하여, 게이트 전극(110a), 사이드 월 절연층(118), 고농도 불순물 영역(120) 등을 덮도록 금속층(122)을 형성한다(도 4(E) 참조). 이 금속층(122)은 진공 증착법이나 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용하여 형성할 수 있다. 금속층(122)은 반도체 영역(104)을 구성하는 반도체 재료와 반응하는 것에 의해 저저항의 금속 화합물이 되는 금속 재료를 이용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들면, 티탄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음에, 열처리를 실시하여, 상기 금속층(122)과 반도체 재료를 반응시킨다. 이것에 의해, 고농도 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다(도 4(F) 참조). 또한, 게이트 전극(110a)으로서 다결정 실리콘 등을 이용하는 경우에는, 게이트 전극(110a)의 금속층(122)과 접촉하는 부분에도, 금속 화합물 영역이 형성되게 된다.
상기 열처리로서는, 예를 들면, 플래시 램프의 조사에 의한 열처리를 이용할 수 있다. 물론, 그 외의 열처리 방법을 이용해도 좋지만, 금속 화합물의 형성에 관한 화학 반응의 제어성을 향상시키기 위해서는, 극히 단시간의 열처리를 실현할 수 있는 방법을 이용하는 것이 바람직하다. 또한, 상기의 금속 화합물 영역은 금속 재료와 반도체 재료와의 반응에 의해 형성되는 것이고, 충분히 도전성이 높여진 영역이다. 이 금속 화합물 영역을 형성함으로써, 전기 저항을 충분히 저감하여, 소자 특성을 향상시킬 수 있다. 또한, 금속 화합물 영역(124)을 형성한 후에는, 금속층(122)은 제거한다.
이상에 의해, 반도체 재료를 포함하는 기판(100)을 이용한 트랜지스터(160)가 형성된다(도 4(G) 참조). 도 4(G)에 나타낸 단계에서는, 소스 전극과 드레인 전극에 상당하는 전극은 형성되어 있지 않지만, 여기에서는, 편의상, 이 상태의 구조를 트랜지스터(160)라고 부르기로 한다.
＜제 2 트랜지스터 및 용량 소자의 제작 방법＞
다음에, 도 5(A) 내지 도 5(D)를 이용하여, 트랜지스터(162) 및 용량 소자(164)를 제작하는 공정에 대하여 설명한다.
먼저, 트랜지스터(162)의 일부이기도 한 게이트 전극(110a), 및, 소스 전극 또는 드레인 전극(110b)에 접하도록, 산화물 반도체층(142)을 형성한다(도 5(A) 참조).
산화물 반도체층(142)은 4원계 금속 산화물인 In－Sn－Ga－Zn－O계나, 3원계 금속 산화물인 In－Ga－Zn－O계, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계나, 2원계 금속 산화물인 In－Zn－O계, Sn－Zn－O계, Al－Zn－O계, Zn－Mg－O계, Sn－Mg－O계, In－Mg－O계나, In－O계, Sn－O계, Zn－O계 등의 산화물 반도체를 이용하여 형성할 수 있다.
그 중에서, In－Ga－Zn－O계의 산화물 반도체 재료는, 무전계 시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 전계 효과 이동도도 높기 때문에, 반도체 장치에 이용하는 반도체 재료로서는 적합하다.
In－Ga－Zn－O계의 산화물 반도체 재료의 대표예로서는, InGaO3(ZnO)m(m＞0)로 표기되는 것이 있다. 또한, Ga 대신에 M을 이용하여 InMO3(ZnO)m(m＞0)와 같이 표기되는 산화물 반도체 재료가 있다. 여기서, M은, 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서는, Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. 또한, 상술한 조성은 결정 구조로부터 도출되는 것이고, 어디까지나 일례에 지나지 않는다는 것을 부기한다.
산화물 반도체층(142)을 스퍼터링법으로 제작하기 위한 타겟으로서는, In：Ga：Zn = 1：x：y(x는 0 이상, y는 0.5 이상 5 이하)의 조성비를 가지는 것을 이용하는 것이 적합하다. 예를 들면, In：Ga：Zn = 1：1：1［atom비］(x = 1, y = 1), (즉, In2O3：Ga2O3：ZnO = 1：1：2［mol수비］)의 조성비를 가지는 타겟 등을 이용할 수 있다. 또한, In：Ga：Zn = 1：1：0.5［atom비］(x = 1, y = 0.5)의 조성비를 가지는 타겟이나, In：Ga：Zn = 1：1：2［atom비］(x = 1, y = 2)의 조성비를 가지는 타겟이나, In：Ga：Zn = 1：0：1［atom비］(x = 0, y = 1)의 조성비를 가지는 타겟을 이용할 수도 있다.
본 실시형태에서는, 비정질 구조의 산화물 반도체층(142)을 In－Ga－Zn－O계의 금속 산화물 타겟을 이용하는 스퍼터링법에 의해 형성하는 것으로 한다.
금속 산화물 타겟중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 치밀한 구조의 산화물 반도체층(142)을 형성하는 것이 가능하다.
산화물 반도체층(142)의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는, 희가스(대표적으로는 아르곤)와 산소와의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들면, 수소, 물, 수산기, 수소화물 등의 불순물이 농도 1 ppm 이하(바람직하게는 농도 10 ppb 이하)까지 제거된 고순도 가스 분위기를 이용하는 것이 적합하다.
산화물 반도체층(142)의 형성 시에는, 예를 들면, 감압 상태로 보유된 처리실 내에 피처리물을 보유하고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체층(142)의 형성 시의 피처리물의 온도는 실온으로 해도 좋다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터링 가스를 도입하여, 상기 타겟을 이용하여 산화물 반도체층(142)을 형성한다. 피처리물을 가열하면서 산화물 반도체층(142)을 형성함으로써, 산화물 반도체층(142)에 포함되는 불순물을 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프 등을 이용할 수 있다. 또한, 터보 펌프에 콜드 트랩을 더한 것을 이용해도 좋다. 크라이오 펌프 등을 이용하여 배기함으로써, 처리실로부터 수소나 물 등을 제거할 수 있기 때문에, 산화물 반도체층(142) 중의 불순물 농도를 저감할 수 있다.
산화물 반도체층(142)의 형성 조건으로서는, 예를 들면, 피처리물과 타겟 사이의 거리가 170 mm, 압력이 0.4 Pa, 직류(DC) 전력이 0.5 kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기라는 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 이용하면, 먼지(성막시에 형성되는 분상의 물질 등)를 저감할 수 있고, 막두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체층(142)의 두께는, 1 nm 이상 50 nm 이하, 바람직하게는 1 nm 이상 30 nm 이하, 보다 바람직하게는 1 nm 이상 10 nm 이하로 한다. 이러한 두께의 산화물 반도체층(142)을 이용함으로써, 미세화에 따른 단채널 효과를 억제하는 것이 가능하다. 단, 적용하는 산화물 반도체 재료나, 반도체 장치의 용도 등에 의해 적절한 두께는 다르기 때문에, 그 두께는 이용하는 재료나 용도 등에 따라 선택할 수도 있다.
또한, 산화물 반도체층(142)을 스퍼터링법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 형성 표면(예를 들면, 소자 분리 절연층(106)의 표면)의 부착물을 제거하는 것이 적합하다. 여기서, 역스퍼터링이란, 통상의 스퍼터링에서는 스퍼터링 타겟으로 이온을 충돌시키는 것을, 반대로, 처리 표면에 이온을 충돌시키는 것에 의해 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면측에 고주파 전압을 인가하여, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용해도 좋다.
다음에, 산화물 반도체층(142) 위에 마스크를 형성하고, 이 마스크를 이용하여 산화물 반도체층(142)을 에칭하고, 가공된 산화물 반도체층(144)을 형성한다. 그리고, 그 후, 산화물 반도체층(144)에 접하는 게이트 절연층(146)을 형성한다(도 5(B) 참조). 또한, 여기에서는 산화물 반도체층(142)을 가공하는 경우에 대하여 설명하지만, 산화물 반도체층(142)을 패터닝하지 않고 이용하는 경우도 있다.
산화물 반도체층(142)의 에칭에는, 드라이 에칭, 웨트 에칭의 어느 것을 이용해도 좋다. 물론, 양쪽 모두를 조합하여 이용할 수도 있다. 산화물 반도체층을 소망의 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)은 적절히 설정한다.
드라이 에칭에 이용하는 에칭 가스에는, 예를 들면, 염소를 포함하는 가스(염소계 가스, 예를 들면, 염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 사염화 탄소(CCl4) 등)가 있다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화 탄소(CF4), 불화 유황(SF6), 불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스, 등을 이용해도 좋다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)은 적절히 설정한다.
웨트 에칭에 이용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액, 암모니아과수(31 중량% 과산화 수소수：28 중량% 암모니아수：물 = 5：2：2) 등을 이용할 수 있다. 또한, ITO07N(칸토 화학사(KANTO CHEMICAL CO., INC.)제) 등의 에칭액을 이용해도 좋다.
또한, 산화물 반도체층(144)의 단부는, 테이퍼 형상이 되도록 에칭하는 것이 바람직하다. 여기서, 테이퍼각은 예를 들면, 30°이상 60°이하인 것이 바람직하다. 또한, 테이퍼각이란, 테이퍼 형상을 가지는 층(예를 들면, 산화물 반도체층(144))을, 그 단면(기판의 표면과 직교하는 면)에 수직인 방향으로부터 관찰했을 때에, 이 층의 측면과 바닥면이 이루는 경사각을 나타낸다. 산화물 반도체층(144)의 단부를 테이퍼 형상이 되도록 에칭함으로써, 게이트 절연층 등의 피복성을 향상하여, 단 끊김을 방지할 수 있다.
그 후, 산화물 반도체층(144)에 대하여, 열처리(제 1 열처리)를 행하는 것이 바람직하다. 이 제 1 열처리에 의해 산화물 반도체층(144) 중의 과잉의 수소(물이나 수산기를 포함함)를 제거하여, 산화물 반도체층의 구조를 정돈하여, 에너지 갭 중의 결함 준위를 저감할 수 있다. 제 1 열처리의 온도는, 예를 들면, 300℃ 이상 550℃ 미만, 또는 400℃ 이상 500℃ 이하로 한다.
열처리는 예를 들면, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하여, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 이 동안, 산화물 반도체층(144)은 대기에 접하지 않게 하여, 물이나 수소의 혼입이 생기지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 제 1 열처리로서 가열된 불활성 가스 분위기 중에 피처리물을 투입하여, 몇 분간 가열한 후, 이 불활성 가스 분위기로부터 피처리물을 취출하는 GRTA 처리를 행하여도 좋다. GRTA 처리를 이용하면 단시간에서의 고온 열처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 넘는 온도 조건에서도 적용이 가능하게 된다. 또한, 처리 중에, 불활성 가스를, 산소를 포함하는 가스로 전환해도 좋다. 산소를 포함하는 분위기에서 제 1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 한다.
어쨌든, 제 1 열처리에 의해 불순물을 저감하여, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체층(144)을 형성함으로써, 매우 뛰어난 특성의 트랜지스터를 실현할 수 있다.
그런데, 상술한 열처리(제 1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 이 열처리를, 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 이 탈수화 처리나, 탈수소화 처리는, 산화물 반도체층의 형성 후나 게이트 절연층의 형성 후, 게이트 전극의 형성 후 등의 타이밍에서 행하는 것도 가능하다. 또한, 이러한 탈수화 처리, 탈수소화 처리는, 1회에 한정하지 않고 다수회 행하여도 좋다.
게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또한, 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연층(146)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해 얇게 하는 것이 바람직하다. 예를 들면, 산화 실리콘을 이용하는 경우에는, 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하려면, 게이트 절연층(146)에 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 고유전율(high－k) 재료를 이용하면 좋다. high－k 재료를 게이트 절연층(146)에 이용함으로써, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해 막두께를 크게 하는 것이 가능하게 된다. 또한, high－k 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등의 어느 것인가를 포함하는 막과의 적층 구조로 해도 좋다.
게이트 절연층(146)의 형성 후에는, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 2 열처리를 행하는 것이 바람직하다. 열처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들면, 질소 분위기하에서 250℃, 1시간의 열처리를 행하면 좋다. 제 2 열처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소를 공급하여, 이 산화물 반도체층(144)의 산소 결손을 보충하고, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는, 게이트 절연층(146)의 형성 후에 제 2 열처리를 행하고 있지만, 제 2 열처리의 타이밍은 이것에 특별히 한정되지 않는다. 예를 들면, 게이트 전극의 형성 후에 제 2 열처리를 행하여도 좋다. 또한, 제 1 열처리에 이어 제 2 열처리를 행하여도 좋고, 제 1 열처리에 제 2 열처리를 겸하게 해도 좋고, 제 2 열처리에 제 1 열처리를 겸하게 해도 좋다.
다음에, 게이트 절연층(146) 위에서 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)을 형성하고, 게이트 전극(110a)과 중첩하는 영역에 전극(148b)(용량 소자용 전극)을 형성한다(도 5(C) 참조). 게이트 전극(148a), 전극(148b)은 게이트 절연층(146)을 덮도록 도전층을 형성한 후에, 이 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
게이트 전극(148a), 전극(148b) 등으로 이루어지는 도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨의 어느 것인가, 또는 이것들을 복수 조합한 재료를 이용해도 좋다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소, 또는 이것들을 복수 조합한 재료를 이용해도 좋다.
도전층은 단층 구조여도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 티탄막이나 질화 티탄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막이 적층된 2층 구조, 질화 티탄막 위에 티탄막이 적층된 2층 구조, 티탄막과 알루미늄막과 티탄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티탄막이나 질화 티탄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 가지는 전극에의 가공이 용이하다는 메리트가 있다.
또한, 도전층은 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3?SnO2, ITO라고 약기하기도 함), 산화 인듐 산화 아연 합금(In2O3?ZnO), 또는, 이들 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 함유시킨 것을 이용할 수 있다.
도전층의 에칭은 형성되는 각종 전극의 단부가 테이퍼 형상이 되도록 행하는 것이 바람직하다. 테이퍼각은 예를 들면, 30°이상 60°이하로 한다. 전극의 단부를 테이퍼 형상이 되도록 에칭함으로써, 후에 다른 도전층, 절연층, 반도체층 등을 형성하는 경우에도, 형성하는 층의 피복성을 향상하여, 단 끊김을 방지할 수 있다.
그 후, 게이트 전극(148a) 등을 덮도록 층간 절연층(150)을 형성하고, 층간 절연층(150) 및 게이트 절연층(146)에 대하여 금속 화합물 영역(124)까지 달하는 개구를 형성하고, 금속 화합물 영역(124)과 접속하는 소스 전극 또는 드레인 전극(152a), 및 소스 전극 또는 드레인 전극(152b)을 형성한다(도 5(D) 참조).
층간 절연층(150)은 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 층간 절연층(150)의 재료는 특별히 한정되지 않지만, 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 알루미늄 등의 재료를 이용하여 형성하는 것이 적합하다. 층간 절연층(150)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다. 또한, 층간 절연층(150)은 그 표면이 평탄하게 되도록 형성하는 것이 바람직하다. 층간 절연층(150)의 표면을 평탄하게 함으로써, 반도체 장치를 미세화하는 경우 등에 필요한 다층 구조의 전극이나 배선 등을 층간 절연층(150) 위에 적합하게 형성할 수 있기 때문이다. 또한, 층간 절연층(150)의 평탄화는 CMP(화학적 기계적 연마) 등의 방법을 이용하여 행할 수 있다.
층간 절연층(150)의 에칭에는 드라이 에칭, 웨트 에칭의 어느 것을 이용해도 좋다. 물론, 그 양쪽 모두를 조합하여 이용할 수도 있다. 층간 절연층을 소망의 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)은 적절히 설정한다.
소스 전극 또는 드레인 전극(152a), 및 소스 전극 또는 드레인 전극(152b)은, 예를 들면, 개구를 포함하는 영역에 PVD법이나 CVD법 등을 이용하여 도전층을 형성한 후, 에칭 처리나 CMP와 같은 방법을 이용하여, 상기 도전층의 일부를 제거함으로써 형성할 수 있다. 보다 구체적으로는, 예를 들면, 개구를 포함하는 영역에 PVD법에 의해 티탄막을 얇게 형성하고, CVD법에 의해 질화 티탄막을 얇게 형성한 후에, 개구에 묻도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티탄막은 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기에서는 금속 화합물 영역(124))과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 그 후에 형성되는 질화 티탄막은 도전성 재료의 확산을 억제하는 배리어 기능을 구비한다. 또한, 티탄이나 질화 티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
또한, 소스 전극 또는 드레인 전극(152a) 등의 형성 후에는, 별도 배선 등을 형성해도 좋다.
이상에 의해, 채널 형성 영역으로서 고순도화된 산화물 반도체층(144)을 이용한 트랜지스터(162)가 완성된다(도 5(D) 참조). 또한, 용량 소자(164)가 완성된다.
도 5(D)에 나타낸 트랜지스터(162)는, 산화물 반도체층(144)과, 채널 형성 영역을 포함하는 산화물 반도체층(144)과 전기적으로 접속하는 게이트 전극(110a)(트랜지스터(162)에 있어서는, 소스 전극 또는 드레인 전극), 소스 전극 또는 드레인 전극(110b)과, 이것들을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위의 게이트 전극(148a)을 가진다. 또한, 용량 소자(164)는 게이트 전극(110a)(트랜지스터(162)에 있어서는, 소스 전극 또는 드레인 전극)과, 산화물 반도체층(144)과 게이트 절연층(146)과 게이트 절연층(146) 위의 전극(148b)을 가진다.
본 실시형태에서 나타내는 트랜지스터(162)에서는, 산화물 반도체층(144)이 고순도화되어 있기 때문에, 그 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하이다. 또한, 산화물 반도체층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼에서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여, 충분히 작은 값(예를 들면, 1×1012/cm3 미만, 보다 바람직하게는, 1.45×1010/cm3 미만)을 취한다. 그리고, 이것에 의해, 오프 전류가 충분히 작아진다. 예를 들면, 트랜지스터(162)의 실온에서의 오프 전류(여기에서는, 단위 채널폭(1μm)당의 값)은, 100 zA/μm(1 zA(젭트암페어)는 1×10－21 A) 이하, 바람직하게는, 10 zA/μm 이하가 된다.
이와 같이 고순도화되고, 진성화된 산화물 반도체층(144)을 이용함으로써, 트랜지스터의 오프 전류를 충분히 저감할 수 있다. 그리고, 이러한 트랜지스터를 이용함으로써, 새로운 특성(예를 들면, 장기의 기억 보유 특성 등)을 구비한 반도체 장치를 얻을 수 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터의 게이트 전극과, 산화물 반도체를 이용한 트랜지스터의 소스 전극 또는 드레인 전극을 일체의 구성으로 함으로써, 접속 관계가 복잡화되는 상황에서도, 고집적화의 실현이 용이하게 된다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 앞의 실시형태에 관한 반도체 장치의 구체적인 구성예, 및 그 동작에 대하여 설명한다. 또한, 이하의 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해, OS의 부호를 아울러 붙이는 경우가 있다.
도 6(A－1)에 나타낸 반도체 장치에 있어서, 제 1 배선(1st Line：소스선이라고도 부름)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line：비트선이라고도 부름)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line：제 1 신호선이라고도 부름)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line：제 2 신호선이라고도 부름)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽은 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line：워드선이라고도 부름)과 용량 소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
여기서, 트랜지스터(162)에는, 산화물 반도체를 이용한 트랜지스터가 적용된다. 산화물 반도체를 이용한 트랜지스터는 오프 전류가 매우 작다는 특징을 가진다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위를 매우 장시간에 걸쳐 보유하는 것이 가능하다. 그리고, 용량 소자(164)를 가짐으로써, 트랜지스터(160)의 게이트 전극에 인가된 전하의 보유가 용이하게 되고, 또한, 보유된 정보의 판독이 용이하게 된다.
도 6(A－1)에 나타낸 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위가 보유 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기입, 보유, 판독이 가능하다.
처음에, 정보의 기입 및 보유에 대하여 설명한다. 먼저, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극, 및 용량 소자(164)에 인가된다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 인가된다(기입). 여기에서는, 다른 2개의 전위 레벨을 인가하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하가 보유된다(보유).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 보유된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 인가한 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 인가하면, 트랜지스터(160)의 게이트 전극에 보유된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(160)를 n 채널형으로 하면, 트랜지스터(160)의 게이트 전극에 High 레벨 전하가 인가되어 있는 경우의 겉보기 스레숄드값(Vth ＿H)은, 트랜지스터(160)의 게이트 전극에 Low 레벨 전하가 부여되어 있는 경우의 겉보기 스레숄드값(Vth ＿L)보다 낮아지기 때문이다. 여기서, 겉보기 스레숄드값은, 트랜지스터(160)를 「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth ＿H와 Vth ＿L의 중간의 전위(V0)로 함으로써, 트랜지스터(160)의 게이트 전극에 인가된 전하를 판별할 수 있다. 예를 들면, 기입에 있어서, High 레벨 전하가 인가되어 있던 경우에는, 제 5 배선의 전위가 V0(＞Vth ＿H)가 되면, 트랜지스터(160)는 「온 상태」가 된다. Low 레벨 전하가 인가되어 있던 경우에는, 제 5 배선의 전위가 V0(＜Vth ＿L)가 되어도, 트랜지스터(160)는 「오프 상태」인 채이다. 따라서, 제 2 배선의 전위를 봄으로써, 보유되어 있는 정보를 읽어낼 수 있다.
또한, 정보를 읽어내지 않는 경우에는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 「오프 상태」가 되는 전위, 즉, Vth ＿H보다 작은 전위를 제 5 배선에 인가하면 좋다. 또는, 게이트 전극 상태에 상관없이 트랜지스터(160)가 「온 상태」가 되는 전위, 즉, Vth ＿L보다 큰 전위를 제 5 배선에 인가하면 좋다.
다음에, 정보의 다시쓰기에 대하여 설명한다. 정보의 다시쓰기는, 상기 정보의 기입 및 보유와 마찬가지로 행해진다. 즉, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위(새로운 정보에 관한 전위)가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 인가된다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극은 새로운 정보에 관한 전하가 인가된 상태가 된다.
이와 같이, 개시하는 발명에 관한 반도체 장치는, 재차의 정보의 기입에 의해 직접적으로 정보를 다시 쓰는 것이 가능하다. 따라서 플래시 메모리 등에서 필요하게 되는 높은 전압을 이용한 플로팅 게이트로부터의 전하의 추출이 불필요하고, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 트랜지스터(162)의 소스 전극 또는 드레인 전극은, 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써, 불휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 얻는다. 따라서, 도면 중, 트랜지스터(162)의 소스 전극 또는 드레인 전극과 트랜지스터(160)의 게이트 전극이 전기적으로 접속되는 부위를 플로팅 게이트부(FG)라고 부르는 경우가 있다. 트랜지스터(162)가 오프인 경우, 이 플로팅 게이트부(FG)는 절연체 중에 매설된 것이라고 볼 수 있고, 플로팅 게이트부(FG)에는 전하가 보유된다. 산화물 반도체를 이용한 트랜지스터(162)의 오프 전류는 실리콘 반도체 등으로 형성되는 트랜지스터의 10만 분의 1 이하이기 때문에, 트랜지스터(162)의 리크에 의한, 플로팅 게이트부(FG)에 축적되는 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 이용한 트랜지스터(162)에 의해, 전력의 공급이 없어도 정보의 보유가 가능한 불휘발성의 기억 장치를 실현하는 것이 가능하다.
예를 들면, 트랜지스터(162)의 실온에서의 오프 전류가 10 zA(1 zA(젭트암페어)는 1×10－21 A) 이하이며, 용량 소자(164)의 용량값이 10 fF 정도인 경우에는, 적어도 104초 이상의 데이터 보유가 가능하다. 또한, 이 보유 시간이 트랜지스터 특성이나 용량값에 의해 변동한다는 것은 말할 필요도 없다.
또한, 이 경우, 종래의 플로팅 게이트형 트랜지스터에서 지적되는 게이트 절연막(터널 절연막)의 열화라는 문제가 존재하지 않는다. 즉, 종래 문제였던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화라는 문제를 해소할 수 있다. 이것은, 원리적인 기입 횟수의 제한이 존재하지 않는 것을 의미하는 것이다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기입이나 소거 시에 필요했던 고전압도 불필요하다.
도 6(A－1)에 나타낸 반도체 장치는, 이 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서, 도 6(A－2)과 같이 생각하는 것이 가능하다. 즉, 도 6(A－2)에서는, 트랜지스터(160) 및 용량 소자(164)가, 각각, 저항 및 용량을 포함하여 구성된다고 생각하게 된다. R1 및 C1은, 각각, 용량 소자(164)의 저항값 및 용량값이며, 저항값(R1)은 용량 소자(164)를 구성하는 절연층에 의한 저항값에 상당한다. 또한, R2 및 C2는, 각각, 트랜지스터(160)의 저항값 및 용량값이며, 저항값(R2)은 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 의한 저항값에 상당하고, 용량값(C2)은 소위 게이트 용량(게이트 전극과, 소스 전극 또는 드레인 전극과의 사이에 형성되는 용량, 및, 게이트 전극과 채널 형성 영역과의 사이에 형성되는 용량)값에 상당한다.
트랜지스터(162)가 오프 상태에 있는 경우의 소스 전극과 드레인 전극의 사이의 저항값(실효 저항이라고도 부름)을 ROS라고 하면, 트랜지스터(162)의 게이트 리크가 충분히 작은 조건에서, R1 및 R2가, R1≥ROS, R2≥ROS를 만족시키는 경우에는, 전하의 보유 기간(정보의 보유 기간이라고 할 수도 있음)은 주로 트랜지스터(162)의 오프 전류에 의해 결정되게 된다.
반대로, 이 조건을 만족하지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작아도, 보유 기간을 충분히 확보하는 것이 곤란하게 된다. 트랜지스터(162)의 오프 전류 이외의 리크 전류(예를 들면, 소스 전극과 게이트 전극의 사이에서 생기는 리크 전류 등)가 크기 때문이다. 이것으로부터, 본 실시형태에서 개시하는 반도체 장치는, 상술한 관계를 만족하는 것인 것이 바람직하다고 할 수 있다.
한편, C1과 C2는, C1≥C2의 관계를 만족하는 것이 바람직하다. C1을 크게 함으로써, 제 5 배선에 의해 플로팅 게이트부(FG)의 전위를 제어할 때(예를 들면, 판독 시)에, 제 5 배선의 전위의 변동을 낮게 억제할 수 있기 때문이다.
상술한 관계를 만족시킴으로써, 보다 적합한 반도체 장치를 실현하는 것이 가능하다. 또한, R1 및 R2는, 트랜지스터(160)나 트랜지스터(162)의 게이트 절연층에 의해 제어된다. C1 및 C2에 대해서도 마찬가지이다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여, 상술한 관계를 만족하도록 하는 것이 바람직하다.
본 실시형태에 나타내는 반도체 장치에서는, 플로팅 게이트부(FG)가 플래시 메모리 등의 플로팅 게이트형의 트랜지스터의 플로팅 게이트와 동등하게 작용하지만, 본 실시형태의 플로팅 게이트부(FG)는 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 가진다. 플래시 메모리에서는, 컨트롤 게이트에 인가되는 전압이 높기 때문에, 그 전위의 영향이 인접하는 셀의 플로팅 게이트에 미치는 것을 막기 위해, 셀과 셀의 간격을 어느 정도 유지할 필요가 생긴다. 이것은, 반도체 장치의 고집적화를 저해하는 요인의 하나이다. 그리고, 이 요인은 고전계를 걸쳐 터널 전류를 발생시킨다는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
또한, 플래시 메모리의 상기 원리에 의해, 절연막의 열화가 진행되어, 다시쓰기 횟수의 한계(104?105회 정도)라는 다른 문제도 생긴다.
개시하는 발명에 관한 반도체 장치는 산화물 반도체를 이용한 트랜지스터의 스위칭에 의해 동작하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래시 메모리와 같은, 전하를 주입하기 위한 고전계가 불필요하다. 이것에 의해, 인접 셀에 대한, 컨트롤 게이트에 의한 고전계의 영향을 고려할 필요가 없기 때문에, 고집적화가 용이하게 된다.
또한, 터널 전류에 의한 전하의 주입을 이용하지 않기 때문에, 메모리 셀의 열화의 원인이 존재하지 않는다. 즉, 플래시 메모리와 비교하여 높은 내구성 및 신뢰성을 가지게 된다.
또한, 고전계가 불필요하고, 대형의 주변 회로(승압 회로 등)가 불필요한 점도 플래시 메모리에 대한 이점이다.
또한, C1을 구성하는 절연층의 비유전률(εr1)과, C2를 구성하는 절연층의 비유전률(εr2)을 다르게 하는 경우에는, C1의 면적(S1)과 C2의 면적(S2)이 2?S2≥S1(바람직하게는 S2≥S1)를 만족시키면서, C1≥C2를 실현하는 것이 용이하다. 구체적으로는, 예를 들면, C1에 있어서는, 산화 하프늄 등의 high－k 재료로 이루어지는 막, 또는 산화 하프늄 등의 high－k 재료로 이루어지는 막과 산화물 반도체로 이루어지는 막과의 적층 구조를 채용하여 εr1을 10 이상, 바람직하게는 15 이상으로 하고, C2에서는, 산화 실리콘을 채용하여 εr2 = 3?4로 할 수 있다.
이러한 구성을 아울러 이용함으로써, 개시하는 발명에 관한 반도체 장치를 더욱 고집적화할 수 있다.
또한, 상기 설명은 전자를 다수 캐리어로 하는 n형 트랜지스터(n 채널형 트랜지스터)를 이용하는 경우에 대한 것이지만, n형 트랜지스터 대신에, 정공을 다수 캐리어로 하는 p형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다.
이상에 나타낸 바와 같이, 개시하는 발명의 일 양태의 반도체 장치는, 오프 상태에서의 소스와 드레인간의 리크 전류(오프 전류)가 적은 기입용 트랜지스터, 이 기입용 트랜지스터와 다른 반도체 재료를 이용한 판독용 트랜지스터 및 용량 소자를 포함하는 불휘발성의 메모리 셀을 가지고 있다.
기입용 트랜지스터의 오프 전류는, 사용시의 온도(예를 들면, 25℃)에서 100 zA(1×10－19 A) 이하, 바람직하게는 10 zA(1×10－20 A) 이하, 더욱 바람직하게는 1 zA(1×10－21 A) 이하인 것이 바람직하다. 통상의 실리콘 반도체에서는, 위에서 설명한 바와 같이 낮은 오프 전류를 얻는 것은 곤란하지만, 산화물 반도체를 적절한 조건으로 가공하여 얻어진 트랜지스터에서는 달성할 수 있다. 따라서, 기입용 트랜지스터로서 산화물 반도체를 포함하는 트랜지스터를 이용하는 것이 바람직하다.
또한, 산화물 반도체를 이용한 트랜지스터는 서브스레숄드 스윙값(S값)이 작기 때문에, 비교적 이동도가 낮아도 스위칭 속도를 충분히 크게 하는 것이 가능하다. 따라서, 이 트랜지스터를 기입용 트랜지스터로서 이용함으로써, 플로팅 게이트부(FG)에 부여되는 기입 펄스의 상승을 매우 급준하게 할 수 있다. 또한, 오프 전류가 작기 때문에, 플로팅 게이트부(FG)에 보유시키는 전하량을 줄이는 것이 가능하다. 즉, 산화물 반도체를 이용한 트랜지스터를 기입용 트랜지스터로서 이용함으로써, 정보의 다시쓰기를 고속으로 행할 수 있다.
판독용 트랜지스터로서는, 오프 전류에 대한 제한은 없지만, 판독의 속도를 높게 하기 위해, 고속으로 동작하는 트랜지스터를 이용하는 것이 바람직하다. 예를 들면, 판독용 트랜지스터로서 스위칭 속도가 1 나노초 이하의 트랜지스터를 이용하는 것이 바람직하다.
메모리 셀에의 정보의 기입은, 기입용 트랜지스터를 온 상태로 함으로써, 기입용 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자의 전극의 한쪽과, 판독용 트랜지스터의 게이트 전극이 전기적으로 접속된 노드에 전위를 공급하고, 그 후, 기입용 트랜지스터를 오프 상태로 함으로써, 노드에 소정량의 전하를 보유시킴으로써 행한다. 여기서, 기입용 트랜지스터의 오프 전류는 매우 작기 때문에, 노드에 공급된 전하는 장시간에 걸쳐서 보유된다. 오프 전류가 예를 들면 실질적으로 0이면, 종래의 DRAM에서 필요로 하는 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게(예를 들면, 1개월 내지 일년에 한 번 정도) 하는 것이 가능하게 되어, 반도체 장치의 소비 전력을 충분히 저감할 수 있다.
또한, 메모리 셀에의 재차의 정보의 기입에 의해 직접적으로 정보를 다시 쓰는 것이 가능하다. 따라서 플래시 메모리 등에서 필요로 하는 소거 동작이 불필요하고, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 기입이나 소거 시에 필요한 높은 전압을 필요로 하지 않기 때문에, 반도체 장치의 소비 전력을 더욱 저감할 수 있다. 본 실시형태에 관한 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 전위의 최대의 것과 최소의 것의 차)의 최대값은, 2 단계(1 비트)의 정보를 기입하는 경우, 하나의 메모리 셀에서, 5 V 이하, 바람직하게는 3 V 이하이다.
개시하는 발명에 관한 반도체 장치에 배치되는 메모리 셀은, 기입용 트랜지스터와, 판독용 트랜지스터와, 용량 소자를 적어도 포함하고 있으면 좋고, 또한, 용량 소자의 면적은 작아도 동작 가능하다. 따라서, 메모리 셀당의 면적을, 예를 들면, 1 메모리 셀당 6개의 트랜지스터를 필요로 하는 SRAM과 비교하여, 충분히 작게 하는 것이 가능하고, 반도체 장치에서 메모리 셀을 고밀도로 배치할 수 있다.
또한, 종래의 플로팅 게이트형 트랜지스터에서는, 기입시에 게이트 절연막(터널 절연막) 중을 전하가 이동하기 때문에, 이 게이트 절연막(터널 절연막)의 열화가 불가피했다. 그러나, 본 발명의 일 양태에 관한 메모리 셀에서는, 기입용 트랜지스터의 스위칭 동작에 의해 정보의 기입이 되기 때문에, 종래 문제였던 게이트 절연막의 열화를 해소할 수 있다. 이것은, 원리적인 기입 횟수의 제한이 존재하지 않고, 다시쓰기 내성이 매우 높은 것을 의미하는 것이다. 예를 들면, 본 발명의 일 양태에 관한 메모리 셀은 1×109회(10억회) 이상의 기입 후에도, 전류?전압 특성에 열화가 보이지 않았다.
또한, 메모리 셀의 기입용 트랜지스터로서 산화물 반도체를 이용한 트랜지스터를 이용하는 경우, 산화물 반도체는 에너지 갭이 3.0?3.5 eV로 크고 열여기 캐리어가 매우 적은 것도 있어, 예를 들면, 150℃이나 되는 고온 환경하에서도 메모리 셀의 전류?전압 특성에 열화가 보이지 않았다.
본 발명자들은, 예의 연구의 결과, 산화물 반도체를 이용한 트랜지스터는, 150℃의 고온하에서도 특성의 열화를 일으키지 않고, 또한 오프 전류가 100 zA 이하로 매우 작다는 뛰어난 특성을 가지는 것을 처음으로 알아냈다. 개시하는 발명의 일 양태는, 이러한 뛰어난 특성을 가지는 트랜지스터를 메모리 셀의 기입용 트랜지스터로서 적용하여, 종래에 없는 특징을 가지는 반도체 장치를 제공하는 것이다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 앞의 실시형태에 나타내는 반도체 장치의 응용예에 대하여, 도 7(A) 및 도 7(B) 및 도 8(A) 내지 도 8(C)를 이용하여 설명한다.
도 7(A) 및 도 7(B)은, 도 6(A－1)에 나타낸 반도체 장치(이하, 메모리 셀(190)이라고도 기재함)를 복수 이용하여 형성되는 반도체 장치의 회로도이다. 도 7(A)은 메모리 셀(190)이 직렬로 접속된 소위 NAND형의 반도체 장치의 회로도이며, 도 7(B)은 메모리 셀(190)이 병렬로 접속된 소위 NOR형의 반도체 장치의 회로도이다.
도 7(A)에 나타낸 반도체 장치는, 소스선(SL), 비트선(BL), 제 1 신호선(S1), 복수개의 제 2 신호선(S2), 복수개의 워드선(WL), 복수의 메모리 셀(190)을 가진다. 도 7(A)에서는, 소스선(SL) 및 비트선(BL)을 하나씩 가지는 구성으로 되어 있지만, 이것에 한정되지 않고, 소스선(SL) 및 비트선(BL)을 복수개 가지는 구성으로 해도 좋다.
각 메모리 셀(190)에서, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(164)의 전극의 한쪽은 전기적으로 접속되어 있다. 또한, 제 1 신호선(S1)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 2 신호선(S2)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 워드선(WL)과 용량 소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
또한, 메모리 셀(190)이 가지는 트랜지스터(160)의 소스 전극은, 인접하는 메모리 셀(190)의 트랜지스터(160)의 드레인 전극과 전기적으로 접속되고, 메모리 셀(190)이 가지는 트랜지스터(160)의 드레인 전극은 인접하는 메모리 셀(190)의 트랜지스터(160)의 소스 전극과 전기적으로 접속된다. 단, 직렬로 접속된 복수의 메모리 셀 중, 한쪽 단에 제공된 메모리 셀(190)이 가지는 트랜지스터(160)의 드레인 전극은 비트선과 전기적으로 접속된다. 또한, 직렬로 접속된 복수의 메모리 셀 중, 다른 한쪽 단에 제공된 메모리 셀(190)이 가지는 트랜지스터(160)의 소스 전극은 소스선과 전기적으로 접속된다.
도 7(A)에 나타낸 반도체 장치는 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은 다음과 같이 행해진다. 기입을 행하는 행의 제 2 신호선(S2)에 트랜지스터(162)가 온 상태가 되는 전위를 인가하고, 기입을 행하는 행의 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 지정한 행의 트랜지스터(160)의 게이트 전극에 제 1 신호선(S1)의 전위가 인가되고, 이 게이트 전극에 소정의 전하가 인가된다. 이와 같이 하여, 지정한 행의 메모리 셀에 데이터를 기입할 수 있다.
또한, 판독 동작은 다음과 같이 행해진다. 우선, 판독을 행하는 행 이외의 워드선(WL)에, 트랜지스터(160)의 게이트 전극의 전하에 상관없이, 트랜지스터(160)가 온 상태가 되는 전위를 인가하여, 판독을 행하는 행 이외의 트랜지스터(160)를 온 상태로 한다. 그리고, 판독을 행하는 행의 워드선(WL)에 트랜지스터(160)의 게이트 전극이 가지는 전하에 의해, 트랜지스터(160)의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)를 인가한다. 그리고, 소스선(SL)에 정전위를 인가하여, 비트선(BL)에 접속되어 있는 판독 회로(도시하지 않음)를 동작 상태로 한다. 여기서, 소스선(SL)－비트선(BL) 간의 복수의 트랜지스터(160)는 판독을 행하는 행을 제외하고 온 상태이므로, 소스선(SL)－비트선(BL) 간의 컨덕턴스는, 판독을 행하는 행의 트랜지스터(160) 상태에 따라 결정된다. 즉, 판독을 행하는 행의 트랜지스터(160)의 게이트 전극이 가지는 전하에 의해, 판독 회로가 읽어내는 비트선(BL)의 전위는 다른 값을 받는다. 이와 같이 하여, 지정한 행의 메모리 셀로부터 데이터를 읽어낼 수 있다.
도 7(B)에 나타낸 반도체 장치는, 소스선(SL), 비트선(BL), 제 1 신호선(S1), 제 2 신호선(S2), 및 워드선(WL)을 각각 복수개 가지고, 복수의 메모리 셀(190)을 가진다. 각 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(164)의 전극의 한쪽은 전기적으로 접속되어 있다. 또한, 소스선(SL)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 비트선(BL)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 1 신호선(S1)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 2 신호선(S2)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 워드선(WL)과 용량 소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 7(B)에 나타낸 반도체 장치는, 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은 상술한 도 7(A)에 나타낸 반도체 장치와 같은 방법으로 행해진다. 판독 동작은 다음과 같이 행해진다. 먼저, 판독을 행하는 행 이외의 워드선(WL)에, 트랜지스터(160)의 게이트 전극의 전하에 상관없이, 트랜지스터(160)가 오프 상태가 되는 전위를 인가하여, 판독을 행하는 행 이외의 트랜지스터(160)를 오프 상태로 한다. 그리고, 판독을 행하는 행의 워드선(WL)에 트랜지스터(160)의 게이트 전극이 가지는 전하에 의해, 트랜지스터(160)의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)를 인가한다. 그리고, 소스선(SL)에 정전위를 인가하여, 비트선(BL)에 접속되어 있는 판독 회로(도시하지 않음)를 동작 상태로 한다. 여기서, 소스선(SL)－비트선(BL) 간의 컨덕턴스는 판독을 행하는 행의 트랜지스터(160) 상태에 따라 결정된다. 즉, 판독을 행하는 행의 트랜지스터(160)의 게이트 전극이 가지는 전하에 의해, 판독 회로가 읽어내는 비트선(BL)의 전위는 다른 값을 받는다. 이와 같이 하여, 지정한 행의 메모리 셀로부터 데이터를 읽어낼 수 있다.
다음에, 도 7에 나타낸 반도체 장치 등에 이용할 수 있는 판독 회로의 일례에 대하여 도 8을 이용하여 설명한다.
도 8(A)에는, 판독 회로의 개략을 나타낸다. 이 판독 회로는 트랜지스터와 센스 증폭기 회로를 가진다.
판독시에는, 단자(A)는 판독을 행하는 메모리 셀이 접속된 비트선에 접속된다. 또한, 트랜지스터의 게이트 전극에는 바이어스 전위(Vbias)가 인가되어, 단자(A)의 전위가 제어된다.
메모리 셀(190)은 격납되는 데이터에 따라, 다른 저항값을 나타낸다. 구체적으로는, 선택한 메모리 셀(190)의 트랜지스터(160)가 온 상태인 경우에는 저저항 상태가 되고, 선택한 메모리 셀(190)의 트랜지스터(160)가 오프 상태인 경우에는 고저항 상태가 된다.
메모리 셀이 고저항 상태인 경우, 단자(A)의 전위가 참조 전위(Vref)보다 높아지고, 센스 증폭기는 단자(A)의 전위에 대응하는 전위(데이터 "1")를 출력한다. 한편, 메모리 셀이 저저항 상태인 경우, 단자(A)의 전위가 참조 전위(Vref)보다 낮아지고, 센스 증폭기 회로는 단자(A)의 전위에 대응하는 전위(데이터 "0")를 출력한다.
이와 같이, 판독 회로를 이용함으로써, 메모리 셀로부터 데이터를 읽어낼 수 있다. 또한, 본 실시형태의 판독 회로는 일례이다. 다른 공지의 회로를 이용해도 좋다. 또한, 판독 회로는, 프리차지 회로를 가져도 좋다. 참조 전위(Vref) 대신에 참조용의 비트선이 접속되는 구성으로 해도 좋다.
도 8(B)에, 센스 증폭기 회로의 일례인 차동형 센스 증폭기를 나타낸다. 차동형 센스 증폭기는, 입력 단자(Vin(＋))와 입력 단자(Vin(－))와 출력 단자(Vout)를 가지고, Vin(＋)와 Vin(－)의 차를 증폭한다. Vin(＋)＞Vin(－)이면 Vout는, 대체로 High 출력, Vin(＋)＜Vin(－)이면 Vout는 대체로 Low 출력이 된다. 이 차동형 센스 증폭기를 판독 회로에 이용하는 경우, Vin(＋)과 Vin(－)의 한쪽은 입력 단자(A)와 접속하고, Vin(＋)와 Vin(－)의 다른 한쪽에는 참조 전위(Vref)를 인가한다.
도 8(C)에, 센스 증폭기 회로의 일례인 래치형 센스 증폭기를 나타낸다. 래치형 센스 증폭기는, 입출력 단자(V1 및 V2)와, 제어용 신호(Sp, Sn)의 입력 단자를 가진다. 먼저, 신호(Sp)를 High, 신호(Sn)를 Low로 하여, 전원 전위(Vdd)를 차단한다. 그리고, 비교를 행하는 전위를 V1과 V2에 인가한다. 그 후, 신호(Sp)를 Low, 신호(Sn)를 High로 하여, 전원 전위(Vdd)를 공급하면, 비교를 행하는 전위(V1)와 전위(V2)가 V1＞V2의 관계에 있으면, V1의 출력은 High, V2의 출력은 Low가 되고, V1＜V2의 관계에 있으면, V1의 출력은 Low, V2의 출력은 High가 된다. 이러한 관계를 이용하여, V1과 V2의 차를 증폭할 수 있다. 이 래치형 센스 증폭기를 판독 회로에 이용하는 경우, V1과 V2의 한쪽은, 스위치를 통하여 단자(A) 및 출력 단자와 접속하고, V1과 V2의 다른 한쪽에는 참조 전위(Vref)를 부여한다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태에 설명한 반도체 장치를 전자기기에 적용하는 경우에 대하여, 도 9(A) 내지 도 9(F)를 이용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자기기에 상술한 반도체 장치를 적용하는 경우에 대하여 설명한다.
도 9(A)는 노트형의 퍼스널 컴퓨터이며, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 하우징(701)과 하우징(702) 내에는, 앞의 실시형태에 나타내는 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 노트형의 퍼스널 컴퓨터가 실현된다.
도 9(B)는 휴대 정보 단말(PDA)이며, 본체(711)에는, 표시부(713)와 외부 인터페이스(715)와 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는, 앞의 실시형태에 나타내는 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 9(C)는 전자 페이퍼를 실장한 전자 서적(720)이며, 하우징(721)과 하우징(723)의 2개의 하우징으로 구성되어 있다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 제공되어 있다. 하우징(721)과 하우징(723)은 축부(737)에 의해 접속되어 있고, 이 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(721)은 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징(721), 하우징(723)이 적어도 하나에는, 앞의 실시형태에 나타내는 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이며, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 9(D)는, 휴대전화기이며, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은 슬라이드하여, 도 9(D)와 같이 펼쳐진 상태에서 서로 중첩된 상태로 할 수 있어, 휴대폰에 적절한 소형화가 가능하다. 또한, 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 하우징(740)은 휴대전화기의 충전을 행하는 태양전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741)의 적어도 하나에는, 앞의 실시형태에 나타내는 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이고, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 휴대전화기가 실현된다.
도 9(E)는 디지털 비디오 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내에는, 앞의 실시형태에 나타내는 반도체 장치가 설치되어 있다. 따라서, 정보의 기입 및 판독이 고속이고, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 디지털 비디오 카메라가 실현된다.
도 9(F)는 텔레비전 장치(770)이며, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은 하우징(771)이 구비하는 스위치나, 리모콘 조작기(780)에 의해 행할 수 있다. 하우징(771) 및 리모콘 조작기(780)에는, 앞의 실시형태에 나타내는 반도체 장치가 탑재되어 있다. 따라서, 정보의 기입 및 판독이 고속이고, 장기간의 기억 보유가 가능하고, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시형태에 나타내는 전자기기에는, 앞의 실시형태에 관한 반도체 장치가 탑재되어 있다. 따라서, 소비 전력이 저감된 전자기기가 실현된다.
[실시예 1]
본 실시예에서는, 고순도화된 산화물 반도체를 이용한 트랜지스터의 오프 전류를 구한 결과에 대하여 설명한다.
본 실시예에서는, 실시형태 1에 따라, 고순도화된 산화물 반도체를 이용하여 트랜지스터를 제작했다. 먼저, 고순도화된 산화물 반도체를 이용한 트랜지스터의 오프 전류가 충분히 작은 것을 고려하여, 채널폭(W)이 1 m로 충분히 큰 트랜지스터를 준비하여 오프 전류의 측정을 행하였다. 채널폭(W)이 1 m인 트랜지스터의 오프 전류를 측정한 결과를 도 10에 나타낸다. 도 10에 있어서, 횡축은 게이트 전압(VG), 종축은 드레인 전류(ID)이다. 드레인 전압(VD)이 ＋1 V 또는 ＋10 V인 경우, 게이트 전압(VG)이 ?5 V에서 ?20 V의 범위에서는, 박막 트랜지스터의 오프 전류는 검출 한계인 1×10－13 A 이하인 것을 알 수 있었다. 또한, 트랜지스터의 오프 전류는 1 aA/μm(1×10－18 A/μm 이하)가 되는 것을 알 수 있었다.
다음에, 고순도화된 산화물 반도체를 이용한 박막 트랜지스터의 오프 전류를 더욱 정확하게 구한 결과에 대하여 설명한다. 상술한 바와 같이, 고순도화된 산화물 반도체를 이용한 트랜지스터의 오프 전류는, 측정기의 검출 한계인 1×10－13 A 이하인 것을 알 수 있었다. 따라서, 특성 평가용 소자를 제작하여, 보다 정확한 오프 전류의 값(상기 측정에서의 측정기의 검출 한계 이하의 값)을 구한 결과에 대하여 설명한다.
먼저, 전류 측정 방법에서 이용한 특성 평가용 소자에 대하여, 도 11을 참조하여 설명한다.
도 11에 나타낸 특성 평가용 소자는, 측정계(800)가 3개 병렬로 접속되어 있다. 측정계(800)는, 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(808)를 가진다. 트랜지스터(804), 트랜지스터(808)에는, 실시형태 1에 따라 제작한 트랜지스터를 사용했다.
측정계(800)에 있어서, 트랜지스터(804)의 소스 단자 및 드레인 단자의 한쪽과, 용량 소자(802)의 단자의 한쪽과, 트랜지스터(805)의 소스 단자 및 드레인 단자의 한쪽은, 전원(V2를 부여하는 전원)에 접속되어 있다. 또한, 트랜지스터(804)의 소스 단자 및 드레인 단자의 다른 한쪽과, 트랜지스터(808)의 소스 단자 및 드레인 단자의 한쪽과, 용량 소자(802)의 단자의 다른 한쪽과, 트랜지스터(805)의 게이트 단자는 접속되어 있다. 또한, 트랜지스터(808)의 소스 단자 및 드레인 단자의 다른 한쪽과, 트랜지스터(806)의 소스 단자 및 드레인 단자의 한쪽과, 트랜지스터(806)의 게이트 단자는 전원(V1을 주는 전원)에 접속되어 있다. 또한, 트랜지스터(805)의 소스 단자 및 드레인 단자의 다른 한쪽과, 트랜지스터(806)의 소스 단자 및 드레인 단자의 다른 한쪽은, 접속되어 출력 단자(Vout)로 되어 있다.
또한, 트랜지스터(804)의 게이트 단자에는 트랜지스터(804)의 온 상태와 오프 상태를 제어하는 전위(Vext＿b2)가 공급되고, 트랜지스터(808)의 게이트 단자에는 트랜지스터(808)의 온 상태와 오프 상태를 제어하는 전위(Vext＿b1)가 공급된다. 또한, 출력 단자로부터는 전위(Vout)가 출력된다.
다음에, 상기의 측정계를 이용한 전류 측정 방법에 대하여 설명한다.
먼저, 오프 전류를 측정하기 위해 전위차를 부여하는 초기화 기간의 개략에 대하여 설명한다. 초기화 기간에 있어서는, 트랜지스터(808)의 게이트 단자에, 트랜지스터(808)를 온 상태로 하는 전위(Vext＿b1)를 입력하고, 트랜지스터(804)의 소스 단자 또는 드레인 단자의 다른 한쪽과 접속되는 노드(즉, 트랜지스터(808)의 소스 단자 및 드레인 단자의 한쪽, 용량 소자(802)의 단자의 다른 한쪽, 및 트랜지스터(805)의 게이트 단자에 접속되는 노드)인 노드(A)에 전위(V1)를 부여한다. 여기서, 전위(V1)는 예를 들면 고전위로 한다. 또한, 트랜지스터(804)는 오프 상태로 해둔다.
그 후, 트랜지스터(808)의 게이트 단자에, 트랜지스터(808)를 오프 상태로 하는 전위(Vext＿b1)를 입력하여, 트랜지스터(808)를 오프 상태로 한다. 트랜지스터(808)를 오프 상태로 한 후에, 전위(V1)를 저전위로 한다. 여기에서도, 트랜지스터(804)는 오프 상태로 해둔다. 또한, 전위(V2)는 전위(V1)와 같은 전위로 한다. 이상에 의해, 초기화 기간이 종료된다. 초기화 기간이 종료된 상태에서는, 노드(A)와 트랜지스터(804)의 소스 단자 및 드레인 단자의 한쪽과의 사이에 전위차가 생기고, 또한, 노드(A)와 트랜지스터(808)의 소스 단자 및 드레인 단자의 다른 한쪽과의 사이에 전위차가 생기게 되기 때문에, 트랜지스터(804) 및 트랜지스터(808)에는 약간의 전하가 흐른다. 즉, 오프 전류가 발생한다.
다음에, 오프 전류의 측정 기간의 개략에 대하여 설명한다. 측정 기간에는, 트랜지스터(804)의 소스 단자 또는 드레인 단자의 한쪽의 단자의 전위(즉 V2), 및, 트랜지스터(808)의 소스 단자 또는 드레인 단자의 다른 한쪽의 단자의 전위(즉 V1)는 저전위로 고정해 둔다. 한편, 측정 기간 중은, 상기 노드(A)의 전위는 고정하지 않는다(플로팅 상태로 함). 이것에 의해, 트랜지스터(804)에 전하가 흘러, 시간의 경과와 함께 노드(A)에 보유되는 전하량이 변동한다. 그리고, 노드(A)에 보유되는 전하량의 변동에 따라, 노드(A)의 전위가 변동한다. 즉, 출력 단자의 출력 전위(Vout)도 변동한다.
상기 전위차를 부여하는 초기화 기간, 및, 그 후의 측정 기간에 있어서의 각 전위의 관계의 상세한 사항(타이밍 차트)을 도 12에 나타낸다.
초기화 기간에 있어서, 먼저, 전위(Vext＿b2)를 트랜지스터(804)가 온 상태가 되는 전위(고전위)로 한다. 이것에 의해, 노드(A)의 전위는 V2 즉 저전위(VSS)가 된다. 그 후, 전위(Vext＿b2)를 트랜지스터(804)가 오프 상태가 되는 전위(저전위)로 하고, 트랜지스터(804)를 오프 상태로 한다. 그리고, 다음에, 전위(Vext＿b1)를 트랜지스터(808)가 온 상태가 되는 전위(고전위)로 한다. 이것에 의해, 노드(A)의 전위는 V1, 즉 고전위(VDD)가 된다. 그 후, Vext＿b1을 트랜지스터(808)가 오프 상태가 되는 전위로 한다. 이것에 의해, 노드(A)가 플로팅 상태가 되어, 초기화 기간이 종료한다.
그 후의 측정 기간에는, 전위(V1) 및 전위(V2)를 노드(A)에 전하가 흘러들어, 또는 노드(A)로부터 전하가 흐르는 전위로 한다. 여기에서는, 전위(V1) 및 전위(V2)를 저전위(VSS)로 한다. 단, 출력 전위(Vout)를 측정하는 타이밍에 있어서는, 출력 회로를 동작시킬 필요가 생기기 때문에, 일시적으로 V1을 고전위(VDD)로 하는 경우가 있다. 또한, V1을 고전위(VDD)로 하는 기간은 측정에 영향을 주지 않을 정도의 단기간으로 한다.
상술한 바와 같이 하여 전위차를 부여하고, 측정 기간이 개시되면, 시간의 경과와 함께 노드(A)에 보유되는 전하량이 변동하고, 이것에 따라 노드(A)의 전위가 변동한다. 이것은, 트랜지스터(805)의 게이트 단자의 전위가 변동하는 것을 의미하기 때문에, 시간의 경과와 함께, 출력 단자의 출력 전위(Vout)의 전위도 변화하게 된다.
얻어진 출력 전위(Vout)로부터, 오프 전류를 산출하는 방법에 대하여, 이하에 설명한다.
오프 전류의 산출에 앞서, 노드(A)의 전위(VA)와 출력 전위(Vout)와의 관계를 구해 둔다. 이것에 의해, 출력 전위(Vout)로부터 노드(A)의 전위(VA)를 구할 수 있다. 상술한 관계로부터, 노드(A)의 전위(VA)는 출력 전위(Vout)의 함수로서 다음 식과 같이 나타낼 수 있다.
[수학식 1]
Figure pct00001
또한, 노드(A)의 전하(QA)는, 노드(A)의 전위(VA), 노드(A)에 접속되는 용량(CA), 정수(const)를 이용하여, 다음 식과 같이 나타내어진다. 여기서, 노드(A)에 접속되는 용량(CA)은 용량 소자(802)의 용량과 다른 용량의 합이다.
[수학식 2]
Figure pct00002
노드(A)의 전류(IA)는 노드(A)에 흘러드는 전하(또는 노드(A)로부터 흘러나오는 전하)의 시간 미분이기 때문에, 노드(A)의 전류(IA)는 다음 식과 같이 나타내어진다.
[수학식 3]
Figure pct00003
이와 같이, 노드(A)에 접속되는 용량(CA)과 출력 단자의 출력 전위(Vout)로부터, 노드(A)의 전류(IA)를 구할 수 있다.
이상에 나타내는 방법에 의해, 오프 상태에서 트랜지스터의 소스와 드레인 간을 흐르는 리크 전류(오프 전류)를 측정할 수 있다.
본 실시예에서는, 고순도화한 산화물 반도체를 이용하여 트랜지스터(804), 트랜지스터(808)를 제작했다. 트랜지스터의 채널 길이(L)와 채널 폭(W)의 비는, L/W = 1/5로 했다. 또한, 병렬된 각 측정계(800)에 있어서, 용량 소자(802)의 용량값을 각각, 100 fF, 1 pF, 3 pF로 했다.
또한, 본 실시예에 관한 측정에서는, VDD = 5 V, VSS = 0 V로 했다. 또한, 측정 기간에는, 전위(V1)를 원칙으로서 VSS로 하고, 10?300 sec마다, 100 msec의 기간동안 VDD로 하여 Vout를 측정했다. 또한, 소자에 흐르는 전류(I)의 산출에 이용되는 Δt는 30000 sec로 했다.
도 13에, 상기 전류 측정에 관한 경과 시간(Time)과 출력 전위(Vout)와의 관계를 나타낸다. 시간의 경과에 따라, 전위가 변화하는 양태를 확인할 수 있다.
도 14에는, 상기 전류 측정에 의해 산출된 오프 전류를 나타낸다. 또한, 도 14는 소스?드레인 전압(V)과 오프 전류(I)와의 관계를 나타내는 것이다. 도 14로부터, 소스?드레인 전압이 4 V인 조건에서, 오프 전류는 약 40 zA/μm인 것을 알 수 있었다. 또한, 소스?드레인 전압이 3.1 V의 조건에서, 오프 전류는 10 zA/μm 이하인 것을 알 수 있었다. 또한, 1 zA는 10－21 A를 나타낸다.
이상, 본 실시예에 의해, 고순도화된 산화물 반도체를 이용한 트랜지스터에서는, 오프 전류가 충분히 작아지는 것이 확인되었다.
[실시예 2]
개시하는 발명의 일 양태에 관한 반도체 장치의 다시쓰기 가능 횟수에 대하여 조사했다. 본 실시예에서는, 이 조사 결과에 대하여, 도 15를 참조하여 설명한다.
조사에 이용한 반도체 장치는, 도 6(A－1)에 나타낸 회로 구성의 반도체 장치이다. 여기서, 트랜지스터(162)에 상당하는 트랜지스터에는 산화물 반도체를 이용하고, 용량 소자(164)에 상당하는 용량 소자로서는, 0.33 pF의 용량값의 것을 이용했다.
조사는, 초기의 메모리 윈도우 폭과, 정보의 보유 및 정보의 기입을 소정 횟수 반복한 후의 메모리 윈도우 폭을 비교함으로써 행하였다. 정보의 보유 및 정보의 기입은 도 6(A－1)에서의 제 3 배선에 상당하는 배선에 0 V, 또는 5 V의 어느 것을 부여하고, 제 4 배선에 상당하는 배선에 0 V, 또는 5 V의 어느 것을 부여함으로써 행하였다. 제 4 배선에 상당하는 배선의 전위가 0 V인 경우에는, 트랜지스터(162)에 상당하는 트랜지스터(기입용 트랜지스터)는 오프 상태이기 때문에, 플로팅 게이트부(FG)에 부여된 전위가 보유된다. 제 4 배선에 상당하는 배선의 전위가 5 V인 경우에는, 트랜지스터(162)에 상당하는 트랜지스터는 온 상태이기 때문에, 제 3 배선에 상당하는 배선의 전위가 플로팅 게이트부(FG)에 부여된다.
메모리 윈도우 폭은 기억 장치의 특성을 나타내는 지표의 하나이다. 여기에서는, 다른 기억 상태의 사이에서, 제 5 배선에 상당하는 배선의 전위(Vcg)와 트랜지스터(160)에 상당하는 트랜지스터(판독용 트랜지스터)의 드레인 전류(ID)와의 관계를 나타내는 곡선(Vcg－Id 곡선)의 시프트량(ΔVcg)을 말하는 것으로 한다. 다른 기억 상태란, 플로팅 게이트부(FG)에 0 V가 부여된 상태(이하, Low 상태라고 함)와 플로팅 게이트부(FG)에 5 V가 부여된 상태(이하, High 상태라고 함)를 말한다. 즉, 메모리 윈도우 폭은 Low 상태와 High 상태에서, 전위(Vcg)의 스위핑을 행함으로써 확인할 수 있다.
도 15에, 초기 상태의 메모리 윈도우 폭과, 1×109회의 기입을 행한 후의 메모리 윈도우 폭의 조사 결과를 나타낸다. 또한, 도 15에서, 횡축은 Vcg(V)를 나타내고, 종축은 Id(A)를 나타낸다. 도 15로부터, 1×109회의 기입 전후에, 메모리 윈도우 폭이 변화하고 있지 않은 것을 확인할 수 있다. 1×109회의 기입 전후에 메모리 윈도우 폭이 변화하지 않는다는 것은, 적어도 이 동안은, 반도체 장치가 열화하지 않는다는 것을 나타내는 것이다.
상술한 바와 같이, 개시하는 발명의 일 양태에 관한 반도체 장치는, 보유 및 기입을 109회나 다수회 반복해도 특성이 변화하지 않고, 다시쓰기 내성이 매우 높다. 즉, 개시하는 발명의 일 양태에 의해, 매우 신뢰성이 높은 반도체 장치가 실현된다고 할 수 있다.
100：기판 102：보호층
104：반도체 영역 106：소자 분리 절연층
108：게이트 절연층 110a：게이트 전극
110b：소스 전극 또는 드레인 전극 112：절연층
114：불순물 영역 116：채널 형성 영역
118：사이드 월 절연층 120：고농도 불순물 영역
122：금속층 124：금속 화합물 영역
142：산화물 반도체층 144：산화물 반도체층
146：게이트 절연층 148a：게이트 전극
148b：전극 150：층간 절연층
152a：소스 전극 또는 드레인 전극 152b：소스 전극 또는 드레인 전극
160：트랜지스터 162：트랜지스터
164：용량 소자 190：메모리 셀
701：하우징 702：하우징
703：표시부 704：키보드
711：본체 712：스타일러스
713：표시부 714：조작 버튼
715：외부 인터페이스 720：전자 서적
721：하우징 723：하우징
725：표시부 727：표시부
731：전원 733：조작 키
735：스피커 737：축부
740：하우징 741：하우징
742：표시 패널 743：스피커
744：마이크로폰 746：포인팅 디바이스
747：카메라용 렌즈 748：외부 접속 단자
749：태양전지 셀 750：외부 메모리 슬롯
761：본체 763：접안부
764：조작 스위치 765：표시부
766：배터리 767：표시부
770：텔레비전 장치 771：하우징
773：표시부 775：스탠드
780：리모콘 조작기 800：측정계
802：용량 소자 804：트랜지스터
805：트랜지스터 806：트랜지스터
808：트랜지스터

Claims (24)

  1. 반도체 장치에 있어서,
    제 1 반도체 재료가 이용된 제 1 채널 형성 영역과,
    상기 제 1 채널 형성 영역을 끼우도록 형성된 불순물 영역과,
    상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층과,
    상기 제 1 게이트 절연층 위의 제 1 게이트 전극과,
    상기 불순물 영역과 전기적으로 접속된 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와;
    상기 제 1 게이트 전극과 일체로 형성된 제 2 소스 전극 및 제 2 드레인 전극의 한쪽과, 상기 제 1 게이트 전극과 분리하여 형성된 제 2 소스 전극 및 제 2 드레인 전극의 다른 한쪽과,
    제 2 반도체 재료가 이용되고, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극과 전기적으로 접속된 제 2 채널 형성 영역과,
    상기 제 2 채널 형성 영역 위의 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하는 제 2 트랜지스터를 구비한, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 재료는 상기 제 2 반도체 재료와는 다른 반도체 재료인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 반도체 재료는 산화물 반도체 재료인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 반도체 재료는 에너지 갭이 3 eV보다 큰 반도체 재료인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 스위칭 스피드는 상기 제 2 트랜지스터의 스위칭 스피드보다 큰, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 오프 전류는 상기 제 1 트랜지스터의 오프 전류보다 작은, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 장치는 컴퓨터, 휴대 정보 단말, 전자 서적, 휴대전화기, 디지털 비디오 카메라, 텔레비전 장치로 이루어진 그룹으로부터 선택된 하나인, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 도전층은 단일층인, 반도체 장치.
  9. 반도체 장치에 있어서,
    제 1 반도체 재료가 이용된 제 1 채널 형성 영역과,
    상기 제 1 채널 형성 영역을 끼우도록 형성된 불순물 영역과,
    상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층과,
    상기 제 1 게이트 절연층 위의 제 1 게이트 전극을 포함하는 도전층과,
    상기 불순물 영역과 전기적으로 접속된 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와;
    상기 제 1 게이트 전극과 일체로 형성된 제 2 소스 전극 및 제 2 드레인 전극의 한쪽과, 상기 제 1 게이트 전극과 분리하여 형성된 제 2 소스 전극 및 제 2 드레인 전극의 다른 한쪽과,
    제 2 반도체 재료가 이용되고, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극과 전기적으로 접속된 제 2 채널 형성 영역과,
    상기 제 2 채널 형성 영역 위의 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하는 제 2 트랜지스터와;
    상기 제 2 소스 전극 또는 제 2 드레인 전극의 한쪽과,
    상기 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 위의 용량 소자용 전극을 포함하는 용량 소자를 구비한, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 반도체 재료는 상기 제 2 반도체 재료와는 다른 반도체 재료인, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 2 반도체 재료는 산화물 반도체 재료인, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 2 반도체 재료는 에너지 갭이 3 eV보다 큰 반도체 재료인, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 제 1 트랜지스터의 스위칭 스피드는 상기 제 2 트랜지스터의 스위칭 스피드보다 큰, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제 2 트랜지스터의 오프 전류는 상기 제 1 트랜지스터의 오프 전류보다 작은, 반도체 장치.
  15. 제 9 항에 있어서,
    상기 반도체 장치는 컴퓨터, 휴대 정보 단말, 전자 서적, 휴대전화기, 디지털 비디오 카메라, 텔레비전 장치로 이루어진 그룹으로부터 선택된 하나인, 반도체 장치.
  16. 제 9 항에 있어서,
    상기 도전층은 단일층인, 반도체 장치.
  17. 반도체 장치에 있어서,
    제 1 반도체 재료가 이용된 제 1 채널 형성 영역과,
    상기 제 1 채널 형성 영역을 끼우도록 형성된 불순물 영역과,
    상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층과,
    상기 제 1 게이트 절연층 위의 제 1 게이트 전극과,
    상기 불순물 영역과 전기적으로 접속된 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와;
    상기 제 1 게이트 전극과 일체로 형성된 제 2 소스 전극 및 제 2 드레인 전극의 한쪽과,
    상기 제 1 게이트 전극과 분리하여 형성된 제 2 소스 전극 및 제 2 드레인 전극의 다른 한쪽과,
    제 2 반도체 재료가 이용되고, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극과 전기적으로 접속된 제 2 채널 형성 영역과,
    상기 제 2 채널 형성 영역 위의 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하는 제 2 트랜지스터와;
    상기 제 2 소스 전극 및 제 2 드레인 전극의 한쪽과,
    상기 제 2 채널 형성 영역을 일부에 포함하는 산화물 반도체층과,
    상기 제 2 게이트 절연층과, 상기 제 2 게이트 절연층 위의 용량 소자용 전극을 포함하는 용량 소자를 구비한, 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 1 반도체 재료는 상기 제 2 반도체 재료와는 다른 반도체 재료인, 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 2 반도체 재료는 산화물 반도체 재료인, 반도체 장치.
  20. 제 17 항에 있어서,
    상기 제 2 반도체 재료는 에너지 갭이 3 eV보다 큰 반도체 재료인, 반도체 장치.
  21. 제 17 항에 있어서,
    상기 제 1 트랜지스터의 스위칭 스피드는 상기 제 2 트랜지스터의 스위칭 스피드보다 큰, 반도체 장치.
  22. 제 17 항에 있어서,
    상기 제 2 트랜지스터의 오프 전류는 상기 제 1 트랜지스터의 오프 전류보다 작은, 반도체 장치.
  23. 제 17 항에 있어서,
    상기 반도체 장치는 컴퓨터, 휴대 정보 단말, 전자 서적, 휴대전화기, 디지털 비디오 카메라, 텔레비전 장치로 이루어진 그룹으로부터 선택된 하나인, 반도체 장치.
  24. 제 17 항에 있어서,
    상기 도전층은 단일층인, 반도체 장치.
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