KR100406546B1 - 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 MIM구조의 탄탈륨산화막 캐패시터에서 상부전극 증착시 탄탈륨산화막내의 산소가 상부전극으로 확산함에 따른 캐패시터의 누설전류 증가를 억제하도록 한 캐패시터의 제조 방법을 제공하기 위한 것으로, 하부전극을 형성하는 단계, 상기 하부전극 상에 유전막을 증착하는 단계, 및 상기 유전막 상에 상부전극(TiN)을 증착하되, 상기 상부전극 증착시 미리 산소가스를 플로우시켜 상기 유전막과 상기 상부전극 사이에 산소가 함유된 산소확산방지막(TiON)을 형성시키는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 캐패시터 제조 방법에 관한 것으로, 특히 MIM 구조의 탄탈륨산화막을 이용한 캐패시터의 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 충분한 정전용량을 확보하기 위해 캐패시터의 구조를 실린더(Cylinder), 핀(Pin), 적층(Stack) 또는 반구형 실리콘(HSG) 등의 복잡한 구조로 형성하여 전하저장 면적을 증가시키거나, SiO2나 Si3N4에 비해 유전상수가 큰 Ta2O5, TiO2, SrTiO3, (Ba,Sr)TiO등의 고유전물질에 대한 연구가 활발히 진행되고 있다.
특히, 저압화학적기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)을 이용한 탄탈륨산화막(Ta2O5)은 비교적 유전율이 높아 적용 가능성이 높은 것으로 알려졌다.
최근에, 소자의 집적화에 의해 소자 크기가 감소함에 따라 유효산화막두께의 감소가 요구되며, 보다 신뢰성있는 소자를 제조하기 위해서는 바이어스전압(Bias voltage)에 따른 ΔC의 감소 및 누설전류와 같은 전기적 특성을 개선시키는 것이 필요하다.
이러한 특성 개선을 위해서 통상 폴리실리콘대신 금속막을 상하부전극으로 이용하는 MIM(Metal-Insulator-Metal) 캐패시터가 연구되고 있으며, MIM 캐패시터 제조시 캐패시터의 유효산화막두께(Tox), 누설전류 특성이 개선된 신뢰성 있는 소자를 제조하기 위해서는 양질의 캐패시터 유전막을 증착하는 공정이 매우 중요하다 할 것이다.
특히, 탄탈륨산화막을 유전막으로 이용하는 MIM 캐패시터 제조시, 금속전극의 배향성에 따라 탄탈륨산화막이 방향성을 나타내어 유전상수가 증가하며, 금속전극은 폴리실리콘과의 전기적 에너지장벽(Energy barrier)(또는 일함수)이 크므로 유효산화막두께(Tox)를 감소시킬 수 있어 동일한 유효산화막 두께에서의 누설전류를 감소시키는 장점이 있다.
도 1은 종래기술에 따라 제조된 MIM구조의 탄탈륨산화막 캐패시터를 도시한 도면이다.
도 1을 참조하면, 소스/드레인(12)을 포함한 트랜지스터 제조 공정이 완료된 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(13)을 형성한 다음, 층간절연막(13)을 선택적으로 식각하여 소스/드레인(12)의 소정 부분이 노출되는 콘택홀을 형성한다.
계속해서, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백(Etch back)공정으로 소정 깊이만큼 리세스시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(14)를 형성한 다음, 폴리실리콘플러그(14)상에 티타늄실리사이드(15)와 티타늄나이트라이드(16)의 적층막을 형성한다.
이 때, 티타늄실리사이드(15)는 폴리실리콘플러그(14)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 주고, 티타늄나이트라이드(16)는 후속 탄탈륨산화막의 열처리공정시 하부전극내에 잔존하는 산소가 폴리실리콘플러그(14) 또는 반도체기판(11)으로 확산하는 것을 방지하는 확산배리어막의 역할을 한다.
다음으로, 티타늄나이트라이드(16)를 포함한 층간절연막(13)상에 질화물계식각정지막(17)과 캐패시터산화막(18)을 형성한 후, 스토리지노드마스크로 캐패시터산화막(18)과 식각정지막(17)을 순차적으로 식각하여 폴리실리콘플러그(14)에 정렬되는 스토리지노드 콘택홀을 형성한다.
계속해서, 스토리지노드 콘택홀이 형성된 캐패시터산화막(18)의 표면을 따라루테늄막을 증착한 다음, 화학적기계적연마 또는 에치백으로 스토리지노드콘택홀내에만 루테늄막을 잔류시켜 이웃한 셀간 서로 격리되는 루테늄-하부전극(19)을 형성한다.
계속해서, 루테늄-하부전극(19)을 포함한 전면에 탄탈륨산화막(20)을 증착한 후, 산소결핍을 제거하기 위한 열처리와 탄탈륨산화막(20)내 잔류하는 불순물을 제거하기 위한 열처리를 순차적으로 진행한다.
다음으로, 탄탈륨산화막(20)상에 상부전극으로서 CVD에 의한 티타늄나이트라이드(이하 'CVD-TiN'이라 약칭함)(41a)와 물리기상증착법에 의한 티타늄나이트라이드(41b), 또는 CVD-TiN과 하부전극과 동일한 금속의 적층막을 증착한다.
상술한 공정에 의해 오목구조의 캐패시터를 형성한다.
그러나, 종래기술은 상부전극으로 TiN을 사용하는 경우, 500℃ 이상의 온도에서 증착이 이루어지므로 탄탈륨산화막과 CVD TiN의 계면 반응이 발생하며, 탄탈륨산화막내의 산소가 CVD-TiN으로 확산하여 탄탈륨산화막의 산소 결함이 증가하게 되므로써 캐패시터의 누설전류가 증가하는 문제점이 있다.
결국, CVD-TiN을 포함한 금속 상부전극의 증착시 탄탈륨산화막내의 산소 확산을 억제할 수 있는 방법이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 금속 상부전극 증착시 탄탈륨산화막내의 산소가 상부전극으로 확산함에 따른 캐패시터의 누설전류 증가를 억제하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 제조된 MIM 구조의 탄탈륨산화막 캐패시터를 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 구조의 탄탈륨산화막 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 34 : 폴리실리콘플러그
35 : 티타늄실리사이드 36 : 티타늄나이트라이드
38 : 캐패시터산화막 39 : 루테늄-하부전극
40 : 탄탈륨산화막 41a : TiON
41b : CVD-TiN
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 유전막을 증착하는 단계, 및 상기 유전막 상에 상부전극을 증착하되, 상기 상부전극 증착시 미리 산소가스를 플로우시켜 상기 유전막과 상기 상부전극 사이에 산소가 함유된 산소확산방지막을 형성시키는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 산소확산방지막을 형성하는 단계는, 상기 유전막이 증착된 결과물을 상기 상부전극이 증착될 증착챔버로 로딩시키는 단계, 상기 증착챔버내에 산소 가스를 10sccm∼30sccm의 유량으로 5초∼10초동안 플로우시키는 단계, 상기 증착챔버내에 TiCl4를 5초∼20초동안 플로우시키는 단계, 및 상기 증착챔버내에 암모니아 가스를 플로우시켜 상기 산소확산방지막으로 TiON막을 형성시키는 단계를 포함하되, 상기 TiON막은 상기 상부전극이 증착되는 온도에서 인시튜로 진행됨을 특징으로 한다.
바람직하게, 상기 상부전극을 증착하는 단계는, 0.1torr∼2torr의 압력하에서 TiCl4와 암모니아 가스를 각각 10sccm∼1000sccm의 유량으로 플로우시켜 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 캐패시터의 유전막상에 유전막내 산소의 상부전극으로의 확산을 방지하기 위한 보호막을 포함하는 캐패시터의 제조 방법을 제공한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 구조의 탄탈륨산화막 캐패시터의 제조 방법을 도시한 공정 단면도로서, 캐패시터의 유전막으로 탄탈륨산화막을 이용하고, 하부전극으로 루테늄막을, 상부전극으로 TiN을 이용한 경우를 도시하고 있다.
도 2a에 도시된 바와 같이, 소스/드레인(32)을 포함한 트랜지스터 제조 공정이 완료된 반도체기판(31)상에 층간절연막(ILD)(33)을 형성한다.
그리고, 층간절연막(33)상에 통상의 노광 및 현상을 통해 콘택마스크를 형성한 후, 콘택마스크로 층간절연막(33)을 식각하여 소스/드레인(32)의 소정 부분이 노출되는 콘택홀을 형성하고, 콘택마스크를 제거한다.
계속해서, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백공정으로 소정 깊이만큼 리세스시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(34)를 형성한다.
그리고, 전면에 티타늄(Ti)을 증착한 후, 급속열처리(RTP)하여 폴리실리콘 플러그(34)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그 (34)상에 티타늄실리사이드(35)를 형성한다. 이 때, 티타늄실리사이드(35)는 폴리실리콘플러그(34)와 후속 하부전극과의 접촉저항을 개선시키기 위한 오믹 콘택층이다.
계속해서, 티타늄실리사이드(35)상에 티타늄나이트라이드(TiN)(36)를 형성한 후, 층간절연막(33)의 표면이 노출될때까지 티타늄나이트라이드(36)를 화학적기계적연마(CMP) 또는 에치백하여 콘택홀내에 매립시킨다.
여기서, 티타늄나이트라이드(36)는 후속 탄탈륨산화막의 열처리공정시 하부전극내에 잔존하는 산소가 폴리실리콘플러그(34) 또는 반도체기판(31)으로 확산하는 것을 방지하는 확산배리어막의 역할을 한다.
도 2b에 도시된 바와 같이, 티타늄나이트라이드(36)를 포함한 층간절연막(33)상에 질화물계 식각정지막(37)과 캐패시터산화막(38)을 형성한 후, 스토리지노드마스크로 캐패시터산화막(38)과 식각정지막(37)을 순차적으로 식각하여 폴리실리콘플러그(34)에 정렬되는 스토리지노드 콘택홀을 형성한다.
계속해서, 스토리지노드 콘택홀이 형성된 캐패시터산화막(38)의 표면을 따라 저압화학기상증착법(LPCVD)으로 루테늄막을 증착한 다음, 화학적기계적연마 또는 에치백으로 스토리지노드콘택홀내에만 루테늄막을 잔류시켜 이웃한 셀간 서로 격리되는 루테늄-하부전극(39)을 형성한다.
상기한 루테늄막의 저압화학기상증착법에 대해 설명하면 다음과 같다.
먼저, 루테늄막의 소스물질로는 디사이클로펜타디엔루테늄[Ru(Cp)2], 트리옥타네디오네이트[이하 'Ru(od)3'라 약칭함], 디에틸사이클로펜타디엔루테늄[이하 'Ru(EtCp)2'라 약칭함], 디메틸사이클로펜타디엔루테늄[Ru(MeCp)2]을 이용하는데,바람직하게는 경제적으로 저렴한 Ru(od)3또는 Ru(EtCp)2중 어느 하나를 사용하고 기화기(Vaporizer)를 이용하여 소스물질을 기상상태로 만든다.
이처럼 기상의 루테늄 소스물질을 반응챔버내로 플로우시키기 위해 아르곤가스를 운반가스(carrier gas)로 이용하며, 이 때 아르곤 가스의 유량은 50sccm∼200sccm을 유지한다.
다음으로, 반응챔버내에 반응가스인 산소가스를 플로우시켜 루테늄 소스물질을 열분해시키므로써 순수한 루테늄막만을 증착시킨다.
이 때, 산소가스의 유량은 50sccm∼400sccm을 유지하며, 반응챔버의 압력은 0.1torr∼10torr를 유지하고, 루테늄막이 증착되는 기판은 230℃∼350℃를 유지한다.
다음으로, 산소가스 및 반응부산물을 제거하기 위해 희석가스로서 아르곤을 플로우시키는데, 이 때 아르곤가스의 유량은 400℃∼800℃를 유지한다.
이와 같은 저압화학기상증착에 의해 100Å∼300Å의 두께를 갖는 루테늄막을 증착시킨다.
도 2c에 도시된 바와 같이, 루테늄-하부전극(39)을 포함한 전면에 탄탈륨산화막(40)을 저압화학기상증착법으로 증착한다.
탄탈륨산화막(40)의 저압화학기상증착법에 대해 설명하면 다음과 같다.
먼저 반응챔버내에 원료물질로서 탄탈륨에칠레이트[Ta(OC2H5)5]를 운반가스인 질소(N2)를 통해 플로우시킨다. 이 때, 질소의 유량은 350sccm∼450sccm을 유지한다.
그리고, 반응챔버내에 반응가스(또는 산화제)로서 산소를 20sccm∼50sccm의 유량으로 플로우시킨 후, 300℃∼450℃의 온도로 가열된 기판상에서 공급된 탄탈륨에칠레이트를 열분해시켜 기판상에 탄탈륨산화막을 증착한다. 이 때, 반응챔버는 0.1torr∼2torr의 압력을 유지한다.
한편, 탄탈륨산화막을 형성하기 위한 소스로 널리 사용되는 탄탈륨에칠레이트는 실온에서 액체 상태이며, 145℃ 온도에서 기화하는 특성을 가지고 있으므로, 탄탈륨에칠레이트를 용이하게 반응시키기 위하여 액상인 소스를 기상으로 만들어야 한다. 예컨대, 탄탈륨에칠레이트를 170℃∼190℃로 유지되는 기화기에서 기상상태로 변화시킨 후, 질소가스에 실어 반응챔버내로 공급시킨다.
상기한 바와 같이 탄탈륨산화막(40)을 증착한 후, 탄탈륨산화막내 산소 공공을 제거하기 위해 저온에서 플라즈마 열처리 또는 UV/O3열처리를 실시한다.
이 때, 플라즈마열처리는 산소(O2), N2O 또는 N2+O2의 혼합 가스분위기에서 300℃∼500℃의 온도로 30초∼120초동안 200W∼500W의 파워로 진행된다.
그리고, UV/O3열처리는 300℃∼500℃의 온도로 2분∼10분동안 램프의 강도를 15㎽/cm2∼30㎽/cm2로 유지하면서 진행된다.
이와 같이, 탄탈륨산화막(40)을 저온(300℃∼500℃)에서 플라즈마열처리하거나 또는 UV/O3열처리하면, 탄탈륨산화막내 산소결핍을 충분히 제거할 수 있다.
다음으로, 탄탈륨산화막(40)내 산소결핍을 제거한 후, 유전특성을 얻기 위해 고온에서 급속열처리(RTP) 또는 노열처리(Furnace anneal)를 실시한다.
이 때, 급속열처리는 질소(N2), 아르곤(Ar) 또는 헬륨(He) 중 어느 하나의 비활성가스와 산소가스의 혼합 가스분위기에서 500℃∼650℃의 온도로 30초∼60초 동안 진행된다.
그리고, 노열처리는 질소(N2), 아르곤(Ar) 또는 헬륨(He) 중 어느 하나의 비활성가스와 산소가스의 혼합 분위기에서 500℃∼600℃의 온도로 10분∼30분동안 진행된다.
상기한 급속열처리 및 노열처리 공정시, 산소와 비활성가스의 혼합비는 1:10∼10:10으로 유지한다.
이와 같이, 탄탈륨산화막(40)내 산소결핍을 제거한 후, 고온(500℃∼700℃)에서 열처리를 실시하면, 탄탈륨산화막(40)내에 잔류하는 탄소, 수소 등의 불순물을 제거할 수 있다.
도 2d에 도시된 바와 같이, 탄탈륨산화막(40)상에 화학기상증착챔버내에서 TiON(41a)과 상부전극인 티타늄나이트라이드(이하 'CVD-TiN'이라 약칭함)(41a)을 증착한다.
여기서, TiON(41a)는 CVD-TiN(41a) 증착시, 탄탈륨산화막(40)내 산소가 CVD-TiN으로 확산하여 탄탈륨산화막(40)내 산소 결핍이 초래되는 것을 방지하기 위한 산소확산방지막이며, 아울러 TiON(41a)은 CVD-TiN(41b)과 탄탈륨산화막(40)과의 계면반응을 억제하기 위한 보호막이다.
TiON(41a)과 CVD-TiN(41b)의 증착방법에 대해 설명하면 다음과 같다.
먼저 탄탈륨산화막(40)이 형성된 반도체기판(31)을 화학기상증착장치의 반응챔버내에 로딩시킨 후, TiN을 증착하기에 앞서 탄탈륨산화막(40)내의 산소 확산을 방지하기 위해 TiN의 증착온도에서 인시튜로 산소가스를 미리 플로우시킨다.
이 때, 산소 가스를 10sccm∼30sccm의 유량으로 5초∼10초동안 플로우시키고, 상부전극이 증착되는 온도(500℃∼650℃)에서 인시튜로 진행된다.
다음으로, 산소가스를 플로우시킨 후 TiN을 증착하기 위한 소스물질인 TiCl4만을 5초∼20초동안 반응챔버내에 플로우시킨다.
다음으로, 반응챔버내에 운반가스인 암모니아(NH3)가스와 소스물질인 TiCl4를 각각 10sccm∼1000sccm의 유량으로 동시에 플로우시켜, 미리 플로우된 산소가스와 TiCl4가스 및 NH3가 반응하여 TiON(41a)을 형성하고, 동시에 TiON(41a) 상에 CVD-TiN막(41b)을 형성시킨다.
이 때, 암모니아 가스와 TiCl4의 화학반응에 의해 TiON(41a)상에 CVD-TiN(41b)이 증착되는데, CVD-TiN(41b) 증착시 반응챔버는 0.1torr∼2torr을 유지하고, 증착되는 CVD-TiN(41b)은 100Å∼500Å의 두께를 갖는다.
계속해서, CVD-TiN(41b)상에 물리기상증착법(PVD)으로 TiN을 증착하거나, 또는 하부전극과 동일한 금속을 증착한다. 즉, 상부전극은 CVD-TiN/PVD-TiN 또는CVD-TiN/CVD-Ru의 적층구조로 형성된다.
전술한 공정을 완료하면 오목구조의 캐패시터가 형성되며, 캐패시터산화막을 딥아웃하여 실린더형 캐패시터를 형성할 수도 있다.
본 발명은 탄탈륨산화막을 유전막으로 이용하고, 상하부전극으로 금속을 이용하는 캐패시터에 적용가능하며, 아울러 고유전체를 유전막으로 사용하는 모든 캐패시터에 적용하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 상부전극 증착챔버내에서 상부전극 증착전에 미리 산소를 플로우시켜 유전막과 상부전극 사이에 산소확산방지막을 형성시키므로써 유전막내 산소의 상부전극으로의 확산을 방지하여 캐패시터의 누설전류 특성을 개선시킬 수 있는 효과가 있다.
Claims (7)
- 캐패시터의 제조 방법에 있어서,하부전극을 형성하는 단계;상기 하부전극 상에 유전막을 증착하는 단계; 및상기 유전막 상에 상부전극을 증착하되, 상기 상부전극 증착시 미리 산소가스를 플로우시켜 상기 유전막과 상기 상부전극 사이에 산소가 함유된 산소확산방지막을 형성시키는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 산소확산방지막을 형성하는 단계는,상기 유전막이 증착된 결과물을 상기 상부전극이 증착될 증착챔버로 로딩시키는 단계;상기 증착챔버내에 산소 가스를 10sccm∼30sccm의 유량으로 5초∼10초동안 플로우시키는 단계;상기 증착챔버내에 TiCl4를 5초∼20초동안 플로우시키는 단계; 및상기 증착챔버내에 암모니아 가스를 플로우시켜 상기 산소확산방지막으로 TiON막을 형성시키는 단계를 포함하되, 상기 TiON막은 상기 상부전극이 증착되는 온도에서 인시튜로 진행됨을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 상부전극을 증착하는 단계는,0.1torr∼2torr의 압력하에서 TiCl4와 암모니아 가스를 각각 10sccm∼1000sccm의 유량으로 플로우시켜 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 상부전극은 화학기상증착법에 의해 100Å∼500Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 상부전극은 CVD-TiN/PVD-TiN 또는 CVD-TiN/CVD-Ru의 적층구조로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 유전막을 형성하는 단계는,상기 하부전극상에 저압화학기상증착법으로 탄탈륨산화막을 증착하는 단계;상기 탄탈륨산화막을 300℃∼500℃에서 1차 열처리하는 단계; 및상기 1차 열처리된 탄탈륨산화막을 500℃∼700℃에서 2차 열처리하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 하부전극을 형성하는 단계는,원료 물질로 Ru(OD)3또는 Ru(EtCp)2중 어느 하나를 이용하고, 기화기를 이용하여 상기 원료물질을 기상상태로 변화시키는 단계;상기 기상의 원료물질을 50sccm∼200sccm의 아르곤을 이용하여 반응챔버내로 운반시키는 단계;상기 반응챔버내에 50sccm∼400sccm의 산소를 공급하여 상기 원료물질을 분해시켜 루테늄막을 증착하는 단계; 및상기 반응챔버내에 400sccm∼800sccm의 아르곤을 퍼지시키는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
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