KR20010114049A - 반도체 소자의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 고유전체 커패시터 제조 방법에 관한 것으로, MOCVD법을 이용해 (Ba,Sr)TiO3유전체막을 증착할 때 소자의 구조 및 하부 물질의 종류에 의해 발생하는 웨이퍼 표면 온도의 국부적인 차이에 의해 (Ba,Sr)TiO3박막의 조성 및 두께의 균일도가 저하되고 스텝 커버리지의 특성이 나빠지는 현상을 해결하기 위하여 기존의 MOCVD 공정 온도보다 낮은 온도에서 표면 반응에 의해 박막을 증착시키는 ALD(Atomic Layer Deposition)법을 이용해 (Ba,Sr)O막 및 TiO2막을 r교대로 증착시켜 BST 박막을 형성하므로써 상기의 문제점을 해결함과 동시에 공정의 단순화 및 안정화를 이룰 수 있는 반도체 소자의 고유전체 커패시터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 고유전체 커패시터 제조 방법에 관한 것으로, 특히 BST 박막을 이용하여 커패시터의 유전체막을 형성하는 반도체 소자의 고유전체 커패시터 제조 방법에 관한 것이다.
최근에는 0.10㎛ 이하 디자인 룰(Design Rule)을 가지는 고집적 DRAM의 커패시터용 유전체로 BST 유전박막이 많이 연구되고 있다. 이는 초미세구조의 셀 영역에서 셀당 25 내지 30fF의 정전용량을 확보하기 위해서는 낮은 유효 산화막두께(Tox)를 가지는 고유전체 박막이 요구되기 때문이다. 그러나 BST 유전막을 기존의 MOCVD법으로 증착하면 450℃ 이하의 저온 공정에서는 소자의 형태(Topology) 및 하부 물질의 종류에 따라 웨이퍼 표면의 온도 차이가 발생한다.
도 1은 웨이퍼에 열을 가한 상태에서 웨이퍼 표면에 형성된 물질의 종류에 따른 전도율 차이에 의해 발생하는 온도 차이를 도시한 그래프이다. 참고로 Si는 138W/mK 이고, Pt는 73.4W/mK이다. 이러한 Si 및 Pt 금속의 열 전도율 차이에 의해 실리콘 기판은 열전도도가 크므로 히터(Substrate heater)로부터 전달되는 열을 웨이퍼 위쪽으로 빨리 전달하므로 Pt가 증착된 웨이퍼 영역에 비해 표면의 온도가 낮은 것이다.
실제 소자에서는 캡 옥사이드(Cpa oxide)가 형성되는 부분에만 Pt 또는 Ru전극이 존재하고 다른 부분은 옥사이드, 나이트라이드(Nitride) 등이 존재하게 되므로 웨이퍼 표면의 온도 차이가 패턴 밀도(Pattern density) 및 형태(Topology) 등에 따라서 차이가 심하게 발생한다. 따라서 450℃ 이하의 저온 공정에서 웨이퍼 온도에 민감하게 조성 및 두께가 변하는 BST를 실제 소자에 적용하는 공정 개발이 매우 어렵다. 또한, 0.10㎛ 이하의 소자에서 이용될 고단차의 커패시터 구조(Stack 또는 Concave)에서는 스텝 커버리지 특성이 급격히 저하되는 단점이 있다. 따라서 기존의 Ta2O5에 비해 낮은 유효 산화막 두께와 우수한 누설 전류 특성을 가지는 BST 박막의 장점을 0,10㎛ 이하의 디자인 룰을 가지는 초고집적 DRAM 소자에서 기존의 MOCVD 법으로 활용하기가 매우 어렵다.
따라서, 본 발명은 BST 박막을 유전체막으로 사용하는 기술에서 상기 BST 박막을 ALD 법으로 증착하여 웨이퍼 표면의 국부적인 온도차이에 의한 조성 및 두께의 차이를 억제하므로써 우수한 스텝 커버리지 특성을 확보함과 동시에 공정의 단순화 및 안정화를 이룰 수 있는 반도체 소자의 고유전체 커패시터 제조 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 고유전체 커패시터 제조 방법은 반도체 기판 상에 형성된 층간 절연막의 소정 영역을 식각하여콘택홀을 형성한 후 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계; 상기 콘택 플러그의 표면에 티타늄 실리사이드층을 형성하는 단계; 상기 티타늄 실리사이드층 상에 확산 장벽층을 형성하여 상기 콘택홀을 완전히 매립하는 단계; 상기 확산 장벽층을 포함한 전체 구조상에 캡 옥사이드층을 형성한 후 상기 확산 장벽층이 노출되도록 식각하는 단계; 상기 식각된 캡 옥사이드층의 측벽 및 노출된 확산 장벽층 상에 실린더형 저장 전극을 형성하는 단계; 상기 저장전극을 포함한 전체 구조상에 ALD법으로 유전체막을 형성하고 열처리하는 단계; 및 상기 유전체막을 포함한 전체 구조상에 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 웨이퍼에 열을 가한 상태에서의 재질에 따른 온도 차이를 도시한 그래프.
도 2는 ALD법을 이용해 BST 박막을 증착하는 방법을 설명하기 위하여 도시한 그래프.
도 3a 내지 3 g는 본 발명에 따른 반도체 소자의 고유전체 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
10 : 반도체 기판 20 : 층간 절연막
30 : 콘택 플러그 40 : 티타늄 실리사이드막
50 : 확산 장벽층 60 : 캡 옥사이드층
70 : 저장 전극 80 : 유전체막
90 : 플레이트 전극
본 발명에서 BST 박막을 형성하는 ALD(Atomic layer deposition)법은 기존의 MOCVD 공정 온도보다 낮은 온도에서 성분 원소를 1 레이어(Layer)씩 표면 반응에 의해 증착시키는 방법이다. 그러므로 웨이퍼 표면의 국부적인 온도차이에 민감하지 않고 BST 유전체막의 조성 및 두께 균일도를 향상시킬 수 있으므로 우수한 전기적 특성을 얻을 수 있으면서 동시에 우수한 스텝 커버리지 특성을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3a는 제 1 콘택홀에 콘택 플러그(30)가 형성된 상태의 단면도이다.
반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(10) 상에 층간 절연막(20)을 형성하고 선택된 영역에 제 1 콘택홀을 형성한 후 제 1 콘택홀을 포함한 층간 절연막(20) 상에 CVD법으로 500 내지 3000Å 두께의 폴리실리콘층을 형성한다. 그리고 나서 전면 식각 공정으로 층간 절연막(20) 표면의 폴리실리콘층을 제거하여 제 1 콘택홀 내부에만 잔류시키되 폴리실리콘층의 표면이 층간 절연막 표면보다 500 내지 2000Å 낮도록 과도 식각(Etch-back)을 실시한다. 이러한 공정으로 콘택 플러그(30)가 형성된다.
도 3b는 콘택 플러그(30)를 형성한 후 폴리 실리콘과의 후속 공정에서 형성될 확산 장벽층과의 접촉저항을 낮추기 위하여 티타늄 실리사이드막(40)을 형성한 상태의 단면도이다.
큰택 플러그(30)를 포함한 층간 절연막(20) 상에 티타늄막을 100 내지 1000Å의 두께로 증착하고 급속 열처리 공정(Rapidly temperature process;RTP)을 실시하여 티타늄 실리사이드막(TiSix)을 형성한다. 이후 습식 식각을 실시하여 콘택 플러그(30) 표면의 티타늄 실리사이드막(40)을 제외한 층간 절연막(20) 상부의 TiN을 제거한다.
도 3c는 티타늄 실리사이드막(40)을 포함한 전체 구소상에 확산 장벽층(50)을 형성한 상태의 단면도이다.
티타늄 실리사이드막(40)을 형성한 후 전체 구조상에 TiCl4, SiCl4및 NH3를 소오스 가스로 하는 화학기상증착법(CVD)으로 티타늄 실리콘 나이트라이드층(TiSiN)을 500 내지 5000Å의 두께로 형성한다. 그리고 화학적 기계적 연마공정(CMP)으로 제 1 콘택홀 내부의 티타늄 실리콘 나이트라이드층을 제외한 층간 절연막(20) 상의 티타늄 실리콘 나이트라이드층을 제거하여 확산 장벽층(50)을 형성한다. 여기까지의 공정으로 층간 절연막(20)에 형성된 제 1 콘택홀은 콘택 플러그(30), 티타늄 실리사이드층(40) 및 확산 장벽층(50)으로 완전히 매립되었다.
도 3d는 층간 절연막(20) 상에 저장전극을 형성하기 위한 캡 옥사이드층(Cap oxide)이 형성된 후의 단면도이다.
화학적 기계적 연마공정 후에 층간 절연막(20) 상에 2000 내지 10000Å의 두께로 캡 옥사이드층(60)을 형성하고 건식 식각 공정으로 확산 장벽층(50)이 노출되도록 제 2 콘택홀을 형성한다. 제 2 콘택홀은 후에 저장전극을 형성하기 위한 틀로써도 사용된다.
도 3e는 저장 전극을 형성한 상태의 단면도이다.
확산 장벽층(50)이 노출되도록 형성된 제 2 콘택홀을 포함한 전체 구조상에 루테늄(Ru)층을 형성한다. 루테늄층은 수소 분위기 또는 환원 분위기에서 Ru(OD)2, Ru(OD)3및 Ru(EtCp)2중 어느 하나를 이용한 화학기상 증착법으로 200 내지 300℃의 온도범위에서 형성된다. 형성된 루테늄층 중에서 캡 옥사이드층(60) 상부 표면에 존재하는 루테늄층을 에치-백 공정으로 제거하여 제 2 콘택홀 측벽 및 저면에만 잔류시키므로서 저장전극(70)이 형성된다. 저장전극은 루테늄 뿐만 아니라 Pt, SrRnO3, (Ba,Sr)RuO3및 Ir 중 어느 하나를 이용하여 형성할 수도 있다.
도 3f는 BST 유전체막을 형성한 상태의 단면도이다.
제 2 콘택홀에 형성된 저장전극(70)을 포함한 전체 구조상에 30 내지 500Å의 두께를 가지는 유전체막(80)을 ALD법으로 형성한다.
도 2를 참조하여, ALD법을 이용한 BST 유전체막의 증착은 (Ba,Sr)O 막을 증착하는 제 1 단계 및 TiO2막을 증착하는 제 2 단계로 구성된다. 제 1 단계에서는 150 내지 350℃의 온도에서 Ba 및 Sr의 소오스인 Ba(THD)2-tetraen 및 Sr(THD)2-tetraen를 반응로(Reactor)에 공급하고 질소(N2)가스로 정화(Purge)한다. 이후 H2O 베이퍼(Vapor)를 공급하여 Ba, Sr 소오스의 분해 및 산화 반응을 이용해 (Ba,Sr)O 막을 증착한다. 그리고 다시 한번 질소 가스를 이용하여 증착된 (Ba,Sr)O 막을 정화한다. 제 2 단계에서는 150 내지 350℃의 온도에서 Ti의 소오스인 Ti(O-iPr)4를 반응로에 공급하고 질소가스로 정화한다. 이후 H2O 베이퍼를 공급하여 표면 반응을 이용해 TiO2막을 증착한다. 그리고 다시 한번 질소 가스를 이용하여 증착된 TiO2막을 정화한다. BST 유전체막의 두께는 상술한 제 1 및 제 2 단계를 반복 횟수를 조절하여 증착한다. 이후 BSTON 박막의 유전 특성을 향상시키기 위하여 500 내지 750℃의 온도에서 급속 열처리를 실시하되 질소분위기에서 1 내지 10분 동안 실시한다.
상기에서 설명한 ALD법으로 BST 유전체막을 증착하는 대신에 STO 유전체막을 형성할 수도 있다. ALD법을 이용한 STO 유전체막의 증착은 SrO층을 증착하는 제 1 단계 및 TiO2층을 증착하는 제 2 단계로 구성된다. 제 1 단계에서는 150 내지 350℃의 온도에서 Sr의 소오스인 Sr(THD)2-tetrae를 반응로(Reactor)에 공급하고 질소(N2)가스로 정화(Purge)한다. 이후 H2O 베이퍼(Vapor)를 공급하여 Sr 소오스의 분해 및 산화 반응을 이용해 SrO 막을 증착한다. 그리고 다시 한번 질소 가스를 이용하여 증착된 SrO 막을 정화한다. 제 2 단계에서는 150 내지 350℃의 온도에서 Ti의 소오스인 Ti(O-iPr)4를 반응로에 공급하고 질소가스로 정화한다. 이후 H2O 베이퍼를 공급하여 표면 반응을 이용해 TiO2막을 증착한다. 그리고 다시 한번 질소 가스를 이용하여 증착된 TiO2막을 정화한다.
상술한 ALD법에서 Ba 소오스로는 Ba(THD)2-trien, Ba(THD)2-pmdt 및 Ba(METHD)2중 어느 하나를, Sr 소오스로는 Sr(THD)2-trien, Sr(THD)2-pmdt 및 Sr(METHD)2중 어느 하나를, 그리고 Ti 소오스로는 Ti(O-i-Pr)2(THD)2, [Ti(OC3H7)2(C11H19O2)2], Ti(MPD)(THD)2[Ti(O2C6H12)(O2C11H19)2] 및 [Ti(OC4H9)2(C11H19O2)2] 중 어느 하나를 이용하여 증착할 수 있다.
또한 TiO2막을 증착하는 제 2 단계에서는 H2O 베이퍼 대신에 Ti 소오스의 분해 반응을 촉진시키는 NH3가스를 이용할 수 있다.
도 3g는 플레이트 전극(90)을 형성하여 커패시터가 제조된 상태의 단면도이다.
열처리를 실시한 후 유전체막(80)상에 루테늄(Ru)을 이용한 MOCVD법으로 플레이트 전극(90)을 형성한다. 이후 유전체막(80) 및 플레이트 전극(90) 계면의 유전 특성을 향상시키기 위하여 산소가 포함된 질소 분위기에서 350 내지 500℃의 온도 범위로 10 내지 60분 동안 열처리를 실시한다.
상술한 반도체 소자의 커패시터 제조 방법은 실리더형(Concave type)으로 제조되었으나 스택(Stack) 구조에서도 동일하게 적용할 수 있다.
상술한 바와 같이 본 발명은 ALD법으로 유전체막을 형성하므로써 웨이퍼 표면의 국부적인 온도 차이에 상관없이 유전체막의 조성, 두께 균일도 및 스텝 커버리지의 우수한 특성을 확보할 수 있고 공정의 안정성 및 수율을 향상시킬 수 있는 효과가 있다.
Claims (16)
- 반도체 기판 상에 형성된 층간 절연막의 소정 영역을 식각하여 콘택홀을 형성한 후 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계;상기 콘택 플러그의 표면에 티타늄 실리사이드층을 형성하는 단계;상기 티타늄 실리사이드층 상에 확산 장벽층을 형성하여 상기 콘택홀을 완전히 매립하는 단계;상기 확산 장벽층을 포함한 전체 구조상에 캡 옥사이드층을 형성한 후 상기 확산 장벽층이 노출되도록 식각하는 단계;상기 식각된 캡 옥사이드층의 측벽 및 노출된 확산 장벽층 상에 저장 전극을 형성하는 단계;상기 저장전극을 포함한 전체 구조상에 단원자 증착법으로 (Ba,Sr)O막 및 TiO2막을 증착하되 목표 두께가 될때까지 교대로 증착하여 BST 유전체막을 형성하고 열처리하는 단계; 및상기 BST 유전체막을 포함한 전체 구조상에 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 콘택 플러그는 CVD법으로 500 내지 3000Å 두께의 폴리실리콘층을 형성한 후 식각공정으로 상기 층간 절연막 표면의 폴리실리콘층을 제거하되 과도식각을 실시하여 상기 콘택 플러그의 표면이 상기 층간 절연막의 표면보다 500 내지 2000Å 낮도록 형성되는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 티타늄 실리사이드층은 상기 콘택 플러그를 포함한 전체 구조상에 티탸늄막을 100 내지 1000Å의 두께로 증착하고 급속 열처리를 실시한 후 습식 식각으로 상기 층간 절연막 상의 TiN을 제거하여 형성되는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 확산 장벽층은 TiCl4, SiCl4및 NH3가스를 소오스가스로 하는 CVD으로 500 내지 5000Å의 TiSiN을 형성한 후 상기 콘택홀 내부에만 존재하도록 화학적 기계적 연마 공정을 실시하여 형성되는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 캡 옥사이드층은 2000 내지 10000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 저장 전극은 수소 분위기 또는 환원 분위기에서 Ru(OD)2, Ru(OD)3및 Ru(EtCp)2중 어느 하나를 이용한 화학기상 증착법으로 200 내지 300℃의 온도범위에서 루테늄층을 형성한 후 상기 캡 옥사이드층 상부 표면에 존재하는 루테늄층을 에치-백 공정으로 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 6 항에 있어서,상기 저장 전극은 Pt, SrRnO3, (Ba,Sr)RuO3및 Ir 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 (Ba,Sr)O막은 150 내지 350℃의 온도에서 Ba 및 Sr의 소오스인 Ba(THD)2-tetraen 및 Sr(THD)2-tetraen를 반응로에 공급하는 단계, 질소 가스를 이용한 정화 단계, 정화한 후 H2O 베이퍼(Vapor)를 공급하여 Ba, Sr 소오스의 분해 및 산화 반응을 이용해 (Ba,Sr)O 막을 증착하는 단계 및 다시 한번 질소 가스를 이용하여 증착된 (Ba,Sr)O 막을 정화하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 TiO2막은 150 내지 350℃의 온도에서 Ti의 소오스인 Ti(O-iPr)4를 반응로에 공급하는 단계, 질소가스를 이용한 정화 단계, 정화한 후 H2O 베이퍼를 공급하여 표면 반응을 이용해 TiO2막을 증착하는 단계 및 다시 한번 질소 가스를 이용하여 증착된 TiO2막을 정화하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 9 항에 있어서,상기 H2O 베이퍼 대신에 Ti 소오스의 분해 반응을 촉진시키는 NH3가스를 이용하는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 (Ba,Sr)O막 대신에 SrO막을 형성하여 STO 유전체막을 증착하는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 11 항에 있어서,상기 SrO막은 150 내지 350℃의 온도에서 Sr의 소오스인 Sr(THD)2-tetraen를 반응로에 공급하는 단계, 질소 가스를 이용한 정화 단계, 정화한 후 H2O 베이퍼(Vapor)를 공급하여 Sr 소오스의 분해 및 산화 반응을 이용해 SrO 막을 증착하는 단계 및 다시 한번 질소 가스를 이용하여 증착된 SrO 막을 정화하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 8 항, 제 9 항 및 제 12 항중 어느 한 항에 있어서,상기 Ba 소오스로는 Ba(THD)2-trien, Ba(THD)2-pmdt 및 Ba(METHD)2중 어느 하나를, 상기 Sr 소오스로는 Sr(THD)2-trien, Sr(THD)2-pmdt 및 Sr(METHD)2중 어느 하나를, 그리고 상기 Ti 소오스로는 Ti(O-i-Pr)2(THD)2, [Ti(OC3H7)2(C11H19O2)2], Ti(MPD)(THD)2[Ti(O2C6H12)(O2C11H19)2] 및 [Ti(OC4H9)2(C11H19O2)2] 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 BST 유전체막의 목표 두께는 30 내지 500Å의 두께범위 인것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 BST 유전체막의 열처리는 500 내지 750℃의 온도에서 질소 분위기의 급속 열처리로 1 내지 10분 동안 실시하는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
- 제 1 항에 있어서,상기 플레이트 전극은 상기 유전체막 상에 루테늄(Ru)을 이용한 MOCVD법으로 형성한 후 산소가 포함된 질소 분위기에서 350 내지 500℃의 온도 범위로 10 내지 60분 동안 열처리를 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 고유전체 커패시터 제조 방법.
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|---|---|---|---|---|
| KR100474847B1 (ko) * | 2001-05-07 | 2005-03-08 | 삼성전자주식회사 | 다성분계 박막 및 그 형성 방법 |
| KR100522762B1 (ko) * | 2001-12-19 | 2005-10-24 | 주식회사 하이닉스반도체 | 금속막의 화학기상증착법 |
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2000
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