KR20010051074A - 집적 회로 및 제조 방법 - Google Patents

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Abstract

자체 어닐링으로 인한 구리의 그레인 성장을 상당히 제거하는 방법 및 구조가 설명되어 있다. 기본적으로, 어닐링 온도에서 제 2의 상 또는 침전물을 생성하지 않는 양으로 예를 들어, Cr, Co, Zn 또는 Ag와 구리 상호 접속부를 합금함으로써, 구리의 그레인 크기를 조정 및 유지할 수 있으며, 구리의 전도성을 상당히 유지하고 또한 상호 접속부의 강도, 경도 및 CMP 제거 속도를 향상시키면서 균일 미세 구조를 얻을 수 있다.

Description

집적 회로 및 제조 방법{MICROSTRUCTURE CONTROL OF COPPER INTERCONNECTS}
본 발명은 구리 상호 접속부를 사용하는 집적 회로에 관한 것이며, 보다 상세하게는, 개량된 상호 접속부를 얻기 위한 구리 상호 접속부의 미세 구조 조정에 관한 것이다.
ULSI 상호 접속 기술의 주요 제한 요인은 금속-절연체 특성의 결합에 의해 유도되는 RC 시간 딜레이이다. 진보된 ULS 회로에 맞는 효율적인 상호접속법은 낮은 유효 시정수를 가진 물질을 필요로 한다. 이러한 점에서, 구리 및 귀금속과 같은 낮은 저항율을 가진 금속이 선택될 수 있다.
특히 집적 밀도가 높아감에 따라서, Cu 계통의 상호 접속부를 선택하기 위해서 주목해야 하는 이슈의 일부는 구리 라인을 패턴하는 공정, 구리의 하위 능동 기판으로의 확산 방지, 구리의 표면 부식 방지 및 구리의 미세 구조의 균일성을 포함하고 있다. 전기 도금 구리의 미세 구조의 균일성을 조정하고 얻는 이슈에 초점을 두고 있다.
구리 상호 접속부에 관련된 기술의 보다 상세한 배경 설명은 여기서 참조 문헌으로서 포함되는 R.L.Jackson, et al., "Processing and integration of copper interconnects", Solid State Technology, 49-59, March 1998: X.W.Lin et al., "Future interconnect technolgies and copper metallization", Solid State Technology, 63-79, October 1998; 및 P.Singer, "Tantalum, Copper and Damascene: The Future of Interconnects", Semiconductor International, 91-98, June 1998을 참조하여 알 수 있다.
또한, 구리의 여러 합금이 커넥터 및 슬라이드 접점의 사용을 포함하여, 물리적 및 전기적 특성 그리고 사용에 관하여 설명되어 있는 The Metal Handbook, 8th Editon, Vol.1, page 802, "Properties and Selection of Metals"를 참조할 수 있고, 이것은 본 명세서에서 참조문헌으로서 포함되어 있다. IC에서의 이러한 합금의 사용과, 구리 상호 접속부의 IC에서의 자체 어닐링(self annealing) 문제점을 전혀 언급하고 있지 않다는 것을 알아야 한다.
구리의 기계적 그리고 연금술 특성을 변경하는 후속 소자 처리 및 자체 어닐링으로 인한 전착(electrodeposited) 구리의 재결정화는 미세 구조 조정의 전체적인 이해를 필요로 한다. 어닐링 파라미터의 구조/특성 관계 및 효과가 잘 이해되지 않고 조정되지 않으면, 최종 집적 회로 소자의 기계적 및 전기적 신뢰성이 보다 낮아질 수 있는 비동질성의 미세 구조가 생성될 수 있다. 구리 필름은 시간에 걸쳐 자체 어닐링하는 경향을 가지고 있다. 이러한 자체 어닐링 공정 동안에, 구리 원자는 이동하여 미세 구조의 그레인 크기가 성장할 수 있다. 이러한 그레인 크기의 성장은 시트 저항을 감소시키고, 그 필름의 기계적 특성을 변경시킨다. 또한, 구리 원자의 하부 회로 요소, 즉 유전체 층 및/또는 실리콘으로의 이동은 소자 성능에 상당한 해를 준다. 그러므로, 자체 어닐링에 의해 또는 후속되는 처리 단계동안에 상당히 열화되지 않는 균일 구리 미세 구조를 제공하기 위해 구리 미세 구조를 조정하는 것이 바람직하다.
자체 어닐링 동안에 구리의 그레인 성장을 상당히 제거하는 방법 및 구조를 제공한다. 기본적으로, 구리 상호 접속부를 적당히 합금함으로써, 구리의 그레인 크기를 조정 및 유지하며, 이로 인해, 구리의 전도성을 상당히 유지하고 상호 접속부의 강도, 경도 및 CMP 제거 속도를 향상시키면서 균일 미세 구조를 얻게 된다. 따라서, 본 발명이 다음과 같이 설명된다.
구리 상호 접속부를 구비한 집적 회로의 제조 방법은 전기적인 특성에 상당한 손실없이, 상호 접속부의 구리를 구리의 그레인 크기 및 그레인 경계를 조정 및 유지할 수 있는 하나이상의 요소와 합금하는 단계를 포함하며, 이러한 합금 요소는 적어도 어닐링 온도에서, 합금내에 제 2의 상 또는 침전물을 생성하는 양보다 적은 양으로 존재한다.
본 발명은 이러한 합금된 구리 상호 접속부를 구비한 집적 회로를 더 포함하고 있다.
도 1은 구리 상호 접속 구조를 나타내는 집적 회로 소자의 일부 단면도.
도면을 참조하면, 집적 회로의 구리 상호 접속 구조가 도시되어 있다. 도시된 바와 같이, 소자(10)는 실리콘 기판(12)과, 그 기판(12)의 일부 위에 존재하는 금속층(14)과, 그 내부에 트렌치, 비어, 물결무늬 또는 이중 물결무늬 구조를 가진 유전체 층(16)과, 구리 시드 층(20)과 벌크 구리 상호 접속부(22)를 포함하고 있으며, 여기서, 트렌치 또는 다른 구조는 구리 확산 베리어 층(18)으로 충진된다. 전형적인 유전체 층(16)은 이산화 실리콘, 산화 탄탈, 종래 기술에서 알려진 낮은 k의 유전체 및 폴리머 크세로젤 및 에로젤(aerogel)을 포함하고 있다. 전형적인 베리어 층(18)은 종래 기술에서 알려진 증기 증착 또는 다른 기술에 의해 Ta, TaN, Ta/TaN, TaSiN, WN 또는 WSiN와 같은 물질로 부터 생성될 수 있다. 베리어 층(18)은 일반적으로 대략 25Å - 500Å의 두께이다. 베리어 층(18)의 기능은 구리의 유전체(16) 및 실리콘(12)로의 치명적인 이동을 막는 것이다. 본 발명은 특정 베리어 층 또는 베리어 층 두께에 제한을 두려고 하지 않는다는 것을 알아야 한다. 단층 자체 조립 필름을 포함한 다른 베리어 층이 또한 사용될 수 있다.
구리 시드 층(20)은 종래 기술에서 잘 알려진 PVD 또는 CVD 기술에 의해 바람직하게 25Å - 2000Å의 두께로 형성될 수 있다. 본 발명의 일실시예에서, 구리 합금 요소는 증착 동안에 시드 층(20)에 첨가된다. 그 다음, 벌크 구리 상호 접속부(22)는 종래의 기술의 방법에 의해 형성된다. 벌크 구리 층을 증착하는 바람직한 방법이 바람직하게 상업적으로 이용가능한 전기 화학적 구리 도금 배스(bath)를 이용한 전착 기술인 것으로 알고 있지만, 본 발명은 벌크 구리 층을 증착하는 다른 방법, 예를 들어, 화학 증착에 의한 방법을 포함하는 것을 의미한다. 전형적인 Enthone, Shipley, Lea Ronal 등과 같은 회사에서 제조한 구리 전기 도금 배스는 황화 구리, 술폰산, EDTA 및 계면 활성제로 일반적으로 구성되어 있다. 시드 층(20)내의 합금 요소는 자체 어닐링에 의한 시간 경과후의 그레인 성장을 상당히 막기 위해서, 환원 가스, 예를 들어, 형성 가스, 또는 비활성 가스, 예를 들어, N2 또는 불순물이 전착 구리의 그레인 경계로 이동하여 그 경계를 채울 수 있게 하는 아르곤 분위기에서 1 - 3 시간동안, 상대적으로 낮은 온도(100℃ - 400℃) 어닐링을 이용하여 전기 도금 구리 상호 접속부로 바람직하게 확산된다. 불순물 농도는 어닐링 온도에서의 구리내의 불순물의 용해 제한치보다 낮아야 한다.
적합한 합금 요소는 Cr, Co, Zn 및 Ag를 포함한다. 그러나, 구리의 전도율에 악영향을 주지 않고, 어닐링 온도에서 제 2 의 상 또는 침전물을 형성하지 않고 그레인 경계를 채울 수 있는 임의 요소가 사용될 수 있다. 전형적으로, 전기 도금 구리내의 이러한 요소의 최종 농도는 대략 0.5wt% 이하이다. 사용되는 합금 요소의 정확한 양은 소망의 균일 미세 구조를 얻고 또한, 상호 접속부의 CMP 에칭 속도, 강도 및 경도와 같은 특성을 향상시킬 수 있는 조건에 맞아야 한다. 그러나, 합금 요소의 농도는 적어도 어닐링 온도에서, 바람직하게 실온에서 조차도 제 2 의 상 또는 침전물이 구리 미세 구조에 나타날 수 있는 농도를 초과하지 않아야 한다. 전착 및 어닐링 다음에, 소자는 종래 기술에 의해 완성된다.
본 발명의 다른 실시예에서, 전기 도금 용액에서 용해 불순물로서 합금 요소를 첨가할 수 있다. 또 다른 실시예는 불순물 함유 구리 타깃을 이용하는 것과, 이러한 타깃을 이용하여 불순물을 스퍼터 증착하는 것과, 대안으로, 전술한 어닐링이 수반되며, 시드층을 형성하기 위해, 불순물/구리/불순물의 박막 등을 증착하는 것, 또는 베리어 층을 도핑하여 불순물이 벌크 구리 상호 접속부로 시드 층을 통해 이동할 수 있는 어닐링을 포함한다.
본 발명에 의해, 어닐링 온도에서 제 2의 상 또는 침전물을 생성하지 않는 양으로 예를 들어, Cr, Co, Zn 또는 Ag와 구리 상호 접속부를 합금함으로써, 구리의 그레인 크기를 조정 및 유지할 수 있으며, 구리의 전도성을 상당히 유지하고 또한 상호 접속부의 강도, 경도 및 CMP 제거 속도를 향상시키면서 균일 미세 구조를 얻을 수 있다.

Claims (15)

  1. 구리 상호 접속부를 구비한 집적 회로에 있어서,
    상기 상호 접속부는 자체 어닐링으로 인한 그레인 성장을 상당히 막는 하나 이상의 합금 요소를 그 내부에 포함하고 있는 집적 회로 소자.
  2. 제 1 항에 있어서,
    상기 합금 요소는 Cr, Co, Zn 및 Ag로 구성된 그룹 중 적어도 하나의 요소를 포함하는 집적 회로 소자.
  3. 제 1 항에 있어서,
    상기 합금 요소는 상기 요소를 구리내에 분산시키는데 사용되는 어닐링 온도에서 구리 내의 상기 요소의 용해 제한치보다 적은 양으로 존재하는 집적 회로 소자.
  4. 제 1 항에 있어서,
    상기 합금 요소는 상기 합금내에 제 2의 상 또는 침전물을 생성하지 않는 집적 회로 소자.
  5. 제 4 항에 있어서,
    상기 합금 요소는 0.5wt% 이하의 구리를 포함하는 집적 회로 소자.
  6. 제 1 항에 있어서,
    Si기판과, 상기 기판의 적어도 일부 위에 존재하며 트렌치, 비어, 물결무늬 또는 이중 물결무늬 구조를 그 내부에 가지고 있는 유전체 층과, 상기 트렌치, 비어, 또는 물결무늬 구조내의 Cu 이동 베리어 층과, 상기 베리어 층 위에 존재하는 Cu 시드 층을 더 포함하며, 상기 구리 상호 접속부는 상기 트렌치, 비어 또는 물결무늬 구조의 잔부를 필수적으로 채우도록 전착(electrodeposited)되는 집적 회로 소자.
  7. 제 6 항에 있어서,
    상기 유전체 층은 이산화 실리콘, 산화 탄탈, 낮은 k의 유전체, 크세로젤 및 에로젤로 구성된 그룹에서 선택되는 집적 회로 소자.
  8. 제 6 항에 있어서,
    상기 베리어 층은 25Å - 500Å의 두께이며, 상기 구리 시드 층은 25Å - 2000Å의 두께인 집적 회로 소자.
  9. 자체 어닐링으로 인한 그레인 성장이 발생하지 않은 구리 상호 접속부를 가진 집적 회로 소자의 제조 방법에 있어서,
    어닐링 단계를 포함하여, 상호 접속부의 구리를 전도성에 상당한 손실없이 구리의 그레인 크기 및 그레인 경계를 조정 및 유지할 수 있는 하나이상의 요소와 합금하는 단계를 포함하며,
    상기 합금 요소는 상기 어닐링 온도에서 상기 합금내에 제 2의 상 또는 침전물을 생성하는 양보다 적은 양으로 존재하는 집적 회로 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 소자 구조는 Si 기판과, 상기 기판의 적어도 일부 위에 존재하며 트렌치, 비어, 물결무늬 또는 이중 물결무늬 구조를 그 내부에 구비한 유전체 층과, 상기 트렌치, 비어 또는 물결무늬 구조내의 Cu 이동 베리어 층과, 상기 베리어 층 위에 존재하는 Cu 시드층을 포함하며,
    상기 구리 상호 접속부는 상기 트렌치, 비어 또는 물결무늬 구조의 잔부를 필수적으로 채우도록 전착되며, 상기 구리의 합금 단계는 상기 베리어 층, 상기 시드 층 및 상기 구리 상호 접속부 중 적어도 하나에 상기 합금 요소를 주입하여, 상기 합금 요소를 상기 구리 상호 접속부에 걸쳐서 확산하도록 상기 소자를 어닐링함으로써 실행되는 집적 회로 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 합금 요소는 Cr, Co, Zn 및 Ag로 구성된 그룹 중 적어도 하나의 요소를 포함하는 집적 회로 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 합금 요소는 PVD 또는 CVD 공정에 의해 상기 시드 층의 형성 동안 상기 시드 층에 포함되는 집적 회로 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 시드 층은 25Å - 2000Å의 두께인 집적 회로 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 시드 층은 구리 및 합금 요소의 대체 층을 형성함으로써 형성되는 집적 회로 소자의 제조 방법.
  15. 제 9 항에 있어서,
    어닐링은 환원 또는 비활성 분위기에서 1 - 3 시간동안 100℃ - 400℃의 온도에서 행해지는 집적 회로 소자의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100701675B1 (ko) * 2001-12-28 2007-03-29 매그나칩 반도체 유한회사 반도체 소자의 구리배선 형성방법
KR100966359B1 (ko) * 2001-11-26 2010-06-28 어드밴스드 마이크로 디바이시즈, 인코포레이티드 낮은 저항 및 큰 그레인 크기의 배선을 얻기 위해 삼원구리합금을 사용하는 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257327A (ja) * 2000-03-10 2001-09-21 Nec Corp 半導体装置およびその製造方法
US6498397B1 (en) * 2000-11-06 2002-12-24 Advanced Micro Devices, Inc. Seed layer with annealed region for integrated circuit interconnects
US6800554B2 (en) * 2000-12-18 2004-10-05 Intel Corporation Copper alloys for interconnections having improved electromigration characteristics and methods of making same
US6979646B2 (en) * 2000-12-29 2005-12-27 Intel Corporation Hardening of copper to improve copper CMP performance
KR100499557B1 (ko) * 2001-06-11 2005-07-07 주식회사 하이닉스반도체 반도체소자의 배선 형성방법
JP2003142427A (ja) 2001-11-06 2003-05-16 Ebara Corp めっき液、半導体装置及びその製造方法
US6727177B1 (en) 2001-10-18 2004-04-27 Lsi Logic Corporation Multi-step process for forming a barrier film for use in copper layer formation
US6703307B2 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of implantation after copper seed deposition
US6703308B1 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of inserting alloy elements to reduce copper diffusion and bulk diffusion
US6835655B1 (en) 2001-11-26 2004-12-28 Advanced Micro Devices, Inc. Method of implanting copper barrier material to improve electrical performance
US6780772B2 (en) * 2001-12-21 2004-08-24 Nutool, Inc. Method and system to provide electroplanarization of a workpiece with a conducting material layer
JP2003293193A (ja) * 2002-04-02 2003-10-15 Nec Electronics Corp 微細回路配線形成方法およびこれに用いる装置
JP4052868B2 (ja) * 2002-04-26 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6861349B1 (en) 2002-05-15 2005-03-01 Advanced Micro Devices, Inc. Method of forming an adhesion layer with an element reactive with a barrier layer
US7026244B2 (en) 2003-08-08 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance and reliable copper interconnects by variable doping
US7169706B2 (en) * 2003-10-16 2007-01-30 Advanced Micro Devices, Inc. Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
US7371685B2 (en) * 2004-03-03 2008-05-13 Intel Corporation Low stress barrier layer removal
FR2875053A1 (fr) * 2004-09-07 2006-03-10 St Microelectronics Sa Circuit integre comprenant des lignes de cuivre et procede de formation de lignes de cuivre
US7285496B2 (en) * 2005-04-28 2007-10-23 Intel Corporation Hardening of copper to improve copper CMP performance
US7989338B2 (en) * 2005-06-15 2011-08-02 Globalfoundries Singapore Pte. Ltd. Grain boundary blocking for stress migration and electromigration improvement in CU interconnects
KR100854328B1 (ko) * 2006-07-07 2008-08-28 엘지전자 주식회사 발광 소자 패키지 및 그 제조방법
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
US20110215465A1 (en) * 2010-03-03 2011-09-08 Xilinx, Inc. Multi-chip integrated circuit
KR102092416B1 (ko) * 2012-03-30 2020-03-24 노벨러스 시스템즈, 인코포레이티드 역전류 디플레이팅을 이용한 전기도금 기판 홀더의 클리닝
US8916448B2 (en) * 2013-01-09 2014-12-23 International Business Machines Corporation Metal to metal bonding for stacked (3D) integrated circuits

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2837339A1 (de) * 1978-08-10 1980-02-21 Bbc Brown Boveri & Cie Loetbare formgedaechtnislegierung
JPS6077947A (ja) * 1983-10-04 1985-05-02 Masamichi Miki 銅基形状記憶合金
JPH0662463B2 (ja) 1984-02-03 1994-08-17 三菱レイヨン株式会社 メタクロレイン及びメタクリル酸の製造法
JPS60214544A (ja) * 1984-04-06 1985-10-26 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 絶縁材料に金属を密着して付着させる方法
JPH079069B2 (ja) 1986-03-12 1995-02-01 ブラザー工業株式会社 機械的性質の優れた銅被膜の形成方法
US4908275A (en) * 1987-03-04 1990-03-13 Nippon Mining Co., Ltd. Film carrier and method of manufacturing same
JPH0646183B2 (ja) 1987-05-13 1994-06-15 いわき電子株式会社 回路基板の欠陥検出装置
JP2511289B2 (ja) * 1988-03-30 1996-06-26 株式会社日立製作所 半導体装置
US5209817A (en) * 1991-08-22 1993-05-11 International Business Machines Corporation Selective plating method for forming integral via and wiring layers
DE69333966T2 (de) 1992-08-27 2006-09-14 Kabushiki Kaisha Toshiba, Kawasaki Elektronisches Bauteil mit metallischen Leiterbahnen und Verfahren zu seiner Herstellung
US5719447A (en) 1993-06-03 1998-02-17 Intel Corporation Metal alloy interconnections for integrated circuits
US6285082B1 (en) 1995-01-03 2001-09-04 International Business Machines Corporation Soft metal conductor
US5892282A (en) * 1995-05-31 1999-04-06 Texas Instruments Incorporated Barrier-less plug structure
DE69637333T2 (de) 1995-06-27 2008-10-02 International Business Machines Corp. Kupferlegierungen für Chipverbindungen und Herstellungsverfahren
DE19732250A1 (de) 1997-07-26 1999-01-28 Bosch Gmbh Robert Verfahren zur Herstellung metallischer Mikrostrukturen
US6022808A (en) * 1998-03-16 2000-02-08 Advanced Micro Devices, Inc. Copper interconnect methodology for enhanced electromigration resistance
TW593731B (en) 1998-03-20 2004-06-21 Semitool Inc Apparatus for applying a metal structure to a workpiece
US6130156A (en) * 1998-04-01 2000-10-10 Texas Instruments Incorporated Variable doping of metal plugs for enhanced reliability
JP3955386B2 (ja) * 1998-04-09 2007-08-08 富士通株式会社 半導体装置及びその製造方法
US6126806A (en) * 1998-12-02 2000-10-03 International Business Machines Corporation Enhancing copper electromigration resistance with indium and oxygen lamination
US6123825A (en) * 1998-12-02 2000-09-26 International Business Machines Corporation Electromigration-resistant copper microstructure and process of making

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100966359B1 (ko) * 2001-11-26 2010-06-28 어드밴스드 마이크로 디바이시즈, 인코포레이티드 낮은 저항 및 큰 그레인 크기의 배선을 얻기 위해 삼원구리합금을 사용하는 방법
KR100701675B1 (ko) * 2001-12-28 2007-03-29 매그나칩 반도체 유한회사 반도체 소자의 구리배선 형성방법

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Publication number Publication date
JP2001189287A (ja) 2001-07-10
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