JPH06124951A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06124951A JPH06124951A JP27261992A JP27261992A JPH06124951A JP H06124951 A JPH06124951 A JP H06124951A JP 27261992 A JP27261992 A JP 27261992A JP 27261992 A JP27261992 A JP 27261992A JP H06124951 A JPH06124951 A JP H06124951A
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- polycrystalline silicon
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 ゲート材料を保護する酸化膜を有する半導体
装置の製造方法を提供する。 【構成】 半導体基板１上にゲート酸化膜２を形成し、
このゲート酸化膜２上に多結晶シリコン３を第１層とし
て形成し、この多結晶シリコン３に不純物を注入し、金
属あるいは金属シリサイド４の単層ないし複数層を第２
層として積層したゲート層を形成し、金属あるいは金属
シリサイド４表面にTi層９およびTi酸化膜またはTi窒化
膜10を順次形成して所定のゲート電極配線パターンに加
工し、この多層膜側面にサイドウォールとされるシリコ
ン酸化膜８を形成することにより、剥がれのない半導体
装置の製造を可能とする。
装置の製造方法を提供する。 【構成】 半導体基板１上にゲート酸化膜２を形成し、
このゲート酸化膜２上に多結晶シリコン３を第１層とし
て形成し、この多結晶シリコン３に不純物を注入し、金
属あるいは金属シリサイド４の単層ないし複数層を第２
層として積層したゲート層を形成し、金属あるいは金属
シリサイド４表面にTi層９およびTi酸化膜またはTi窒化
膜10を順次形成して所定のゲート電極配線パターンに加
工し、この多層膜側面にサイドウォールとされるシリコ
ン酸化膜８を形成することにより、剥がれのない半導体
装置の製造を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコンを第１
層とし金属あるいは金属シリサイドを第２層とするゲー
ト材料を保護する酸化膜を有する半導体装置の製造方法
に関する。
層とし金属あるいは金属シリサイドを第２層とするゲー
ト材料を保護する酸化膜を有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】近年、半導体装置はますます高集積化す
なわち微細化される傾向にある。しかし、従来用いられ
てきた多結晶シリコンゲートでは微細化にともない、ゲ
ート材料である多結晶シリコンの抵抗が高いことによる
信号伝播の遅延が大きな問題となっている。このため、
低抵抗のゲート材料が必要となってきており、その要望
を満たすものの一つがポリサイドである。これは、第１
層である多結晶シリコン上に金属または金属シリサイド
の第２層を形成したものである。
なわち微細化される傾向にある。しかし、従来用いられ
てきた多結晶シリコンゲートでは微細化にともない、ゲ
ート材料である多結晶シリコンの抵抗が高いことによる
信号伝播の遅延が大きな問題となっている。このため、
低抵抗のゲート材料が必要となってきており、その要望
を満たすものの一つがポリサイドである。これは、第１
層である多結晶シリコン上に金属または金属シリサイド
の第２層を形成したものである。
【０００３】ここで、従来のポリサイドの製造方法につ
いて説明すると、図２に示すような工程で行われる。す
なわち、まず、図２(a) に示すように、シリコン基板１
上に通常のＬＯＣＯＳ法でフィールド酸化膜２を選択的
に形成した後、熱酸化により膜厚100 〜200 Åのゲート
酸化膜３をアクティブ領域のシリコン基板１表面に形成
する。
いて説明すると、図２に示すような工程で行われる。す
なわち、まず、図２(a) に示すように、シリコン基板１
上に通常のＬＯＣＯＳ法でフィールド酸化膜２を選択的
に形成した後、熱酸化により膜厚100 〜200 Åのゲート
酸化膜３をアクティブ領域のシリコン基板１表面に形成
する。
【０００４】そして、ポリサイド構造のゲート電極を形
成する場合は、図２(b) に示すように、ゲート酸化膜３
の上にＣＶＤ法により600 〜900 ℃で多結晶シリコン４
を膜厚1000〜5000Åに堆積させる。ついで、 POCl3を含
んだ酸化雰囲気中で、800 〜950 ℃で熱処理して多結晶
シリコン４にリンを含ませることにより、図２(c) に示
すように、この多結晶シリコン４をリンドープの多結晶
シリコン４ａとする。このとき、多結晶シリコン４ａの
表面にはリンを多量に含む酸化膜５が形成される。
成する場合は、図２(b) に示すように、ゲート酸化膜３
の上にＣＶＤ法により600 〜900 ℃で多結晶シリコン４
を膜厚1000〜5000Åに堆積させる。ついで、 POCl3を含
んだ酸化雰囲気中で、800 〜950 ℃で熱処理して多結晶
シリコン４にリンを含ませることにより、図２(c) に示
すように、この多結晶シリコン４をリンドープの多結晶
シリコン４ａとする。このとき、多結晶シリコン４ａの
表面にはリンを多量に含む酸化膜５が形成される。
【０００５】つぎに、この酸化膜５を通常の湿式のエッ
チングで除去する。なお、この工程の代わりに、イオン
注入法により多結晶シリコン中にリンをドープする場合
もある。しかる後に、多結晶シリコン４ａの上にＰＶＤ
法もしくはＣＶＤ法を用いて図２(d) に示すように、金
属または金属シリサイド層６を形成する。さらに、図２
(e) に示すように、この金属または金属シリサイド層６
表面にシリコン酸化膜層７をＣＶＤ法により堆積し、そ
の後ドライエッチングによる加工を行って、図２(f) に
示すように、ポリサイド層を形成し、そのポリサイド層
側面にサイドウォールとしてシリコン酸化膜層８を形成
する。以上が従来のポリサイド構造のゲート電極＋保護
酸化膜の製造手順である。
チングで除去する。なお、この工程の代わりに、イオン
注入法により多結晶シリコン中にリンをドープする場合
もある。しかる後に、多結晶シリコン４ａの上にＰＶＤ
法もしくはＣＶＤ法を用いて図２(d) に示すように、金
属または金属シリサイド層６を形成する。さらに、図２
(e) に示すように、この金属または金属シリサイド層６
表面にシリコン酸化膜層７をＣＶＤ法により堆積し、そ
の後ドライエッチングによる加工を行って、図２(f) に
示すように、ポリサイド層を形成し、そのポリサイド層
側面にサイドウォールとしてシリコン酸化膜層８を形成
する。以上が従来のポリサイド構造のゲート電極＋保護
酸化膜の製造手順である。
【０００６】ところで、ポリサイド層を形成した後にお
いて、シリサイドの低抵抗化、注入イオンの活性化など
のために熱処理を行うことが必要である。この際にシリ
サイド層が酸化すると、後工程でゲート電極が剥がれて
歩留りが著しく低下するという現象が知られている。こ
の現象を防ぐために、熱処理の前に表面の保護を行うべ
くシリコン酸化膜層７を、また側面の保護を行うべくサ
イドウォールとしてシリコン酸化膜層８をそれぞれ形成
する。このシリコン酸化膜層７としては、700〜900 ℃
で形成するＨＴＯあるいは400 〜500 ℃で形成するＬＴ
Ｏがある。またシリコン酸化膜層８としては、400 〜50
0 ℃で形成するＬＴＯがある。
いて、シリサイドの低抵抗化、注入イオンの活性化など
のために熱処理を行うことが必要である。この際にシリ
サイド層が酸化すると、後工程でゲート電極が剥がれて
歩留りが著しく低下するという現象が知られている。こ
の現象を防ぐために、熱処理の前に表面の保護を行うべ
くシリコン酸化膜層７を、また側面の保護を行うべくサ
イドウォールとしてシリコン酸化膜層８をそれぞれ形成
する。このシリコン酸化膜層７としては、700〜900 ℃
で形成するＨＴＯあるいは400 〜500 ℃で形成するＬＴ
Ｏがある。またシリコン酸化膜層８としては、400 〜50
0 ℃で形成するＬＴＯがある。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術において、シリコン酸化膜層７を形成する場
合において、ＨＴＯは酸化雰囲気中で700 〜900 ℃で形
成することになるためシリサイドが酸化し、ゲート電極
上のシリコン酸化膜層７が剥がれる原因となる。一方、
ＬＴＯの場合は400 〜500 ℃で形成するためシリサイド
層の酸化は問題とならないが、シリサイド層との密着性
に問題があり、後工程でのシリコン酸化膜の剥がれる原
因となる。
た従来技術において、シリコン酸化膜層７を形成する場
合において、ＨＴＯは酸化雰囲気中で700 〜900 ℃で形
成することになるためシリサイドが酸化し、ゲート電極
上のシリコン酸化膜層７が剥がれる原因となる。一方、
ＬＴＯの場合は400 〜500 ℃で形成するためシリサイド
層の酸化は問題とならないが、シリサイド層との密着性
に問題があり、後工程でのシリコン酸化膜の剥がれる原
因となる。
【０００８】本発明は、上記のような従来技術の有する
課題を解決すべくしてなされたものであって、ゲート電
極上のシリコン酸化膜が剥がれないポリサイドの製造を
可能とした半導体装置の製造方法を提供することを目的
とする。
課題を解決すべくしてなされたものであって、ゲート電
極上のシリコン酸化膜が剥がれないポリサイドの製造を
可能とした半導体装置の製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、半導体基板上
にゲート酸化膜を形成する工程と、前記ゲート酸化膜上
に多結晶シリコンを第１層として形成する工程と、前記
第１層に不純物を注入する工程と、金属あるいは金属シ
リサイドを積層したゲート層を形成する工程と、前記第
２層表面にTi層を形成する工程と、前記Ti層表面にTi酸
化膜またはTi窒化膜を形成する工程と、を含むことを特
徴とする半導体装置の製造方法である。
にゲート酸化膜を形成する工程と、前記ゲート酸化膜上
に多結晶シリコンを第１層として形成する工程と、前記
第１層に不純物を注入する工程と、金属あるいは金属シ
リサイドを積層したゲート層を形成する工程と、前記第
２層表面にTi層を形成する工程と、前記Ti層表面にTi酸
化膜またはTi窒化膜を形成する工程と、を含むことを特
徴とする半導体装置の製造方法である。
【００１０】
【作 用】本発明によれば、半導体基板上に形成した第
１層の多結晶シリコンについで形成した第２層の金属あ
るいは金属シリサイド層の表面にTi層とTi酸化膜層また
はTi窒化膜層を形成するようにしたので、従来のような
剥がれのない半導体装置を製造することができる。
１層の多結晶シリコンについで形成した第２層の金属あ
るいは金属シリサイド層の表面にTi層とTi酸化膜層また
はTi窒化膜層を形成するようにしたので、従来のような
剥がれのない半導体装置を製造することができる。
【００１１】ここで、Ti膜厚は100 〜500 Åが好まし
い。その理由は、シリサイド層とTi酸化膜層またはTi窒
化膜層との密着性をよくするためである。またTi酸化膜
層の厚さは1000Å〜3000Åが好ましい。その理由は、10
00Å以下では酸化雰囲気からシリサイド層を保護するこ
とが困難であり、3000Å以上では多層膜層の高さのアス
ペクト比が大きくなり過ぎるためである。
い。その理由は、シリサイド層とTi酸化膜層またはTi窒
化膜層との密着性をよくするためである。またTi酸化膜
層の厚さは1000Å〜3000Åが好ましい。その理由は、10
00Å以下では酸化雰囲気からシリサイド層を保護するこ
とが困難であり、3000Å以上では多層膜層の高さのアス
ペクト比が大きくなり過ぎるためである。
【００１２】
【実施例】以下に、本発明の実施例について、図面を参
照して説明する。図１は、本発明の方法に係る製造工程
の実施例を示す断面図であり、図中、従来例と同一要素
は同一符号を付している。 〔実施例１〕 まず、図１(a) に示すように、シリコン
基板１上に通常のＬＯＣＯＳ法でフィールド酸化膜２を
選択的に形成した後、熱酸化により膜厚200 Åのゲート
酸化膜３をアクティブ領域のシリコン基板１表面に形成
する。その上に、図１(b) に示すように、ゲート酸化膜
３の上にＣＶＤ法により800 ℃で多結晶シリコン４を膜
厚2000Åに堆積させる。ついで、POC 13を含んだ酸化雰
囲気中で、950 ℃で熱処理して多結晶シリコン４にリン
を含ませることにより、図１(c) に示すように、濃度１
〜３×1020/cm2のリンドープの多結晶シリコン４ａとす
る。このとき、多結晶シリコン４ａの表面にはリンを多
量に含む酸化膜５が形成されるから、この酸化膜５を通
常の湿式のエッチングで除去する。
照して説明する。図１は、本発明の方法に係る製造工程
の実施例を示す断面図であり、図中、従来例と同一要素
は同一符号を付している。 〔実施例１〕 まず、図１(a) に示すように、シリコン
基板１上に通常のＬＯＣＯＳ法でフィールド酸化膜２を
選択的に形成した後、熱酸化により膜厚200 Åのゲート
酸化膜３をアクティブ領域のシリコン基板１表面に形成
する。その上に、図１(b) に示すように、ゲート酸化膜
３の上にＣＶＤ法により800 ℃で多結晶シリコン４を膜
厚2000Åに堆積させる。ついで、POC 13を含んだ酸化雰
囲気中で、950 ℃で熱処理して多結晶シリコン４にリン
を含ませることにより、図１(c) に示すように、濃度１
〜３×1020/cm2のリンドープの多結晶シリコン４ａとす
る。このとき、多結晶シリコン４ａの表面にはリンを多
量に含む酸化膜５が形成されるから、この酸化膜５を通
常の湿式のエッチングで除去する。
【００１３】その後、多結晶シリコン４ａの上にWF6 ＋
SiH4を用いたＣＶＤ法により、図１(d) に示すように、
400 ℃でWSi x の金属シリサイド層６を1500Å形成す
る。さらに、図１(e) に示すように、この金属シリサイ
ド層６表面にスパッタ法によりTi, TiO2ターゲットをそ
れぞれ用いて、同一チャンバ内で200 ÅのTi膜９と2000
ÅのTi酸化膜10を順次形成する。その後、所定のゲート
電極配線パターンに加工するために、ＲＩＥを用いる。
SiH4を用いたＣＶＤ法により、図１(d) に示すように、
400 ℃でWSi x の金属シリサイド層６を1500Å形成す
る。さらに、図１(e) に示すように、この金属シリサイ
ド層６表面にスパッタ法によりTi, TiO2ターゲットをそ
れぞれ用いて、同一チャンバ内で200 ÅのTi膜９と2000
ÅのTi酸化膜10を順次形成する。その後、所定のゲート
電極配線パターンに加工するために、ＲＩＥを用いる。
【００１４】さらに、ＣＶＤ法によりシリコン酸化膜を
450 ℃で形成し、Cl2 を用いたドライエッチングによる
加工を行って、図２(f) に示すように、上記多層膜側面
にサイドウォール８を形成する。その後、従来用いられ
ている工程に従い、半導体装置を製造する。 〔比較例１〕 上記の製造工程において、TiO2／Ti層の
代わりにシリサイド層上に800 ℃でシリコン酸化膜層
（ＨＴＯ）をＣＶＤ法で1500Å形成するようにし、それ
以外の工程は上記実施例１の製造方法と同一の工程に従
って半導体装置を製造する。 〔比較例２〕 上記の製造工程において、TiO2／Ti層の
代わりにシリサイド層上に、450 ℃でシリコン酸化膜層
（ＬＴＯ）をＣＶＤ法で1500Å形成するようにし、それ
以外の工程は上記実施例１の製造方法と同一の工程に従
って半導体装置を製造する。
450 ℃で形成し、Cl2 を用いたドライエッチングによる
加工を行って、図２(f) に示すように、上記多層膜側面
にサイドウォール８を形成する。その後、従来用いられ
ている工程に従い、半導体装置を製造する。 〔比較例１〕 上記の製造工程において、TiO2／Ti層の
代わりにシリサイド層上に800 ℃でシリコン酸化膜層
（ＨＴＯ）をＣＶＤ法で1500Å形成するようにし、それ
以外の工程は上記実施例１の製造方法と同一の工程に従
って半導体装置を製造する。 〔比較例２〕 上記の製造工程において、TiO2／Ti層の
代わりにシリサイド層上に、450 ℃でシリコン酸化膜層
（ＬＴＯ）をＣＶＤ法で1500Å形成するようにし、それ
以外の工程は上記実施例１の製造方法と同一の工程に従
って半導体装置を製造する。
【００１５】上記した各製造法によりそれぞれ半導体装
置を製造した。それらの剥がれ不良率（％）を調査した
結果を表１に示した。
置を製造した。それらの剥がれ不良率（％）を調査した
結果を表１に示した。
【００１６】
【表１】
【００１７】この表から明らかなように、本発明を用い
た実施例１の剥がれ不良率は、比較例１，２に比し極め
て低く、歩留りが向上していることがわかる。
た実施例１の剥がれ不良率は、比較例１，２に比し極め
て低く、歩留りが向上していることがわかる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
半導体基板上に形成した第１層の多結晶シリコンについ
で形成した第２層の金属あるいは金属シリサイド層の表
面にTi層およびTi酸化層を形成するようにしたので、従
来のような剥がれのない半導体装置を製造することがで
き、製品の歩留りの向上に大いに寄与する。
半導体基板上に形成した第１層の多結晶シリコンについ
で形成した第２層の金属あるいは金属シリサイド層の表
面にTi層およびTi酸化層を形成するようにしたので、従
来のような剥がれのない半導体装置を製造することがで
き、製品の歩留りの向上に大いに寄与する。
【図１】本発明の方法に係る製造工程を示す断面図であ
る。
る。
【図２】従来の製造工程を示す断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 多結晶シリコン ４ａ リンドープの多結晶シリコン ５ 酸化膜 ６ 金属または金属シリサイド層 ７ シリコン酸化膜層 ８ シリコン酸化膜層（サイドウォール） ９ Ti膜 10 Ti酸化膜またはTi窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/62 Ｇ 9055−4Ｍ 29/784
Claims (1)
- 【請求項１】 半導体基板上にゲート酸化膜を形成す
る工程と、前記ゲート酸化膜上に多結晶シリコンを第１
層として形成する工程と、前記第１層に不純物を注入す
る工程と、金属あるいは金属シリサイドを積層したゲー
ト層を形成する工程と、前記第２層表面にTi層を形成す
る工程と、前記Ti層表面にTi酸化膜またはTi窒化膜を形
成する工程と、を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27261992A JPH06124951A (ja) | 1992-10-12 | 1992-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27261992A JPH06124951A (ja) | 1992-10-12 | 1992-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124951A true JPH06124951A (ja) | 1994-05-06 |
Family
ID=17516461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27261992A Pending JPH06124951A (ja) | 1992-10-12 | 1992-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100281899B1 (ko) * | 1998-07-22 | 2001-03-02 | 윤종용 | 금속실리사이드막위에응집방지층을갖춘게이트전극및그형성방법 |
| KR100296859B1 (ko) * | 1997-11-24 | 2001-08-07 | 루센트 테크놀러지스 인크 | 상보형 금속 산화물 반도체 게이트 구조체 및 그 형성 방법 |
-
1992
- 1992-10-12 JP JP27261992A patent/JPH06124951A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296859B1 (ko) * | 1997-11-24 | 2001-08-07 | 루센트 테크놀러지스 인크 | 상보형 금속 산화물 반도체 게이트 구조체 및 그 형성 방법 |
| KR100281899B1 (ko) * | 1998-07-22 | 2001-03-02 | 윤종용 | 금속실리사이드막위에응집방지층을갖춘게이트전극및그형성방법 |
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