JP7219521B2 - プラチナパターニングのための犠牲層 - Google Patents
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Description
Claims (17)
- プラチナをパターニングするための方法であって、
半導体基板の上に接着層を堆積することと、
前記接着層の上に犠牲層を堆積することと、
前記犠牲層の上にパターニングされたフォトレジスト層を形成することと、
前記接着層の第1の部分を露出させるために前記フォトレジスト層をマスクとして用いて前記犠牲層の一部を除去することと、
前記犠牲層の頂部表面と側壁表面と、前記接着層の前記第1の部分との上にプラチナ層を堆積することと、
前記犠牲層と、前記犠牲層の頂部表面と側壁表面とを覆う前記プラチナ層の一部とをエッチングし、それによって、前記半導体基板の上にパターニングされたプラチナ層を形成するために前記プラチナ層の残っている部分を残すことと、
を含み、
前記犠牲層と、前記犠牲層の頂部表面と側壁表面とを覆う前記プラチナ層の一部とをエッチングすることが、単一の処理工程において実施される、方法。 - 請求項1に記載の方法であって、
前記犠牲層の頂部表面と側壁表面と、前記接着層の前記第1の部分との上にプラチナ層を堆積することが、スパッタ堆積プロセスを実施することを含む、方法。 - 請求項1に記載の方法であって、
前記犠牲層と、前記犠牲層の頂部表面と側壁表面とを覆う前記プラチナ層の一部とをエッチングすることが、前記頂部表面を覆う前記プラチナ層が完全にエッチングされる前に、前記側壁表面を覆う前記プラチナ層の一部に開口を形成するように、或る時間期間の間にウェットエッチングプロセスを実施することを含む、方法。 - 請求項3に記載の方法であって、
前記犠牲層が前記側壁表面を覆う前記プラチナ層の開口から前記ウェットエッチングプロセスのエッチャント材料に曝され、前記犠牲層が前記プラチナ層よりも速い速度でエッチングされる、方法。 - 請求項4に記載の方法であって、
前記エッチャント材料が王水化学物質を含む、方法。 - 請求項1に記載の方法であって、
前記パターニングされたプラチナ層によって覆われていない前記接着層の部分を除去することを更に含む、方法。 - プラチナをパターニングするための方法であって、
基板の上に犠牲層を堆積することと、
前記犠牲層の上にパターニングされたフォトレジスト層を形成することと、
前記基板の頂部表面の一部を露出するために前記フォトレジスト層をマスクとして用いることによって前記犠牲層をパターニングすることと、
前記基板上にプラチナ層をスパッタ堆積することであって、前記プラチナ層が前記パターニングされた犠牲層の頂部表面及び側壁表面と前記基板の頂部表面の前記露出された部分とを覆う、前記プラチナ層をスパッタ堆積することと、
前記パターニングされた犠牲層と前記パターニングされた犠牲層の頂部表面及び側壁表面を覆う前記プラチナ層の一部とを除去し、それによって、前記基板上にパターニングされたプラチナ層を形成するために前記プラチナ層の残っている部分を残すことと、
を含み、
前記パターニングされた犠牲層と前記パターニングされた犠牲層の頂部表面及び側壁表面を覆う前記プラチナ層の一部とを除去することが、単一の処理工程において実施される、方法。 - 請求項7に記載の方法であって、
前記パターニングされた犠牲層と前記パターニングされた犠牲層の頂部表面及び側壁表面を覆う前記プラチナ層の一部とを除去することが、前記犠牲層の側壁表面を覆う前記プラチナ層の一部に開口を形成するように、或る時間期間の間にウェットエッチングプロセスを実施することを含む、方法。 - 請求項7に記載の方法であって、
前記パターニングされた犠牲層と前記パターニングされた犠牲層の頂部表面及び側壁表面を覆う前記プラチナ層の一部とを除去することが、王水エッチャントを用いるウェットエッチングプロセスを含む、方法。 - 請求項7に記載の方法であって、
前記基板上にプラチナ層をスパッタ堆積することが、前記犠牲層の頂部表面上にプラチナのより厚い層を形成し、前記犠牲層の側壁表面上にプラチナのより薄い層を形成する、方法。 - 請求項10に記載の方法であって、
前記犠牲層の頂部表面上の前記プラチナ層の厚みが、前記犠牲層の側壁表面上の前記プラチナ層の厚みの少なくとも2倍である、方法。 - プラチナをパターニングするための方法であって、
半導体基板の上にチタン層を堆積することと、
前記チタン層の上にアルミニウム層を堆積することと、
前記アルミニウム層の上にパターニングされたフォトレジスト層を形成することと、
前記チタン層の第1の部分を露出させるために前記フォトレジスト層をマスクとして用いて前記アルミニウム層の一部を除去することと、
前記アルミニウム層の頂部表面と側壁表面と、前記チタン層の第1の部分との上にプラチナ層を堆積することと、
前記アルミニウム層と、前記アルミニウム層の頂部表面と側壁表面とを覆う前記プラチナ層の一部とをエッチングし、それによって、パターニングされたプラチナを形成するために前記チタン層の第1部分を覆う前記プラチナ層の残っている部分を残すことと、
を含み、
前記アルミニウム層と、前記アルミニウム層の頂部表面と側壁表面とを覆う前記プラチナ層の一部とをエッチングすることが、単一の処理工程において実施される、方法。 - 請求項12に記載の方法であって、
前記アルミニウム層と、前記アルミニウム層の頂部表面と側壁表面とを覆う前記プラチナ層の一部とをエッチングすることが、王水エッチャントを用いるウェットエッチングプロセスを含む、方法。 - 請求項13に記載の方法であって、
前記アルミニウム層と、前記アルミニウム層の頂部表面と側壁表面とを覆う前記プラチナ層の一部とをエッチングすることが、前記頂部表面を覆う前記プラチナ層が完全にエッチングされる前に、前記側壁表面を覆う前記プラチナ層の一部に開口を形成するように、或る時間期間の間に前記ウェットエッチングプロセスを実施することを含む、方法。 - 請求項12に記載の方法であって、
前記プラチナ層を堆積することが、スパッタ堆積工程によって行われる、方法。 - 請求項15に記載の方法であって、
前記スパッタ堆積工程が、前記アルミニウム層の頂部表面上により厚い前記プラチナ層を形成し、前記アルミニウム層の側壁表面上により薄いプラチナ層を形成する、方法。 - 請求項16に記載の方法であって、
前記アルミニウム層の頂部表面上の前記プラチナ層の厚みが、前記アルミニウム層の側壁表面上の前記プラチナ層の厚みの少なくとも2倍である、方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201762448110P | 2017-01-19 | 2017-01-19 | |
US62/448,110 | 2017-01-19 | ||
US15/658,039 US10297497B2 (en) | 2017-01-19 | 2017-07-24 | Sacrificial layer for platinum patterning |
US15/658,039 | 2017-07-24 | ||
PCT/US2018/014531 WO2018136802A1 (en) | 2017-01-19 | 2018-01-19 | Sacrificial layer for platinum patterning |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2020516050A JP2020516050A (ja) | 2020-05-28 |
JP2020516050A5 JP2020516050A5 (ja) | 2021-02-25 |
JP7219521B2 true JP7219521B2 (ja) | 2023-02-08 |
Family
ID=62841661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019539221A Active JP7219521B2 (ja) | 2017-01-19 | 2018-01-19 | プラチナパターニングのための犠牲層 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10297497B2 (ja) |
EP (1) | EP3571711A4 (ja) |
JP (1) | JP7219521B2 (ja) |
CN (1) | CN110337710B (ja) |
WO (1) | WO2018136802A1 (ja) |
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- 2017-07-24 US US15/658,039 patent/US10297497B2/en active Active
-
2018
- 2018-01-19 EP EP18742117.7A patent/EP3571711A4/en active Pending
- 2018-01-19 CN CN201880014141.5A patent/CN110337710B/zh active Active
- 2018-01-19 JP JP2019539221A patent/JP7219521B2/ja active Active
- 2018-01-19 WO PCT/US2018/014531 patent/WO2018136802A1/en unknown
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JP2020516050A (ja) | 2020-05-28 |
US20180204767A1 (en) | 2018-07-19 |
EP3571711A4 (en) | 2020-09-09 |
WO2018136802A1 (en) | 2018-07-26 |
CN110337710A (zh) | 2019-10-15 |
EP3571711A1 (en) | 2019-11-27 |
CN110337710B (zh) | 2023-12-26 |
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