JP2000049181A5 - - Google Patents

Download PDF

Info

Publication number
JP2000049181A5
JP2000049181A5 JP1998214232A JP21423298A JP2000049181A5 JP 2000049181 A5 JP2000049181 A5 JP 2000049181A5 JP 1998214232 A JP1998214232 A JP 1998214232A JP 21423298 A JP21423298 A JP 21423298A JP 2000049181 A5 JP2000049181 A5 JP 2000049181A5
Authority
JP
Japan
Prior art keywords
film
plating film
forming
electrode
electroless plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1998214232A
Other languages
English (en)
Other versions
JP2000049181A (ja
Filing date
Publication date
Application filed filed Critical
Priority to JP10214232A priority Critical patent/JP2000049181A/ja
Priority claimed from JP10214232A external-priority patent/JP2000049181A/ja
Publication of JP2000049181A publication Critical patent/JP2000049181A/ja
Publication of JP2000049181A5 publication Critical patent/JP2000049181A5/ja
Pending legal-status Critical Current

Links

Claims (13)

  1. 半導体基板上に複数個形成された電極と、上記電極の周辺端部上に延在するように形成された絶縁膜と、上記電極上部に形成されためっき膜と、上記めっき膜上に形成された突起電極とを備えた半導体装置において、上記めっき膜の上記電極と接する側が無電解めっき膜にて形成され、上記電極と上記無電解めっき膜との間に活性化層を備えたことを特徴とする半導体装置。
  2. 活性化層が、パラジウム活性化層にて形成されていることを特徴とする請求項1に記載の半導体装置。
  3. 半導体基板上に複数個形成された電極と、上記電極の周辺端部上に延在するように形成された絶縁膜と、上記電極上部に形成された下地金属膜と、上記下地金属膜上に形成された突起電極とを備えた半導体装置において、上記下地金属膜の上記電極と接する側がスパッタ膜にて形成され、上記突起電極と接する側がめっき膜にて形成されていることを特徴とする半導体装置。
  4. めっき膜は、突起電極と接する側が、無電解めっき膜側からニッケル膜、パラジウム膜および金膜が順次積層して成る膜にて形成されていることを特徴とする請求項1ないし請求項3のいずれかに記載の半導体装置。
  5. 電極のめっき膜側に、導電性を有し、上記電極の表面の酸化を防止する防御膜を備えたことを特徴とする請求項1ないし請求項4のいずれかに記載の半導体装置。
  6. 複数の電極の形成された半導体基板上の、上記電極の周辺端部上に延在するように絶縁膜を形成する工程と、上記電極および上記絶縁膜上部に活性化層を形成する工程と、上記電極および上記絶縁膜上部に第1の無電解めっき膜を形成する工程と、上記第1の無電解めっき膜上面に、上記電極と対応する箇所に開口部を有するレジスト膜を形成する工程と、上記レジスト膜をマスクとして、上記開口部にて露出された上記第1の無電解めっき膜上面に第2の無電解めっき膜を形成する工程と、上記レジスト膜を除去する工程と、上記第2の無電解めっき膜をマスクとして上記第1の無電解めっき膜をパターニングする工程と、上記第2の無電解めっき膜上に突起電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  7. 複数の電極の形成された半導体基板上の、上記電極の周辺端部上に延在するように絶縁膜を形成する工程と、上記電極および上記絶縁膜上部に活性化層を形成する工程と、上記電極および上記絶縁膜上部に無電解めっき膜を形成する工程と、上記無電解めっき膜上面に、上記電極と対応する箇所に開口部を形成するレジスト膜を形成する工程と、上記レジスト膜をマスクとして上記開口部にて露出された上記無電解めっき膜上面に、上記無電解めっき膜を陰極として電解めっき膜を形成する工程と、上記レジスト膜を除去する工程と、上記電解めっき膜をマスクとして上記無電解めっき膜をパターニングする工程と、上記電解めっき膜上に突起電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  8. 複数の電極の形成された半導体基板上の、上記電極の周辺端部上に延在するように絶縁膜を形成する工程と、上記電極および上記絶縁膜上部にスパッタ膜を形成する工程と、上記スパッタ膜上面に、上記電極と対応する箇所に開口部を有するレジスト膜を形成する工程と、上記レジスト膜をマスクとして、上記開口部にて露出された上記スパッタ膜上面にめっき膜を形成する工程と、上記レジスト膜を除去する工程と、上記めっき膜をマスクとして上記スパッタ膜をパターニングする工程と、上記めっき膜上に突起電極を形成する工程とを備えたたことを特徴とする半導体装置の製造方法。
  9. 複数の電極が形成された半導体基板の上記複数の電極の上部に電気的に接続するNi無電解めっき膜を形成する工程と、上記Ni無電解めっき膜の上部にPd無電解めっき膜を形成する工程と、上記Pd無電解めっき膜上部にAu無電解めっき膜を形成する工程とを備えた半導体装置の製造方法。
  10. 上記Au無電解めっき膜の上に半田バンプを形成する工程を備えたことを特徴とする請求項9に記載の半導体装置の製造方法。
  11. 上記複数の電極の上部に上記複数の電極を相互に電気的に接続する金属膜を形成する工程を備え、上記Ni無電解めっき膜は上記金属膜の上に形成することを特徴とする請求項9または請求項10に記載の半導体装置の製造方法。
  12. 上記金属膜の上に上記金属膜をその底部に露出する複数の開口を有する第1の膜を形成する工程を有し、上記Ni無電解めっき膜、上記Pd無電解めっき膜、および上記Au無電解めっき膜を、上記複数の開口の内部に形成することを特徴とする請求項11に記載の半導体装置の製造方法。
  13. 上記Au無電解めっき膜を形成する工程の後に、上記第1の膜を除去する工程を備えたことを特徴とする請求項12に記載の半導体装置の製造方法。
JP10214232A 1998-07-29 1998-07-29 半導体装置および半導体装置の製造方法 Pending JP2000049181A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10214232A JP2000049181A (ja) 1998-07-29 1998-07-29 半導体装置および半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10214232A JP2000049181A (ja) 1998-07-29 1998-07-29 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000049181A JP2000049181A (ja) 2000-02-18
JP2000049181A5 true JP2000049181A5 (ja) 2005-10-27

Family

ID=16652385

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10214232A Pending JP2000049181A (ja) 1998-07-29 1998-07-29 半導体装置および半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2000049181A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358164A (ja) * 2000-06-13 2001-12-26 Ne Chemcat Corp 無電解多層めっき皮膜が形成された電極及びその製造方法
JP4688362B2 (ja) * 2001-07-25 2011-05-25 セイコーインスツル株式会社 半田バンプ電極およびその製造方法
JP5258260B2 (ja) * 2007-11-02 2013-08-07 京セラ株式会社 半導体素子及び該半導体素子の実装構造体

Similar Documents

Publication Publication Date Title
TW560234B (en) Wiring substrate for small electronic component and manufacturing method
JP5599276B2 (ja) 半導体素子、半導体素子実装体及び半導体素子の製造方法
JP2006523025A5 (ja)
JP2011519147A5 (ja)
US7651886B2 (en) Semiconductor device and manufacturing process thereof
JP2013073994A5 (ja)
TWI644598B (zh) 電路板結構及其形成方法
JP2009105311A5 (ja)
JP2005101268A5 (ja)
JP3895086B2 (ja) チップ型半導体発光装置
JP3682227B2 (ja) 電極の形成方法
US6077727A (en) Method for manufacturing lead frame
JP2000049181A5 (ja)
KR20000047626A (ko) 반도체 장치의 제조 방법
JP2000021916A (ja) 半導体装置とその製造方法
TWI267154B (en) Wafer structure having bumps made of different material and fabricating method thereof
JP4730071B2 (ja) 回路基板の製造方法
TWI446507B (zh) 具有被動元件結構之半導體結構及其製造方法
US20210210419A1 (en) Quad Flat No-Lead Package with Wettable Flanges
JP4014125B2 (ja) リードフレーム
KR100819795B1 (ko) 금속 범프의 형성방법
TW200950031A (en) Method for fabricating pakage substrate
CN101866905B (zh) 基板结构及其制造方法
KR100850455B1 (ko) 반도체 칩과 기판간의 접속구조 및 그 접속방법
TWI278948B (en) Wafer structure having bumps made of different material and fabricating method thereof