CN101796633A - 用于半导体部件中的叠层的增强结构 - Google Patents

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CN101796633A
CN101796633A CN200880100047A CN200880100047A CN101796633A CN 101796633 A CN101796633 A CN 101796633A CN 200880100047 A CN200880100047 A CN 200880100047A CN 200880100047 A CN200880100047 A CN 200880100047A CN 101796633 A CN101796633 A CN 101796633A
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lamination
layer
semiconductor device
strengthen
shape
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English (en)
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亨德里克·彼特·胡切斯坦巴赫
威廉·德克·范德雷尔
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Abstract

本申请涉及用于增强半导体部件中的叠层的增强结构(1，2)，其中，提供有至少一个增强元件(110，118)，其具有至少一个集成的锚状部分(110a，110b)。基本的想法是通过在UBM和/或BUMA层的下面提供增强元件，为先进的凸块下方金属化(BUMA，UBM)下面的各层之间提供更好的机械连接，以增强焊盘结构。

Description

用于半导体部件中的叠层的增强结构
技术领域
本发明一般涉及用于增强半导体部件中的叠层的增强结构。本发明进一步涉及用于制造用于半导体部件中的叠层的增强结构的方法。
背景技术
这里主要关注所谓芯片级封装(CSP)。例如，将包含二极管、晶体管、MEMS(微电子机械元件)或电容器的半导体衬底，通过焊球而不用另外的载体固定到板如印刷电路板(PCB)上。CSP其中的一种应用是用于通常与包括电阻、电容器和/或线圈的无源滤波器相结合的所谓功率晶体管和静电放电(ESD)二极管。CSP进一步被应用于频率调制(FM)无线电器件。这是具有放大器和调谐器以及另外需要的任何电路的半导体器件，它能够整体实现移动电话中的无线电功能。封装的尺寸之所以重要，部分的原因是移动电话中可利用的空间小。
通常，CSP的焊球被直接安装在备有与焊球对应的电极的母板或PCB上。焊球被焊在板上从而获得电子器件。在所述焊接和器件使用期间，将会产生应力，其原因是板材料和例如半导体硅之间的热膨胀有所不同。具体地在焊球中以及焊球与下层结构的界面之间会产生应力。如果不采取措施，将会导致电子器件的可靠性不足，具体地在热循环(TMCL)和跌落试验期间。这导致了如下面段落中所描述的应力缓冲封装的设置，其中用来吸收应力的应力缓冲装置提供在I/O焊盘和焊球之间。
在图1中绘出已知的解决办法，图1示出了封装30，其中聚酰亚胺应力吸收层32提供在钝化层34的顶部上。层32中有开孔，这种开孔从投影来看至少部分地与钝化层34中的开孔重合。凸块下方金属化(UBM)36一部分在应力吸收层32上面，一部分在开孔中(用于与铝制I/O焊盘40接触)。UBM36因此具有颠倒的牛仔帽的形状。UBM36不完全填充钝化层34和缓冲层32，以致形成一个凹坑。结果，焊球38部分地存在于所述凹坑中。另外，在这个解决办法中，包含应力吸收层32和UBM层36的应力缓冲装置在热机学意义上是不间断的。事实是UBM层36是硬层，当然是与应力吸收层32和焊球38的材料比较而言，这个硬层36一般包含镍，它会把产生的应力经过周围的聚酰亚胺层32传递到附近的UBM结构36。
在TMCL期间会呈现加热和冷却的变化状态。例如在专利文件GB2,135,525和EP0064854中对此有所讨论。对于球栅阵列(BGA)封装的情况也是已知的。普遍知道的事实是，TMCL最大的问题通常出现在距离封装中心(即半导体的中心，也称为中性点)最远的那些焊球上。毕竟，在TMCL中，板的膨胀大过半导体。因此，在加热时，相对于半导体的中心，半导体的左侧边缘被向左拉，而右侧边缘则被向右拉。在半导体的边缘，半导体和板之间的位移差大于中心的某处。
除上述以外，CSP和其他倒装封装，在小型化意义上显然是最适宜的，因为封装尺寸等于芯片尺寸。
发明内容
本发明包含这样的认识：在现有技术中，没有意识到怎样为已采用先进工艺制造出来的芯片提供可靠的CSP，具体地具有若干互连层和有机材料的电介质层的芯片，后者也被称为低K材料。尤其没有意识到当芯片是以先进工艺采用若干有源和/或互连金属层以及低K材料的电介质层组成的叠层制成时，怎样制作通过跌落试验(drop test)并在热循环期间提供充分的应力释放的CSP。
起初，FM无线电结构是建立在BiMOS工艺基础上的，这种叠层只有2层金属层。这种叠层强度足以经受跌落冲击和TMCL应力。后来，采用有3层金属层的BiMOS工艺。这些叠层开始显出叠层中的脆弱性。而现在，FM无线电结构采用完全的CMOS工艺来制造，有甚至6至8层金属叠层。叠层中3至5层金属由甚至比标准SiO2更脆弱的低K的SiO2隔离。在这种现有技术的金属叠层中，层的布局是因为设置在硅中的有源元件的缘故。如已知道的，这种金属叠层总是处在封装结构的钝化层的下面。这种已知的由若干有源和/或互连金属层以及低K材料的电介质层组成的叠层可见于图2。
按照图2，金属叠层100处于钝化层102和硅衬底104之间。CMOS工艺的金属叠层100事实上可分成被普通SiO2层107隔离的上金属层106和被脆弱的低K SiO2层109隔离的下金属层108。本发明现在更进一步包含这样的认识：首先是坚硬的硅层104，然后是归因于脆弱的低K SiO2层109的脆弱叠层108，再后是含有普通SiO2层107的金属叠层106，它也是坚硬的。在金属叠层100的顶部有作为I/O或焊盘层的铝制顶部金属层40，它也是软的。从机械强度的观点来看，这不是一种可靠的结构。
本发明的目的是提供半导体部件中叠层的增强的可靠性。
本发明的目的通过提供用于增强半导体部件中的叠层的增强结构来达到，其特征在于：至少一个增强元件具有至少一个集成的锚状部分。
本发明对半导体部件例如CSP中的应力分布和破坏机制有如下透彻的了解：
为了通过跌落试验，重要的是半导体部件可以吸收应力。这里更重要的是，UBM 36是硬的，而起应力吸收作用的铝制顶部金属层40是软的。但是，对于叠层100中的低K电介质材料109，互连结构108是软而易碎的，对于钝化层34(例如氮化硅)，叠层106是坚硬的。这导致一种危险即破坏机制：铝制顶部金属层40和互连结构108两者将会变形，以吸收应力。然后钝化层34也要变形，这就成了问题。因此也就存在钝化层34中产生破裂的危险。上述结构也会导致这样的危险：如果UBM层36和焊料凸块38不能全部吸收由TMCL以及跌落冲击引起的应力和变形，金属叠层100将会损坏或破裂。因此，通过使互连结构108更坚硬，尤其是在UBM36的下面，互连结构108的变形就会减小，在软的金属叠层108中产生破裂的危险也就可减少。通过例如在UBM36下面的结构100中使用柱塞(plug)，能使金属叠层100具体地互连结构108变得更坚硬。UBM36下面的Al层40的缓冲与凸块38下面的叠层100的增强两者相结合，就能克服钝化层34和含有脆弱低K层109的下层结构100破裂的危险。
因此，通过使互连结构更坚硬，尤其是在UBM36的下面，它的变形会减小，钝化层34破裂的危险也会减少。
热循环期间的应力是芯片和板之间的相对位移所引起的。半导体部件必须释放这些应力。那么，对于有机低K材料，发明人了解叠层的互连结构的膨胀差异需要释放，即键合焊盘可能有随板而不是随芯片膨胀的趋向。而且，力的指向不是垂直方向(即垂直于芯片表面)而是横向方向(即平行于芯片表面)。这样，在叠层的各层之间就有层离(delamination)的危险。因而，通过采用本发明的增强元件使各层彼此之间锚定，内置抗层离能力。并且，由于事实上优选地UBM互相之间在机械上是分离的，UBM和焊料凸块也能对应力释放有所贡献。
具体地，本发明现在在金属叠层的设计中嵌入增强结构，使其更强地抵抗跌落冲击和TMCL应力以避免破裂。本发明通过以下方式解决现有技术中的问题：通过添加那些增强元件(在本申请书中也称为附加层链接元件)，柱塞，铆钉(klinknagel)或通道，使叠层，优选地是低K叠层，变得更坚硬。为了进一步提高稳定性，优选地使低K层互相连接，并且将低K叠层与普通SiO2叠层和硅连接起来。这样，在总体上整个叠层比较坚硬，能较好地抵抗跌落冲击等等。
优选地提供一个增强元件链，从普通SiO2叠层的底层开始经过所有各层直至硅。以下建议穿过整个叠层以建立这种链的数个方向。然而，也可以在普通SiO2叠层中的金属层之间使用这些柱塞。
根据本发明的优选实施例，半导体部件中的叠层可包括：
在UBM层下面的铝层，与钝化层相比优选地是软的(高弹性)，其中，邻近的UBM优选地在机械上互相分离，和/或
根据本发明的增强结构，该增强结构优选地在UBM的下面，设置在金属化层和电介质层的互连结构中，使得叠层，优选地在UBM的下面，与UBM相比更坚硬，并且，优选地使互连结构中的各层互相锚定。
下面，概述另外的实施例：
一种先进的UBM的特殊结构叫做BUMA。它特别包括一层相对厚的铝或铝合金层，其上提供有NiAu作为传统的UBM(Au是一层薄的表面，用于粘附目的)。BUMA的一个特点是焊料也扩展到传统UBM的侧面。因此，焊料凸块与传统UBM之间的有效面积增加，这有利于通过跌落试验。另外，焊料凸块的形状对于准直/旋转的微小变化(也就是当芯片上和板上的焊盘不完全对准时)，也表现出一定程度上更好的灵活性。另一个优选的特征是Au和Ni(第一和第二层)之间的界面在朝向芯片表面的方向延伸(理想的是垂直于表面，但制造从来达不到理想)。
多个独立增强结构和/或元件的设施替代一个刚性结构。
单个互相独立的增强结构、支撑件、通道和/或铆钉的形状。
增强结构中的重点放在BUMA和化学镀的镍(E-less nickel)层之间的(垂直)界面以下的位置。
基本上为U形、V形、W形、ΛΛ形、锥形、截头锥形和/或三角形的独立增强结构的布局。
增强结构和/或元件的最大密集度，以避免过高的寄生电容，它对设备在高频例如FM频率时的操作常会产生负面影响。
在其它区域减小密集度甚至没有增强结构和/或元件，因为认识到应力在芯片边缘焊盘下方最大。
作为优选项，在UBM下方提供有源元件，如晶体管，CSP中最大焊盘和/或凸块的数量的增加，和/或在倒装BGA封装中采用相同的结构，是可能的。
本发明的实施例也包括以下认识：对于当焊球或凸块的下面具有有源元件和/或金属元件(如，互连轨线或虚设金属之类)时的问题，上述现有技术文件都未意识到或进行讨论。在上述现有技术中，没有讨论这些附加元件上的应力。
这些附加元件优选地也放在焊球的下面，因为事实上这有可能减少每一半导体的表面面积，因而能从单个或一批晶片中得到更多的产品。I/O焊盘的这种减小(该减小不与焊球的减小相结合)，使半导体的无用部分得以减少。这一点能从例如US6,118,180中的现有技术看到。这篇文件示出这种倒装技术中所使用的半导体芯片上的金属布局。这篇参考文件通过在包含焊球下面的表面金属键合焊盘、金属区和UBM的半导体芯片上提供金属布局，希望有一个与减小芯片节距相容的倒装金属布局。这个金属布局表示在图3中。图3A表示截面图，图3B表示相应的顶视图。表面金属I/O焊盘有参考数字402。图3A和图3B示出互链轨线404和虚设金属元件430。UBM有参考数字408。在UBM408的顶部有焊料凸块412。
正如具体在图3A中看到的，互连轨线404和虚设金属元件430被确定在所述键合焊盘402的附近，与所述键合焊盘402的间隔约在1.0和3.0μm之间。UBM408和甚至更大的焊球412覆盖所述表面金属焊盘402以及至少一部分所述附近的金属元件404、430。但是，这篇文件未提到在进行TMCL或跌落试验时会在结构中产生的那些应力。在这篇文件中，UBM408的下面没有应力缓冲器，而这种应力缓冲器能在TMCL期间或跌落试验期间，吸收在焊球中以及焊球与下层结构的界面上产生的所述应力。
虽然这一现有技术在焊球下面使用了虚设金属430以使钝化层的表面更平坦，但该现有技术没有意识到或未讨论焊球下面存在这种虚设金属时的问题。由虚设金属430和互连轨线404引起的应力的负面冲击，或焊球下面的任何其他可能的附加元件的负面冲击，在这一现有技术中全然没有讨论。因此，在现有技术中没有关于这个问题的解决办法的讨论或建议。
在本发明的另一个实施例中，平面化的第一层提供平面化的上钝化表面，因此，该实施例也避免了钝化层中由易碎性引起的破裂以及第一层中由应力引起的可能的层离，其中应力是由金属元件(例如互连元件)与低K电介质(例如有机)元件的组合结构产生的。
本发明的这个实施例也解决了现有技术在TMCL和跌落试验期间有限的板层面(board level)可靠性(BLR)问题。它同样克服了这样的问题，即现有技术的有限BLR降低了可能利用的最大阵列尺寸，因为凸块阵列越大可靠性越低。没有本发明特别的预防措施，焊球主要将吸收PCB与衬底的半导体之间的热膨胀差异。在现有技术中，有限的BLR已将晶片级封装(WLP)的可能最大阵列尺寸限制至7×7的阵列尺寸，具有0.5mm的凸块节距。这曾限制了WLP应用于模拟器件、集成的分立和FM无线电器件。由于本发明，现在能使WLP适用于无源集成器件和数字信号处理(DSP)器件。
施加Al层的附加优点是通常为NiAu的UBM可以采用无电(electroless)沉积工艺来应用，这可省去掩模步骤。这个掩模步骤迄今是封装工艺中最昂贵的步骤。
本发明实施例的另一认识是，将应力缓冲元件分解为较小的独立元件，具体地为每一个焊球提供分离的应力缓冲元件，可提高可靠度。每一应力缓冲元件至少吸收焊球和下层结构中由于电子元件与有关板之间热膨胀差异而引起的应力的大部分，从而防止封装中电子连接的过早破裂和失效。
如果通过提供钝化层而不连接应力缓冲元件，则优选地能获得更加提高的可靠性。这意味着，除了别的以外，在这个实施例中，优选地应力缓冲元件的上表面和侧面，至少是侧面的一部分，与钝化层没有界面。
这种分离的(从热机学的观点来看)应力缓冲元件提供了现有技术没有提供的应力松驰和变形至少这两种附加的机制。
如前面已注意到的，半导体和板之间的位移差别在半导体的边缘大于其中心某处。因此，一个焊球的应力大于另一焊球。当应力缓冲装置不分解并在热机学上不间断时，可以想象一个焊球产生的应力会被传递至邻近的焊球，在这种情形下，应力可能在某个不可预测的位置上累积，致使局部破裂。这可能发生在例如焊球与有关的连接结构之间的界面上。在邻近的一些焊球中产生的应力，可能被传递至位于它们之间的焊球，其中例如所述应力彼此加强。根据本发明实施例的使用分离的应力缓冲器的解决办法，可防止这种应力集中的出现。
应力缓冲元件与焊球的组合可考虑为两个串联的弹簧。所述弹簧能够随具体的热循环情况最佳地调节它们本身，由此提供第二种有利机构。所述调节可以对于从衬底至半导体的每个连接(即对于焊球和应力缓冲元件的每个组合)而有所不同。
应力缓冲元件优选地在热机学意义上独立于邻近的应力缓冲元件这一事实本身，就使得根据本发明的这些实施例的解决办法与现有技术不同。
另一方面是，根据本发明实施例的具有独立应力缓冲元件的结构，看来不适用于与应力缓冲装置中的再分配相组合应用。这个再分配轨线(redistribution track)会形成与钝化层的更多的连接，并与至衬底的连接联合，会导致再分配轨线与容纳焊球的凸块焊盘之间的连接失败。
本发明还涉及包括衬底和应力缓冲封装的组件，涉及包括应力缓冲封装的音频电路，涉及包括音频电路的电子设备，以及涉及用于制造半导体部件的应力缓冲封装的方法。
如已指出过的，在本发明的某些实施例中，如果为每一个I/O焊盘提供单独的、在热机学上分离的应力缓冲元件，则是有利的。但是，不排除包括彼此相邻排列的几个焊球的组使用一个应力缓冲元件，或者通过又一连接层，为若干个焊球互连应力缓冲元件。这具体地对于位置靠近半导体中心线的焊球可行。若干热机学上算不上复杂的焊球的这种连接和固定，似乎使得有可能对其任意再分配。
优选地，使用导电材料的应力缓冲元件，事实上，这种焊球与I/O焊盘的电连接功能是与吸收所产生的应力的功能结合在一起的。因为应力缓冲元件是单独的图形化元件，所以这不会出现任何短路的问题。
优选地选择应力缓冲装置和焊球，使它们有相当的弹性、塑性和热膨胀系数。关于杨氏模量，如果两者有10-100GPa的模量是有利的，20-80GPa更有利，25-75GPa还要有利。能够得到类似效果的塑性值是：两者的有利值为20-250MPa的塑性极限，如果这个值的范围更窄则还要有利。已得到良好结果的是铝合金(E模量为60GPa，塑性极限为200MPa)的应力缓冲元件与所谓SAC焊料(具有E模量为32GPa和塑性极限为20MPa的锡-银-铜焊料)的组合，两者的热膨胀系数为20-25ppm/k。
应力缓冲元件优选地覆盖有焊料的键合材料，例如镍。镍优选地有足够的厚度，具体地与高锡焊料(如SAC)一起使用时。事实上这种焊料趋向于慢慢溶解Ni。一旦Ni层完全被消耗掉，则焊球将不再键合，连接寿命就此结束。采用厚度至少为0.4μm的Ni层已获得有利的结果，0.8μm更优选，再厚还要优选。在这种连接中要注意，镍的刚性和弹性极限大大高于铝(合金)和焊料。镍例如具有161GPa的E模量。
所述Ni层通常掺有阻滞剂(retarding agent)，其防止镍溶解。为此目的可在Ni中使用8％的钒。就NiAu电极来说，优选地添加5-10％荧光物质。键合材料层要求的厚度依赖于焊球的直径和焊料的具体类型，当然，也与使用期间电子器件的暴露情况有关。
以下述方式施加键合层是非常有利的：键合层不仅出现在每一应力缓冲元件的上表面，而且出现在侧面，至少是侧面的不与下层钝化层之间具有界面的部分。明显的结果是焊料也能在所述侧面延伸。或许这会使焊料与下面的表面之间接触角，与键合层只出现在应力缓冲元件上表面时不同。这样一个不同的或许更有利的接触角，可能对于焊球横向(即平行于衬底)的方向上的变形有正面的效果。
但是，将会明白，采用键合材料覆盖整个应力缓冲元件也会增强元件抗腐蚀能力。腐蚀问题经常出现，具体地对于Al。采用键合材料(因此也采用焊料)获得的密封性，形成对湿气以及在进一步组装(例如清洗步骤)期间和使用期间表面暴露的所有环境因素的极好抵抗力。
向应力缓冲元件的上面和侧面两者施加键合材料(例如UBM)的有利方式是借助于化学镀技术，如本领域技术人员本来就熟悉的。另一方面，当使用溅射技术施加Ni时，Ni只施加至应力缓冲元件的上表面。
明显可见，当使用铝的应力缓冲元件时，要保持最小和最大的厚度。当Al层太厚时，缓冲层将太软并会撕裂。当Al层太薄时，层将太硬同样会撕裂。合适的范围为1-5μm的厚度。为清楚起见，应当指出这里的术语“厚度”是表示应力缓冲元件从钝化层的上表面延伸的部分的厚度。对本领域技术人员来说，显然所述最小和最大值取决于所使用的材料。Al合金，例如Al-Mg，通常更坚硬，要求很大的厚度。不排除应力缓冲元件包括几个子层，可能是不同的材料。
从所要求的膨胀或变形与至半导体中心线的距离之间的关系，因而也是应力负载与半导体中心线的距离之间的关系来看，通过使应力缓冲元件的刚度随着至半导体中心线的距离减小而减小，已提高的可靠性能进一步提高。当然，这种所谓芯片级变化只能用在一定范围以内。这样一种变型可为具有比7*7更大阵列和/或更大半导体表面的芯片尺寸的封装，提供解决办法。
如前面已指出过的，当使用导电和热机学上分离的应力缓冲元件时，再分配不一定总是可能的。除了前面已经说明的实施例以外，还有另外的实际上更为简单的可能性：如果所述应力缓冲元件与相对的衬底或板没有机械连接的话，就能够使用再分配的应力缓冲元件。这意味着这个再分配部件的末端必须往回通过钝化层中的开口，延伸至钝化层下的金属化层。
除了用于再分配(互连)以外，这种可能性也很适合例如在这种应力缓冲元件中确定线圈。Al层的厚度使该层变得很适合这个目的。
为了完整起见，还要注意，使用镍的UBM引起焊球与应力缓冲元件之间形成机械上坚硬的板。假定根据本发明的这些实施例的解决办法在不采用硬板的情况下也能在串联弹簧系统(因此在这种情况下，靠近半导体的弹簧能够变形)的基础上起作用。
特别要注意的是，从WO 2005/115679已知一种焊接材料，它能够与Al键合，而没有使用单独的键合层。这种材料当然可与本发明有利地结合使用。总之，如果使用了键合层，它的使用也还是有利的，就是提供附加保护。
根据本发明的应力缓冲封装的一个重要优点是，钝化层下面的I/O焊盘可以有小的直径，而不需要焊球的直径按比例减小。这将在对附图的描述中详细解释。与现有技术相比，每一I/O焊盘从120*120μm减小至10*10μm似乎是可能的。所以这是一个系数大于10的减小。
此外，这个减小使得可能减小每一半导体的表面面积，因此能从单个或一批晶片得到更多的产品。还有，这个减小使得可能在CSP的焊球下面确定有源元件和/或金属元件(如互连或虚设金属)。大的I/O焊盘，如现有技术中所使用的，它们曾是必须的，特别是因为聚酰亚胺的弱键合能力，大的I/O焊盘引起机械应力，这些应力不能与下面的有源元件和/或金属元件融合。I/O焊盘的减小(它不与焊球的减小相结合)，使半导体的这个无用部分有利地减小。因此，这个解决办法很适合于并注定会用于移动技术和其他便携式产品中。
注意，根据本发明的I/O焊盘的直径，也将小于例如US 2004/0082101所示的I/O焊盘。为了借助于导电层得到板和半导体之间适合的低电阻连接，贯穿钝化层的开口直径必须适当地大一些。事实是，导电粉末可能被提供在柔性的非导电材料中，从而得到所希望的柔韧性，这增加了层的总电阻。总电阻因而将低于例如根据本发明的应力缓冲元件(其包括铝)的电阻。
本发明的想法是提供可与标准晶片制造材料和工艺配合使用的简单封装结构，在这种结构中，应力缓冲器优选地是铝层，通过以第一钝化层作为平面化层，铝层位于平面化晶片的表面上。第一钝化层优选地用SiO2制造，其优选地用旋涂式玻璃法(SOG)以及随后的化学机械抛光(CMP)法进行平面化。这种类型的平面化的优点是将凸块设置在有源区的上面，这节省了硅。在应力缓冲器顶部的UBM优选地是无电NiAu层。焊球简单地放置在UBM的顶部。
术语“粗糙度”或“界面粗糙度”在本专利申请的上下文中指的是，界面中的台阶数和/或平均陡度或界面中台阶的斜度。也就是说，台阶数越高或平均陡度或台阶斜度越高，这个界面的粗糙度越高。这方面的台阶具体是由半导体衬底上的金属元件或互连轨线所产生的台阶。台阶的陡度或斜度尤指台阶的边缘或上升的陡度或斜度。本发明实施例的基本想法是通过在UBM的下面和/或BUMA层的下面提供增强元件，在BUMA层下面的各层之间形成更好的机械连接，从而增强键合焊盘结构。
附图说明
下面将参考附图更详细地描述本发明，其中：
图1，2，3A和3B是前述现有技术的已知器件的图示；
图4是根据优选实施例的半导体封装的部分截面示意图；和
图5和6A-6D是本发明实施例的示意图；
图7-9是根据本发明的封装的另一优选实施例的示意图，示出了应力缓冲层与具有平面化第一钝化层的第二钝化层之间的界面；
图10是图4实施例的封装的类似细节图。
具体实施方式
附图中的部件不一定符合比例尺度，而把重点放在清晰地说明本发明的原理上。实质与功能相同或类似的特征将用同一参考号来表示。
图1，2，3A和3B是现有技术的器件的图示，它们在前面已被讨论过。
图4示出半导体衬底52上的结构50的应力缓冲封装49，该结构50包括半导体衬底52上表面上的多个I/O焊盘54。结构50还包括第一钝化层56，其保护结构50中的有源区并暴露I/O焊盘54。第一钝化层56优选地包括SiO2。通常，一个附加的氮化硅的第二钝化层58被施加在第一钝化层56的顶部上。第二钝化层58优选地应厚于400nm，以避免针孔。
第一钝化层56保护作为下层连接结构61的金属元件61。结构或层61具有如图5和6中所示的不平整顶侧。这种不平整顶侧在具有许多互连层61的集成电路(IC)中是惯常的做法。具体地，线键合芯片(其被用模制化合物(moulding compound)例如玻璃环氧树脂材料进行过模制(overmould))，不平整顶侧是有利的：它使模制化合物与芯片之间得以更好地粘附。因此，这种不平整顶侧对CSP是不利的，而这正是本发明的一部分。这种先进IC中的互连结构61通常用铜制成，并使用被称作双镶嵌(dual damascene)的工艺。
焊球60的功能是将结构50或其他电子元件与提供有电极64的板62电连接。I/O焊盘54和焊球60通过UBM70和应力缓冲元件74电连接。UBM70的外上表面和侧表面形成所谓键合焊盘66，它使焊球60能被放置到UBM70上。
每一个应力缓冲元件74由提供在钝化层56和58的开口中的第一部分68，和从第二钝化层58的表面76延伸的第二部分72构成。第一部分68与上述I/O焊盘54接触，而第二部分72通过UBM70与上述焊球60电连接。第一部分68在平行于表面76的方向上的尺寸比第二部分72在相应方向上的尺寸小很多。这一点清楚地表示在图4中。这方面的主要优点是能够使用相对小的I/O焊盘54，至少不需要适配焊球60的直径。这种现象也称作再钝化(repassivation)。这是特别有利的，因为I/O焊盘54下面的区域通常不能用于有源电路或互连结构，这是由于I/O焊盘54所受的应力。当减小I/O的尺寸时，在图4实施例的情况下，半导体衬底52的较大部分能被有效地利用。
优选地，每一应力缓冲元件74只由一种材料或一个部件构成。但可以想得到，对于由几层组成的两部分68和72，每一层可以适应所需要的特定的性能。
焊球60形成到PBC62的电极64的导电连接，以便由此形成电子器件。
众所周知的事实是：半导体硅52的热膨胀系数大大低于PCB所用的材料的热膨胀系数。这导致在测试和此后的使用期间，在封装49中产生应力。从两个部件的尺寸来看，图4中所示的相关地连接的器件A和B的膨胀尤其不同。另外，将会明显看出，提供在半导体衬底52边缘的那些焊球60的膨胀差别将比位于半导体衬底52中心的那些焊球60大。因此，热应力的问题对位于半导体衬底52中心的焊球60所起的作用要小得多。
根据本发明的所示实施例，上述应力通过应力缓冲元件74来平衡。应力的较大部分被应力缓冲器74的部分72吸收。这意味着一个互连结构/焊球60的应力将不会向邻近的那些互连结构/焊球60传送。
如前面已陈述过的，图4所示的结构能模型化为一组串联弹簧，热膨胀的差异确定弹簧的伸长，层的材料和厚度确定弹簧的特性。在图4中，例如，相当于UBM70相对硬的弹簧，连接着两个相对软的弹簧，这两个相对软的弹簧分别相当于铝的应力缓冲元件74和焊球60。因此，每个图只表示两个这样的弹簧组件，但是很明显，实际上(在使用多个焊球的情况下)，多个弹簧组件将在两个方向上并排地提供。在本发明的所示实施例中，一个弹簧组件中的弹簧伸长和张力不影响其他弹簧系统中的伸长和张力。
关于已知的解决办法，应当注意的事实是，UBM36被固定到键合焊盘40和钝化层34，只是部分地决定UBM36因应力缓冲层32的相对变形而相对于半导体的变形和相对位移。毕竟，UBM36通过I/O焊盘固定到半导体，结果是帽形UBM36的相对位移和/或变形减小。
UBM70优选地是化学镀的镍，厚度d1的范围为0.15-5μm。镍的施加优选地采用化学镀工艺。结果，应力缓冲器74的部分72的侧面也被覆盖。这对于应力缓冲器74的抗腐蚀保护以及焊球60获得有利的接触角α方面，都是有好处的。
每一应力缓冲元件74优选地由铝合金组成。实验示出，使用包含0.5％铜的铝合金以及应力缓冲器74的部分72的厚度d2为2.5μm，能获得很好的结果。所述厚度d2优选地在1至5μm范围内。
对于每一焊球60，优选地使用单独的应力缓冲元件74，在这种情况下，一个焊球60或者下层互连结构61的应力不会向邻近的焊球60和应力缓冲元件74传递。但是，正如已经指出过的，可以想象，对于一组邻近的焊球60，使用热机学上互连的应力缓冲元件74，例如通过提供在它们之间的连接层(图4中未示)将若干邻近的应力缓冲元件74连接起来。鉴于局部较低的热应力，这种系统特别适用于靠近半导体衬底52中心线的那些焊球60。
另一优先选择是以下事实：应力缓冲元件74优选地在具有平滑或平坦或平面化表面的第二钝化层58上起作用。如果不是这种情况，危险的应力集中可能在应力缓冲元件74的部分72与第二钝化层58之间的界面上产生，同样也可能在下层互连结构61与第一钝化层56之间的界面上产生，每一种这样的情况都可能导致破裂。因为第二钝化层遵循第一钝化层56的任何凹痕或粗糙部分，所以优选地是沉积第一钝化层56或对其进行处理，使其具有平滑或平坦或平面化的面对第二钝化层58的表面。为了使第一钝化层56有这样一种上表面，当使用SiO2作为主材料沉积第一钝化层56时，优选地使用至少一种下列工艺：原硅酸四乙酯的沉积，利用HPP法的沉积，利用SOG法的沉积。通过使用电介质常数低于SiO2的材料进行沉积，也可能限制寄生电容。为了进一步降低第一钝化层56的表面粗糙度，使用CMP技术对第一钝化层56进行处理，以获得第一钝化层56的平滑上表面。结果是，应力缓冲元件74与第二钝化层58之间界面的粗糙度低于金属元件61与第一钝化层56之间界面的粗糙度。
图5和6A-6D是本发明实施例的示意图。
图5表示的是，在BUMA74的下面，利用柱塞110或“铆钉(klinknagels)”使不同层之间有很好的机械连接，制造较强的金属叠层100。这些柱塞110只有机械用途，没有电气用途；它们是一些虚设柱塞110。为了使金属叠层100在跌落试验期间抵抗机械负载，支撑低K金属叠层的位置主要在BUMA的边缘的下面，如在图5所示细节中所指示的。如图5中能看到的，作为用来增强图5所示半导体部件中的叠层100的增强结构的柱塞110，必须有锚状部分110a和110b。因此，增强元件110基本上具有I形的形状。锚状部分110a和110b布置在叠层100的层100d的界面100c。根据图5的实施例，锚状部分110a和110b与增强元件110的垂直部分110c完全集成在一起。但是，增强元件也能有T形的形状(未示)。增强元件110可包括金属半导体/或电介质材料。在所示的实施例中，增强元件110基本上由金属制成。最下面的增强元件110可包括由多晶硅制成的下部锚状集成部分110d。这些柱塞110或“铆钉”可按下述方法制造：带孔的整金属板，在下面的电介质层中包含最大量通道结构。这个最大量应当遵守给定的CMOS技术的设计规则中指定的金属密集度规则。例如在CMOS065中是75％。图6A表示一个例子。在这个图中示出两个增强结构1和2。增强结构1包括一些柱塞110，它们互相连接而形成基本上为Λ形的布局。Λ的尖端指向BUMA层75的边缘112。对于图6A的Λ形布局1的所有增强元件110来说，增强元件110的垂直部分的长度都是相同的。此外，上和下锚状部分110a和110b的长度对所有柱塞110来说各自相同。Λ形布局中的相同结构被设置在BUMA层74的另一类似边缘112的下面。图6A实施例的区域1用于增强整个半导体部件对跌落冲击的抵抗力。这是因为本发明已包含这样的认识：跌落冲击将主要产生沿着图6A的增强结构1的布局的力。
另外，图6A和实施例还包括另一增强结构2，它也包括柱塞110，它们具有全部相同的锚状部分和垂直部分，具有总是相同的长度。还有，结构2的所有柱塞110彼此互连，对沿图6A的布局2轮廓线的作用力产生最大的增强刚性。布局2特别适合于承受由TMCL负载产生的力。
图6B示出本发明另一个实施例的说明图。在图6B的实施例中，电介质层114夹有金属层116。图6B的增强结构包括垂直增强元件或线118。这些线118有不同的长度，并且与电介质层114和金属层116两者相交。这种结构能增强夹层114和116。而且，通过增加平面向外方向上的通道结构118的数量，整个结构会进一步增强，这将允许将最恰当的力沿误差线(error)120引向键合焊盘的边缘。
根据图6C，另一构想是在电介质层114中使用深通道结构118，以给出对热负载的最佳抵抗力。这种对热负载的抵抗力直接与Δ(CTE)有关。在氧化物与铜通道结构118之间的CTE差异是很大的(3ppm/℃对17ppm/℃)，而在低机械刚度和强度的电介质114(即低K，SiO2)与铜118之间为最小(20ppm/℃对17ppm/℃)。对于最佳拉力强度，深入到低K材料114中的通道结构118将是很有利的。图6C给出一个在垂直方向上的键合焊盘的例子，表示怎样构造这些深通道结构118，以使键合焊盘负载向下层分配。根据图6C所示的实施例，用作增强元件的线118没有锚状部分，但与金属层116和电介质层114夹层的最低金属层116相连。在最低金属层116的下面，线118被引入低K电介质层114。可以看出，线结构118的数量在平面方向上不增加，但线结构的垂直长度在平面向外的方向上是增加的，从最小垂直长度按线性方式增加到最大垂直长度。
为了减小由于热应变引起的通道118中的垂直应力，可采用交错排列也就是不成一行的方式施加通道118。这样，结构能经受热应变而键合焊盘中的应力则较低，如图6D所示。当通道118以交错方式设置时，导电材料-通道(金属)结构在垂直方向上刚性变小。这将导致电介质-通道层中的应力分配：当连接键合焊盘的线被牵拉时，通道中的应力较低，电介质材料中的应力较高。交错的通道结构与(现行/传统)的成一行的通道布置相比，是明显有利的。
图7-9是根据本发明的封装的另一优选实施例，应力缓冲器层与具有平面化第一钝化层的第二钝化层之间界面的示意图；和
图10是图4的实施例封装的类似细节图。本发明方法的优选实施例细节也借助于图7-10描述如下：
应力缓冲层74，也称为有源层上BUMp层(BUMA层)，将被沉积在经IC加工的晶片52的顶部。那个晶片52的表面应该在某种程度上平面化，以避免钝化层56和58破裂。BUMA层74下面的叠层可在两层的一部分中进行平面化，也就是说，平面化步骤在制造期间进行。BUMA层74为铝，但可以用铜或者用合金(例如铝-铜)来制造。
表面粗糙度主要是由最后的金属层54和61的结构以及SiO2隔离层56的沉积和处理方法引起的。
当晶片52未平面化时，项部上的BUMA层74在TMCL期间将冲击凸块61，并且部分地跌落至晶片52的表面，如图7箭头所示。由于BUMA层74的缓冲效应，冲击将不会1比1地传递至晶片52的表面，但仍然有足够的力使BUMA层74下面SiO2的钝化层56和Si3N4的钝化层58破裂。这种破裂也会使顶部的金属化层损坏。图8示出封装的X截面图。它所表示的是在Si3N4的第二钝化层58的坏表面上沉积BUMA层74。在互连轨线61的最后金属层A1堆之间沉积BUMA层74也是困难的。
为了避免表面粗糙，SiO2隔离层，即处于I/O焊盘54的最后金属层和互连轨线61顶部上的第一钝化层56，可根据本发明采用不同方法进行沉积和处理，例如利用HDP法沉积SiO2，利用SOG法沉积SiO2或利用等离子TEOS法沉积SiO2，然后利用CMP法平面化。
要求最低限度平面化的第一钝化层56即氧化硅层56，将被覆盖以氮化硅的第二钝化层58。这一层58优选地厚于400nm，以较好地避免针孔。氮化物层58的强度是很好的，在板级试验中进行机械加载时能承受很大的力。
在沉积于最后金属层54和61顶部上的等离子氧化物(PLOX)层55的顶部上，采用HDP法沉积SiO2层56，能得到一定程度的平面化。在图7和8中能看到示意图和X截面图。因此，图7和8表示利用HDP法得到的某种程度的平面化。第二钝化层58的表面仍然是不平坦的，但冲击将以某种程度遵循第二钝化层58的钝化表面。这在图7中用箭头指出。钝化表面的斜度优选地应为45度左右。
另一种平面化方法是SOG法，其中，在多个最后金属层61(图9中表示为INS61(INS＝第二互连))之间的空间，采用SOG法填充SiO2。图9示出借助于SOG法平面化的X截面图。根据图9，在这种平面化的方法中，优选地最后金属层61首先覆盖以第一PLOX层55。这个第一PLOX层55可以接触晶片52的顶部表面，该表面可以是SiO2。正如图9中可看到的，第一PLOX层55具有几乎与由晶片52的SiO2表面上的最后金属层61产生的结构相同的粗糙度。在第二步骤中，采用SOG法在PLOX覆盖的最后金属层61之间的间隙中填充SiO2的56A。图9中的SiO2层56A用较深的颜色指示。填充间隙这一措施使得整个表面相对平滑，粗糙度很小。然后，这个表面用第二PLOX层57覆盖，它因此而平滑，如图9中可看到的。第一PLOX层55、SiO2层56A和第二PLOX层57构成第一钝化层56。然后，在第一钝化层56的后一层57的顶部上，沉积Si3N4的第二钝化层58，如图9中可看到的。第二钝化层58为BUMA74提供很好的平滑基础，如图9中可看到的。
使晶片表面具体地第一钝化层56平面化的优选地方法是CMP，其中，最后金属层61上面的SiO2层56完全平坦，如图10中可看到的，图10示出采用CPM法使第一钝化层56平面化的X截面图。在采用CMP法平面化的情况下，由跌落和TMCL导致的冲击力能容易地遵循第二钝化层58的表面。
虽然在所述的用于电连接封装的实施例中使用了焊球，但在不包含焊球的封装中也能使用根据本发明的应力缓冲元件，例如在包含至引线框架的线连接的常规封装中。它的优点是用于提供应力缓冲装置的工艺可以在工厂内用于几种封装。
尽管在附图和上面的描述中已对本发明作了详细的说明和描述，但这样的说明和描述是说明性的或示例性的，不是约束性的；本发明不限于所公开的实施例。应用本发明的领域的那些技术人员从对附图、公开内容和后附权利要求的研究中，可以明白和实现所公开的实施例的其他变化。
在权利要求中，词语“包括”不排除其他元件或步骤，不定冠词不排除复数。单个元件或其他单元可以实现权利要求所列举的几项功能。重要的是：在互相不同的从属权利要求中所列举的某些措施，不表示这些措施的联合不能用来获得好处。
权利要求中的任何参考符号不应构成对范围的限制。

Claims (20)

1.一种用于增强半导体部件中的叠层(100)的增强结构(1，2)，其特征在于：
至少一个增强元件(110，118)具有至少一个集成的锚状部分(110a，110b)。
2.根据权利要求1所述的增强结构(1，2)，其特征在于：至少一个增强元件(110，118)具有基本上为T形的形状。
3.根据权利要求1或2中任一项所述的增强结构(1，2)，其特征在于：至少一个增强元件(110，118)具有基本上为I形的形状。
4.根据权利要求1-3中任一项所述的增强结构(1，2)，其特征在于：至少两个增强元件(110，118)彼此互连，形成例如基本上为TT形、II形和/或基本上为T形和I形的任何组合形状的增强元件(110，118)。
5.根据权利要求1-4中任一项所述的增强结构(1，2)，其特征在于：增强元件(110，118)包括金属、半导体和/或电介质材料。
6.一种半导体部件，包括叠层(100)，其特征在于：根据权利要求1-5中任一项所述的至少一个增强结构(1，2)。
7.根据权利要求6所述的半导体部件，其特征在于：
叠层(100)的至少两层通过所述至少一个增强结构(1，2)互连。
8.根据权利要求6或7的任一项所述的半导体部件，叠层(100)包括至少一个金属层(116)和至少一个电介质层(107，109，114)，其特征在于：
所述至少一个金属层(116)通过所述至少一个增强结构(1，2)连接至至少一个电介质层(107，109，114)。
9.根据权利要求6-8的任一项所述的半导体部件，所述叠层(100)包括至少一个金属层(116)和至少一个正常k的电介质层(107)的第一叠层(106)以及至少一个金属层(116)和至少一个低K的电介质层(109)的第二叠层(108)，其特征在于：
至少一个增强结构(1，2)设置在第二叠层(108)中，优选地主要设置在第二叠层(108)中，更优选地仅仅设置在第二叠层(108)中。
10.根据权利要求6-9的任一项所述的半导体部件，其特征在于：增强结构(1，2)包括多个增强元件(110，118)，而多个增强元件(110，118)排列成基本上为U形、V形、W形、M形、Λ形、ΛΛ形、锥形、截头锥形、和/或三角形的布局(1，2，120)。
11.根据权利要求6-10的任一项所述的半导体部件，包括：
半导体衬底(52)；
I/O焊盘(54)，电连接至半导体衬底(52)；
应力缓冲元件(74)，用于吸收应力，电连接至I/O焊盘(54)；
其特征在于：增强结构(1，2)主要设置在应力缓冲元件的至少一个边缘(112)的下面。
12.根据权利要求6-11的任一项所述的半导体部件，其特征在于：增强结构(1，2)的至少两个增强元件(110，118)，从垂直于叠层(100)的各层平面的方向上看，排列成交错的布局(图6D)。
13.根据权利要求6-12的任一项所述的半导体部件，其特征在于：增强元件(110，118)的垂直于叠层(100)的各层平面的部分(110c)，其长度对于大部分增强元件(110，118)来说是相同的，优选地对于所有增强元件(110，118)来说是相同的，但是，优选地当相应的增强元件(110，118)不包括锚状部分(110a，110b)时，其长度在应力缓冲元件中心区域的下面最小，优选地为零，并在平面向外的方向上逐渐增加至最大。
14.根据权利要求6-13的任一项所述的半导体部件，其特征在于：叠层(100)中的增强元件(110，118)的密集度，在应力缓冲元件中心区域的下面最小，优选地为零，并在平面向外方向上逐渐增加至最大。
15.根据权利要求6-14的任一项所述的半导体部件，其特征在于：叠层(100)中的增强元件(110，118)的最大密集度为75％。
16.一种组件，包括板和根据权利要求6-15的任一项所述的半导体部件，该半导体部件通过凸块下方金属化(70)上的焊球(60)电连接至板，该凸块下方金属化(70)电连接至应力缓冲元件。
17.一种音频电路，包括根据权利要求16所述的组件，其中所述组件包括至少一个电元件，该电元件优选地包括用来接收和放大音频信号的电路。
18.一种电子设备，包括根据权利要求17所述的音频电路。
19.一种制造增强结构(1，2)的方法，优选地是根据权利要求1-5的任一项所述的增强结构(1，2)，该增强结构(1，2)用于半导体部件中的叠层(100)，优选地是根据权利要求6-15的任一项所述的半导体部件，所述方法包括步骤：
在叠层(100)的第一层中提供至少一个具有第一直径的孔，以准备增强元件(110，118)的第一部分，该第一部分基本上平行于第一层；以及
在叠层(100)的第一或第二层中提供至少一个具有第二直径的孔，以准备增强元件(110，118)的第二部分，第二部分与第一部分集成在一起，并基本上垂直于第一层；
其特征在于：使第一直径大于第二直径。
20.根据权利要求19所述的方法，其特征在于包括步骤：在叠层(100)的第一、第二或第三层中提供至少一个具有第三直径的孔，以准备增强元件(110，118)的第三部分，第三部分与第二部分集成在一起，并且基本上平行第一层。
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