JPH08288285A - 絶縁膜の形成方法 - Google Patents
絶縁膜の形成方法Info
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- JPH08288285A JPH08288285A JP9283995A JP9283995A JPH08288285A JP H08288285 A JPH08288285 A JP H08288285A JP 9283995 A JP9283995 A JP 9283995A JP 9283995 A JP9283995 A JP 9283995A JP H08288285 A JPH08288285 A JP H08288285A
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- film
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- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】
【構成】 Ａｌ系材料よりなる配線層３とＳｉＯx より
なる保護絶縁膜４とを成膜後、該保護絶縁膜４を加工し
て保護絶縁膜パターン４ａを形成し、この保護絶縁膜パ
ターン４ａをマスクとして、配線層３をエッチングする
ことにより、前記配線パターン３ａを形成した後、基板
バイアスを印加しながらプラズマＣＶＤを行うことによ
り全面に亘って平坦化絶縁膜７を成膜する。基板バイア
スを印加しながら行うプラズマＣＶＤの後、フロー効果
を有する成膜条件によって絶縁膜を成膜し、２層構造の
平坦化絶縁膜を形成してもよい。 【効果】 配線パターン３ａやその下の半導体素子にダ
メージを与えることなく、微細化・多層化した配線パタ
ーン３ａを十分に平坦化可能な平坦化絶縁膜７を形成で
きる。このため、さらにこの上に形成される配線パター
ンの加工精度、信頼性を向上させることができる。
なる保護絶縁膜４とを成膜後、該保護絶縁膜４を加工し
て保護絶縁膜パターン４ａを形成し、この保護絶縁膜パ
ターン４ａをマスクとして、配線層３をエッチングする
ことにより、前記配線パターン３ａを形成した後、基板
バイアスを印加しながらプラズマＣＶＤを行うことによ
り全面に亘って平坦化絶縁膜７を成膜する。基板バイア
スを印加しながら行うプラズマＣＶＤの後、フロー効果
を有する成膜条件によって絶縁膜を成膜し、２層構造の
平坦化絶縁膜を形成してもよい。 【効果】 配線パターン３ａやその下の半導体素子にダ
メージを与えることなく、微細化・多層化した配線パタ
ーン３ａを十分に平坦化可能な平坦化絶縁膜７を形成で
きる。このため、さらにこの上に形成される配線パター
ンの加工精度、信頼性を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜の形成方法に関
し、特に、微細化・多層化した配線パターンを有する基
体を、該配線パターンへのダメージを抑制しながら平坦
化できる絶縁膜の形成方法に関する。
し、特に、微細化・多層化した配線パターンを有する基
体を、該配線パターンへのダメージを抑制しながら平坦
化できる絶縁膜の形成方法に関する。
【０００２】
【従来の技術】近年、半導体デバイスの微細化・高集積
化に伴って配線パターンは微細化・多層化の方向に進ん
でいる。しかし、半導体デバイスの微細化・高集積化に
よって層間絶縁膜の段差が大きく且つ急峻となると、そ
の上に形成される配線パターンの加工精度、信頼性は低
下し、半導体デバイス自体の信頼性をも低下させる要因
にもなる。このため、主としてスパッタリング法により
成膜されるＡｌ系材料よりなる配線層の段差被覆性を大
幅に改善することが困難である現在、層間絶縁膜の平坦
性を向上させることが必要とされている。
化に伴って配線パターンは微細化・多層化の方向に進ん
でいる。しかし、半導体デバイスの微細化・高集積化に
よって層間絶縁膜の段差が大きく且つ急峻となると、そ
の上に形成される配線パターンの加工精度、信頼性は低
下し、半導体デバイス自体の信頼性をも低下させる要因
にもなる。このため、主としてスパッタリング法により
成膜されるＡｌ系材料よりなる配線層の段差被覆性を大
幅に改善することが困難である現在、層間絶縁膜の平坦
性を向上させることが必要とされている。
【０００３】従来、層間絶縁膜を平坦化する技術として
は、例えばＳＯＧ（Spin On Glass）を塗布する方法、
絶縁膜をさらにレジスト材料で平坦化した後にこれらを
まとめてエッチバックする方法、熱処理により絶縁膜を
リフローさせる方法等が知られている。
は、例えばＳＯＧ（Spin On Glass）を塗布する方法、
絶縁膜をさらにレジスト材料で平坦化した後にこれらを
まとめてエッチバックする方法、熱処理により絶縁膜を
リフローさせる方法等が知られている。
【０００４】しかし、これらの技術を適用して層間絶縁
膜を成膜しても、配線間隔が広い配線パターン上では、
平坦化が不足してさらにこの上に形成される配線パター
ンの加工精度や信頼性が低下し、逆に配線間隔が狭い配
線上では、この配線パターン間を層間絶縁膜で十分に埋
め込むことができずに「す」を発生させてしまうという
問題があった。
膜を成膜しても、配線間隔が広い配線パターン上では、
平坦化が不足してさらにこの上に形成される配線パター
ンの加工精度や信頼性が低下し、逆に配線間隔が狭い配
線上では、この配線パターン間を層間絶縁膜で十分に埋
め込むことができずに「す」を発生させてしまうという
問題があった。
【０００５】そこで、高いアスペクト比を有する配線パ
ターン上に「す」を発生させることなく、平坦化された
層間絶縁膜を形成するための技術として、オゾンと有機
シラン系化合物のガスを用いて常圧にてＣＶＤ（化学的
気相成長）を行う方法や、水を添加した有機シラン系化
合物のガスを用いてプラズマＣＶＤを行う方法等、フロ
ー効果を有する成膜方法が注目されている。
ターン上に「す」を発生させることなく、平坦化された
層間絶縁膜を形成するための技術として、オゾンと有機
シラン系化合物のガスを用いて常圧にてＣＶＤ（化学的
気相成長）を行う方法や、水を添加した有機シラン系化
合物のガスを用いてプラズマＣＶＤを行う方法等、フロ
ー効果を有する成膜方法が注目されている。
【０００６】また、層間絶縁膜の成膜に、バイアスＥＣ
ＲプラズマＣＶＤ法を適用することも注目されている。
これは、ＥＣＲ（電子サイクロトロン共鳴）を利用して
低ガス圧下で高いイオン電流密度を有するＥＣＲプラズ
マを生成させて段差被覆性（ステップ・カバレージ）に
優れる膜を成膜すると共に、上記プラズマ生成とは独立
に基板バイアスを制御してイオン・スパッタ作用による
平坦化効果も併せて狙う手法である。このバイアスＥＣ
ＲプラズマＣＶＤにより成膜されたＳｉＯx 膜は、Ｓｉ
−ＯＨ基の含有量の低い緻密な膜質を持つことが知られ
ている。
ＲプラズマＣＶＤ法を適用することも注目されている。
これは、ＥＣＲ（電子サイクロトロン共鳴）を利用して
低ガス圧下で高いイオン電流密度を有するＥＣＲプラズ
マを生成させて段差被覆性（ステップ・カバレージ）に
優れる膜を成膜すると共に、上記プラズマ生成とは独立
に基板バイアスを制御してイオン・スパッタ作用による
平坦化効果も併せて狙う手法である。このバイアスＥＣ
ＲプラズマＣＶＤにより成膜されたＳｉＯx 膜は、Ｓｉ
−ＯＨ基の含有量の低い緻密な膜質を持つことが知られ
ている。
【０００７】
【発明が解決しようとする課題】ところで、近年の単色
光源を用いたリソグラフィによってＡｌ系材料よりなる
配線層をパターニングする場合、該配線層上に反射防止
膜を設けることが必須となっている。例えば、図６に示
されるような、半導体基板１０１上の層間絶縁膜１０２
の上に形成された配線層１０３をパターニングするに際
しては、反射防止膜１０４を成膜してから所望のパター
ンを有するレジストマスク１０６を形成する。しかしな
がら、図７に示されるように、実際に配線層１０３のエ
ッチングを行って配線パターン１０３ａを形成すると、
このエッジが反射防止膜１０４よりも後退してしまうこ
とがある。これは、例えば反射防止膜１０４としてＴｉ
Ｎ膜を用いた場合、該ＴｉＮ膜よりもＡｌ系材料よりな
る配線層１０３の方が、横方向のエッチングレートが速
いためである。
光源を用いたリソグラフィによってＡｌ系材料よりなる
配線層をパターニングする場合、該配線層上に反射防止
膜を設けることが必須となっている。例えば、図６に示
されるような、半導体基板１０１上の層間絶縁膜１０２
の上に形成された配線層１０３をパターニングするに際
しては、反射防止膜１０４を成膜してから所望のパター
ンを有するレジストマスク１０６を形成する。しかしな
がら、図７に示されるように、実際に配線層１０３のエ
ッチングを行って配線パターン１０３ａを形成すると、
このエッジが反射防止膜１０４よりも後退してしまうこ
とがある。これは、例えば反射防止膜１０４としてＴｉ
Ｎ膜を用いた場合、該ＴｉＮ膜よりもＡｌ系材料よりな
る配線層１０３の方が、横方向のエッチングレートが速
いためである。
【０００８】そして、このように配線パターン１０３ａ
のエッジが後退し、反射防止膜１０４がひさし状に突出
しているウェハに対して平坦化絶縁膜を形成しようとす
ると、特に、配線パターン１０３ａの間隔が狭い場合に
は、水を添加した有機シラン系化合物のガスを用いたプ
ラズマＣＶＤや、オゾンと有機シラン系化合物のガスを
用いた常圧ＣＶＤを適用しても、図８に示されるよう
に、平坦化絶縁膜１０５による十分な埋め込みができな
くなる。
のエッジが後退し、反射防止膜１０４がひさし状に突出
しているウェハに対して平坦化絶縁膜を形成しようとす
ると、特に、配線パターン１０３ａの間隔が狭い場合に
は、水を添加した有機シラン系化合物のガスを用いたプ
ラズマＣＶＤや、オゾンと有機シラン系化合物のガスを
用いた常圧ＣＶＤを適用しても、図８に示されるよう
に、平坦化絶縁膜１０５による十分な埋め込みができな
くなる。
【０００９】一方、バイアスＥＣＲプラズマＣＶＤを適
用すれば、配線パターン１０３ａ上に反射防止膜１０４
がひさし状に残っていても、該反射防止膜１０４のひさ
し上に堆積した膜をスパッタ作用により除去することが
できるため、図９に示されるように、配線パターン１０
３の間を層間絶縁膜１１５によって十分に埋め込むこと
が可能である。しかしながら、その反面、上述したスパ
ッタ作用によって、配線パターン１０３ａや、該配線パ
ターン１０３ａを介して既に形成されている半導体素子
にダメージを与えてしまう虞れがある。
用すれば、配線パターン１０３ａ上に反射防止膜１０４
がひさし状に残っていても、該反射防止膜１０４のひさ
し上に堆積した膜をスパッタ作用により除去することが
できるため、図９に示されるように、配線パターン１０
３の間を層間絶縁膜１１５によって十分に埋め込むこと
が可能である。しかしながら、その反面、上述したスパ
ッタ作用によって、配線パターン１０３ａや、該配線パ
ターン１０３ａを介して既に形成されている半導体素子
にダメージを与えてしまう虞れがある。
【００１０】そこで本発明はかかる従来の実情に鑑みて
提案されたものであり、優れた埋め込み特性を維持しつ
つ、配線パターンや半導体素子にダメージを与えない絶
縁膜の形成方法を提供することを目的とする。
提案されたものであり、優れた埋め込み特性を維持しつ
つ、配線パターンや半導体素子にダメージを与えない絶
縁膜の形成方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る絶縁膜の形
成方法は、上述の目的を達成するために提案されたもの
であり、所定の配線パターンが形成されてなる基板に対
して、少なくとも途中まで基板バイアスを印加しながら
プラズマＣＶＤを行うことにより、基板全面に亘って平
坦化絶縁膜を成膜するに際して、予め、前記配線パター
ン上にこれと共通パターンを有する保護絶縁膜パターン
を形成しておくものである。
成方法は、上述の目的を達成するために提案されたもの
であり、所定の配線パターンが形成されてなる基板に対
して、少なくとも途中まで基板バイアスを印加しながら
プラズマＣＶＤを行うことにより、基板全面に亘って平
坦化絶縁膜を成膜するに際して、予め、前記配線パター
ン上にこれと共通パターンを有する保護絶縁膜パターン
を形成しておくものである。
【００１２】ここで、前記配線パターンは、基板上の配
線層の上に所定の保護絶縁膜パターンを形成した後、該
保護絶縁膜パターンをマスクとしたエッチングを行うこ
とによって形成して好適である。
線層の上に所定の保護絶縁膜パターンを形成した後、該
保護絶縁膜パターンをマスクとしたエッチングを行うこ
とによって形成して好適である。
【００１３】また、前記配線パターンはＡｌ系材料膜を
含み、前記保護絶縁膜パターンは酸化シリコン（ＳｉＯ
x ）系材料、窒化シリコン（ＳｉＮx ）系材料、酸窒化
シリコン（ＳｉＯx Ｎy ）系材料の少なくともいずれか
よりなって好適である。
含み、前記保護絶縁膜パターンは酸化シリコン（ＳｉＯ
x ）系材料、窒化シリコン（ＳｉＮx ）系材料、酸窒化
シリコン（ＳｉＯx Ｎy ）系材料の少なくともいずれか
よりなって好適である。
【００１４】本発明においては、前記平坦化絶縁膜を、
基板バイアスを印加しながら行うプラズマＣＶＤのみに
よって成膜してもよいが、途中から、他の成膜条件によ
って成膜してもよい。但し、平坦化効果に優れた膜を成
膜する必要があることから、水を添加した有機シラン系
化合物のガスを用いたプラズマＣＶＤや、有機シラン系
化合物とオゾン（Ｏ3 ）を用いた常圧ＣＶＤ等、フロー
効果を有する成膜方法を適用して好適である。
基板バイアスを印加しながら行うプラズマＣＶＤのみに
よって成膜してもよいが、途中から、他の成膜条件によ
って成膜してもよい。但し、平坦化効果に優れた膜を成
膜する必要があることから、水を添加した有機シラン系
化合物のガスを用いたプラズマＣＶＤや、有機シラン系
化合物とオゾン（Ｏ3 ）を用いた常圧ＣＶＤ等、フロー
効果を有する成膜方法を適用して好適である。
【００１５】
【作用】本発明を適用すると、平坦化絶縁膜の埋め込み
特性を向上させるために基板バイアスを印加しても、保
護絶縁膜パターンによって配線パターンが保護されるた
め、該配線パターンがエッチングされる虞れがない。そ
して、この配線パターンを介して既に形成されている半
導体素子にダメージを与えることもない。
特性を向上させるために基板バイアスを印加しても、保
護絶縁膜パターンによって配線パターンが保護されるた
め、該配線パターンがエッチングされる虞れがない。そ
して、この配線パターンを介して既に形成されている半
導体素子にダメージを与えることもない。
【００１６】また、保護絶縁膜パターンを配線層のエッ
チングのためのマスクとして用いる場合には、該配線層
のエッチング時にレジストマスクを使用する必要がな
い。このため、配線パターンの側壁面等にレジストマス
クに起因する残渣が残る心配がなく、この残渣によって
平坦化絶縁膜のカバレッジが劣化したり、残渣に吸蔵さ
れた塩素系化合物や塩素系ガスによって配線パターンが
腐蝕するといった問題が起こらない。
チングのためのマスクとして用いる場合には、該配線層
のエッチング時にレジストマスクを使用する必要がな
い。このため、配線パターンの側壁面等にレジストマス
クに起因する残渣が残る心配がなく、この残渣によって
平坦化絶縁膜のカバレッジが劣化したり、残渣に吸蔵さ
れた塩素系化合物や塩素系ガスによって配線パターンが
腐蝕するといった問題が起こらない。
【００１７】なお、保護絶縁膜パターンを配線層のエッ
チングのためのマスクとして用いる場合、配線層上の保
護絶縁膜を予めパターニングしておくこととなるが、こ
のパターニングのためのフォトリソグラフィを行うに際
して、用いる露光光の波長や下地である配線層の複素屈
折率に応じて保護絶縁膜の組成および膜厚を適正化して
おけば、必ずしも反射防止膜を用いる必要がない。これ
は、保護絶縁膜の光学定数および膜厚を適正化して、露
光光がフォトレジスト塗膜中に形成する定在波の振幅比
を極小となす条件、即ち、反射防止条件を満たすものと
しておけば、配線層からの反射光の影響をあまり受けな
い状態でフォトリソグラフィを行うことができるためで
ある。
チングのためのマスクとして用いる場合、配線層上の保
護絶縁膜を予めパターニングしておくこととなるが、こ
のパターニングのためのフォトリソグラフィを行うに際
して、用いる露光光の波長や下地である配線層の複素屈
折率に応じて保護絶縁膜の組成および膜厚を適正化して
おけば、必ずしも反射防止膜を用いる必要がない。これ
は、保護絶縁膜の光学定数および膜厚を適正化して、露
光光がフォトレジスト塗膜中に形成する定在波の振幅比
を極小となす条件、即ち、反射防止条件を満たすものと
しておけば、配線層からの反射光の影響をあまり受けな
い状態でフォトリソグラフィを行うことができるためで
ある。
【００１８】
【実施例】以下、本発明に係る絶縁膜の形成方法を適用
した具体的な実施例について説明する。
した具体的な実施例について説明する。
【００１９】以下の実施例では、少なくとも途中まで平
坦化絶縁膜を成膜するために、バイアスＥＣＲプラズマ
ＣＶＤ装置を用いた。このバイアスＥＣＲプラズマＣＶ
Ｄ装置は、マグネトロンにて発生させたマイクロ波の電
場と垂直方向の磁場をソレノイドコイルにより発生させ
ることにより、いわゆるＥＣＲ放電を生じさせて、高密
度プラズマを得るものである。その一方、ウェハを載置
するサセプタにはＲＦ電源が接続されており、ウェハに
バイアス電力を印加できるようになされている。したが
って、ＥＣＲを利用して低ガス圧下で高いイオン電流密
度を有するＥＣＲプラズマを生成させてステップ・カバ
レージに優れる膜を成膜すると共に、上記プラズマ生成
とは独立に基板バイアスを制御してイオン・スパッタ作
用による平坦化効果も併せて発揮することができる。
坦化絶縁膜を成膜するために、バイアスＥＣＲプラズマ
ＣＶＤ装置を用いた。このバイアスＥＣＲプラズマＣＶ
Ｄ装置は、マグネトロンにて発生させたマイクロ波の電
場と垂直方向の磁場をソレノイドコイルにより発生させ
ることにより、いわゆるＥＣＲ放電を生じさせて、高密
度プラズマを得るものである。その一方、ウェハを載置
するサセプタにはＲＦ電源が接続されており、ウェハに
バイアス電力を印加できるようになされている。したが
って、ＥＣＲを利用して低ガス圧下で高いイオン電流密
度を有するＥＣＲプラズマを生成させてステップ・カバ
レージに優れる膜を成膜すると共に、上記プラズマ生成
とは独立に基板バイアスを制御してイオン・スパッタ作
用による平坦化効果も併せて発揮することができる。
【００２０】実施例１ 本実施例では、半導体基板上に予め所定のトランジスタ
素子が形成され、これを被覆する層間絶縁膜上にＡｌ系
材料よりなる配線パターンが形成されたウェハに対して
さらに平坦化絶縁膜を形成した。なお、上記配線パター
ンは保護絶縁膜パターンをマスクとしたエッチングによ
り形成し、上記平坦化絶縁膜は上述したバイアスＥＣＲ
プラズマＣＶＤ装置を用いて成膜した。
素子が形成され、これを被覆する層間絶縁膜上にＡｌ系
材料よりなる配線パターンが形成されたウェハに対して
さらに平坦化絶縁膜を形成した。なお、上記配線パター
ンは保護絶縁膜パターンをマスクとしたエッチングによ
り形成し、上記平坦化絶縁膜は上述したバイアスＥＣＲ
プラズマＣＶＤ装置を用いて成膜した。
【００２１】具体的には、図１に示されるように、図示
しないトランジスタ素子が形成された半導体基板１上に
ＳｉＯ2 等よりなる層間絶縁膜２、Ａｌ系材料よりなる
配線層３がこの順に形成されたウェハに対して、下記の
成膜条件にて、ＳｉＯx よりなる保護絶縁膜４を２００
ｎｍなる膜厚に成膜した後、所定パターンを有するレジ
ストマスク６を形成した。
しないトランジスタ素子が形成された半導体基板１上に
ＳｉＯ2 等よりなる層間絶縁膜２、Ａｌ系材料よりなる
配線層３がこの順に形成されたウェハに対して、下記の
成膜条件にて、ＳｉＯx よりなる保護絶縁膜４を２００
ｎｍなる膜厚に成膜した後、所定パターンを有するレジ
ストマスク６を形成した。
【００２２】 保護絶縁膜４の成膜条件 導入ガス ： ＳｉＨ4 流量１００ｓｃｃｍ Ｏ2 流量２００ｓｃｃｍ 圧力 ： １３００Ｐａ 基板温度 ： ４００℃ ＲＦバイアス電力 ： ５００Ｗ（１３．５６ＭＨｚ） なお、この成膜は、通常の平行平板型のプラズマＣＶＤ
装置によって行った。
装置によって行った。
【００２３】また、レジストマスク６のパターニングの
ためのフォトリソグラフィに際しては、保護絶縁膜４の
光学定数および膜厚が反射防止条件を満たしていたた
め、配線層３からの反射光の影響を受けることはなかっ
た。
ためのフォトリソグラフィに際しては、保護絶縁膜４の
光学定数および膜厚が反射防止条件を満たしていたた
め、配線層３からの反射光の影響を受けることはなかっ
た。
【００２４】そして、上述のレジストマスク６をマスク
として、保護絶縁膜４を下記のエッチング条件によりパ
ターニングした。
として、保護絶縁膜４を下記のエッチング条件によりパ
ターニングした。
【００２５】 保護絶縁膜４のエッチング条件 エッチングガス ： ＣＨＦ3 流量 ２００ｓｃｃｍ Ｏ2 流量 １００ｓｃｃｍ ＲＦバイアス電力 ： ４００Ｗ （１３．５６ＭＨｚ） 圧力 ： ０．２６Ｐａ なお、このエッチングはマグネトロンＲＩＥ（反応性イ
オンエッチング）装置によって行った。
オンエッチング）装置によって行った。
【００２６】これにより、図２に示されるような保護絶
縁膜パターン４ａを得た。その後、レジストマスク６を
アッシングにより除去し、今度は、上述のようにして形
成された保護絶縁膜パターン４ａをマスクとして、下記
のエッチング条件にて配線層３のパターニングを行っ
た。
縁膜パターン４ａを得た。その後、レジストマスク６を
アッシングにより除去し、今度は、上述のようにして形
成された保護絶縁膜パターン４ａをマスクとして、下記
のエッチング条件にて配線層３のパターニングを行っ
た。
【００２７】 配線層３のエッチング条件 エッチングガス ： ＢＣｌ3 流量 １００ｓｃｃｍ Ｃｌ2 流量 １０ｓｃｃｍ マイクロ波電力 ： ３００Ｗ （２．４５ＧＨｚ） ＲＦバイアス電力 ： ２００Ｗ （１３．５６ＭＨｚ） 圧力 ： ０．４０Ｐａ なお、このエッチングは、ＥＣＲプラズマ・エッチング
装置によって行った。
装置によって行った。
【００２８】これにより、図３に示されるように、配線
パターン３ａ上に保護絶縁膜パターン４ａが積層されて
なる積層パターン５が形成された。
パターン３ａ上に保護絶縁膜パターン４ａが積層されて
なる積層パターン５が形成された。
【００２９】その後、図４に示されるように、上述のよ
うな積層パターン５が形成されたウェハの全面に亘っ
て、下記の成膜条件にてＳｉＯx を平坦化絶縁膜７を
１．０μｍなる膜厚に成膜した。
うな積層パターン５が形成されたウェハの全面に亘っ
て、下記の成膜条件にてＳｉＯx を平坦化絶縁膜７を
１．０μｍなる膜厚に成膜した。
【００３０】 平坦化絶縁膜７の成膜条件 導入ガス ： ＳｉＨ4 流量７０ｓｃｃｍ Ｎ2 Ｏ 流量７０ｓｃｃｍ 圧力 ： ０．１Ｐａ マイクロ波電力 ： ２０００Ｗ （２．４５ＧＨｚ） ＲＦバイアス電力 ： ２０００Ｗ （１３．５６ＭＨｚ） なお、この成膜は、バイアスＥＣＲプラズマＣＶＤ装置
によって行った。
によって行った。
【００３１】その後、下記の条件のアニール処理を行っ
た。
た。
【００３２】 アニール条件 導入ガス ： ３％Ｈ2 含有Ｎ2 ガスにて希釈したもの 流量８０００ｓｃｃｍ アニール時間 ： ６０分 圧力 ： 大気圧 アニール温度 ： ４００℃ なお、導入ガスは、平坦化絶縁膜７の成膜のために用い
た原料ガスを希釈したものである。
た原料ガスを希釈したものである。
【００３３】上述のようにして平坦化絶縁膜７を成膜す
ると、基板バイアスの印加によるスパッタ作用により、
非常に優れた埋め込み特性を示し、「す」を発生させる
ことなく、ウェハを平坦化することができた。なお、上
記スパッタ作用により、保護絶縁膜パターン４ａのエッ
ジがエッチングされたが、該保護絶縁膜パターン４ａに
よって保護されている配線パターン３ａがエッチングさ
れることはなかった。また、該配線パターン３ａを介し
て半導体素子がダメージを受けることもなかった。
ると、基板バイアスの印加によるスパッタ作用により、
非常に優れた埋め込み特性を示し、「す」を発生させる
ことなく、ウェハを平坦化することができた。なお、上
記スパッタ作用により、保護絶縁膜パターン４ａのエッ
ジがエッチングされたが、該保護絶縁膜パターン４ａに
よって保護されている配線パターン３ａがエッチングさ
れることはなかった。また、該配線パターン３ａを介し
て半導体素子がダメージを受けることもなかった。
【００３４】ここで、上述のウェハに対して腐蝕試験を
行った。この腐蝕試験の条件を下記に示す。
行った。この腐蝕試験の条件を下記に示す。
【００３５】腐蝕試験条件 塩酸濃度 ： ５％ 試験時間 ： ５分 溶液温度 ： ２５℃ この腐蝕試験の結果、配線パターン３ａには腐蝕が見ら
れず、成膜された平坦化絶縁膜６が、良好な耐水性、耐
腐蝕性を示すものであることがわかった。なお、この腐
蝕試験後さらに、長時間に亘って大気中に放置しても配
線パターン３ａが腐蝕することはなかった。
れず、成膜された平坦化絶縁膜６が、良好な耐水性、耐
腐蝕性を示すものであることがわかった。なお、この腐
蝕試験後さらに、長時間に亘って大気中に放置しても配
線パターン３ａが腐蝕することはなかった。
【００３６】また、トランジスタ特性についても調べた
が、何等問題はなく、平坦化絶縁膜７の成膜工程がトラ
ンジスタ素子に何等影響を与えていなかったことがわか
った。
が、何等問題はなく、平坦化絶縁膜７の成膜工程がトラ
ンジスタ素子に何等影響を与えていなかったことがわか
った。
【００３７】実施例２ 本実施例では、積層パターン５が形成されたウェハに対
して、バイアスＥＣＲプラズマＣＶＤを行った後、Ｏ3
とＴＥＯＳとを用いた常圧ＣＶＤを行うことにより２層
構造の平坦化絶縁膜を成膜した。
して、バイアスＥＣＲプラズマＣＶＤを行った後、Ｏ3
とＴＥＯＳとを用いた常圧ＣＶＤを行うことにより２層
構造の平坦化絶縁膜を成膜した。
【００３８】具体的には、実施例１と同様にして、図３
に示されるような、配線パターン３ａ上に保護絶縁膜パ
ターン４ａが積層されてなる積層パターン５を形成した
後、ウェハの全面に亘って、第１の平坦化絶縁膜８と第
２の平坦化絶縁膜９とを続けて成膜した。各成膜条件を
下記に示す。
に示されるような、配線パターン３ａ上に保護絶縁膜パ
ターン４ａが積層されてなる積層パターン５を形成した
後、ウェハの全面に亘って、第１の平坦化絶縁膜８と第
２の平坦化絶縁膜９とを続けて成膜した。各成膜条件を
下記に示す。
【００３９】 第１の平坦化絶縁膜８の成膜条件 導入ガス ： ＳｉＨ4 流量７０ｓｃｃｍ Ｎ2 Ｏ 流量７０ｓｃｃｍ 圧力 ： ０．１Ｐａ マイクロ波電力 ： ２０００Ｗ （２．４５ＧＨｚ） ＲＦバイアス電力 ： ２０００Ｗ （１３．５６ＭＨｚ） なお、この成膜は、バイアスＥＣＲプラズマＣＶＤ装置
によって行った。
によって行った。
【００４０】 第２の平坦化絶縁膜９の成膜条件 導入ガス ： ＴＥＯＳ 流量１０００ｓｃｃｍ Ｏ3 流量７０００ｓｃｃｍ 圧力 ： 常圧 基板温度 ： ４００℃ なお、この成膜は、常圧ＣＶＤ装置によって行った。
【００４１】これにより、図５に示されるように、積層
パターン５が、膜厚３００ｎｍの第１の平坦化絶縁膜８
および膜厚５００ｎｍの第２の平坦化絶縁膜９によって
被覆された。その後、実施例１と同様のアニール処理を
行った。
パターン５が、膜厚３００ｎｍの第１の平坦化絶縁膜８
および膜厚５００ｎｍの第２の平坦化絶縁膜９によって
被覆された。その後、実施例１と同様のアニール処理を
行った。
【００４２】上述のようにして平坦化絶縁膜を成膜する
と、「す」を発生させることなく、ウェハを平坦化する
ことができた。なお、第１の平坦化絶縁膜８の成膜時に
は、基板バイアスの印加によるスパッタ作用により、保
護絶縁膜パターン４ａのエッジがエッチングされたが、
該保護絶縁膜パターン４ａによって配線パターン３ａは
保護され、半導体素子へのダメージも防止できた。ま
た、第１の平坦化絶縁膜８が非常に優れたカバレージお
よび埋め込み特性にて成膜されたため、第２の平坦化絶
縁膜９の成膜時には、十分に配線パターン３ａ間を埋め
込むことができた。なお、第１の平坦化絶縁膜８の成膜
時に保護絶縁膜パターン４ａのエッジがエッチングさ
れ、積層パターン５の上部がテーパー状となったこと
が、第２の平坦化絶縁膜９成膜時にフロー効果を助ける
結果となり、埋め込みが一層容易となっている。
と、「す」を発生させることなく、ウェハを平坦化する
ことができた。なお、第１の平坦化絶縁膜８の成膜時に
は、基板バイアスの印加によるスパッタ作用により、保
護絶縁膜パターン４ａのエッジがエッチングされたが、
該保護絶縁膜パターン４ａによって配線パターン３ａは
保護され、半導体素子へのダメージも防止できた。ま
た、第１の平坦化絶縁膜８が非常に優れたカバレージお
よび埋め込み特性にて成膜されたため、第２の平坦化絶
縁膜９の成膜時には、十分に配線パターン３ａ間を埋め
込むことができた。なお、第１の平坦化絶縁膜８の成膜
時に保護絶縁膜パターン４ａのエッジがエッチングさ
れ、積層パターン５の上部がテーパー状となったこと
が、第２の平坦化絶縁膜９成膜時にフロー効果を助ける
結果となり、埋め込みが一層容易となっている。
【００４３】ここで、実施例１と同様にして腐蝕試験を
行ったところ、配線パターン３ａには腐蝕が見られず、
成膜された平坦化絶縁膜８，９が、良好な耐水性、耐腐
蝕性を示すものであることがわかった。なお、この腐蝕
試験後さらに、長時間に亘って大気中に放置しても配線
パターン３ａが腐蝕することはなかった。また、トラン
ジスタ特性についても調べたが、何等問題はなく、本実
施例による平坦化絶縁膜８，９の成膜工程がトランジス
タ素子に何等影響を与えていなかったことがわかった。
行ったところ、配線パターン３ａには腐蝕が見られず、
成膜された平坦化絶縁膜８，９が、良好な耐水性、耐腐
蝕性を示すものであることがわかった。なお、この腐蝕
試験後さらに、長時間に亘って大気中に放置しても配線
パターン３ａが腐蝕することはなかった。また、トラン
ジスタ特性についても調べたが、何等問題はなく、本実
施例による平坦化絶縁膜８，９の成膜工程がトランジス
タ素子に何等影響を与えていなかったことがわかった。
【００４４】以上、本発明に係る絶縁膜の形成方法につ
いて説明したが、本発明は上述の実施例に限定されるも
のではないことはいうまでもない。例えば、上述の実施
例においては、保護絶縁膜４としてＳｉＯx 膜を、シラ
ンを用いて、平行平板型のプラズマＣＶＤ装置によって
成膜したが、原料ガスは有機シリコン系化合物であって
もよいし、ＣＶＤ装置も従来公知のものがいずれも使用
可能である。但し、既に形成されている配線層３にダメ
ージを与えないように成膜する必要があるため、反応室
内にプラズマを発生させながら低温で成膜して好適であ
る。また、保護絶縁膜４として、ＳｉＮx 膜やＳｉＯx
Ｎy 膜を成膜してもよい。
いて説明したが、本発明は上述の実施例に限定されるも
のではないことはいうまでもない。例えば、上述の実施
例においては、保護絶縁膜４としてＳｉＯx 膜を、シラ
ンを用いて、平行平板型のプラズマＣＶＤ装置によって
成膜したが、原料ガスは有機シリコン系化合物であって
もよいし、ＣＶＤ装置も従来公知のものがいずれも使用
可能である。但し、既に形成されている配線層３にダメ
ージを与えないように成膜する必要があるため、反応室
内にプラズマを発生させながら低温で成膜して好適であ
る。また、保護絶縁膜４として、ＳｉＮx 膜やＳｉＯx
Ｎy 膜を成膜してもよい。
【００４５】なお、上述した実施例においては、この保
護絶縁膜４のパターニングに際して反射防止膜を用いな
かったが、ＴｉＮ膜等従来公知の反射防止膜を設けてか
らフォトリソグラフィを行ってもよい。
護絶縁膜４のパターニングに際して反射防止膜を用いな
かったが、ＴｉＮ膜等従来公知の反射防止膜を設けてか
らフォトリソグラフィを行ってもよい。
【００４６】また、平坦化絶縁膜７あるいは第１の平坦
化絶縁膜８の成膜条件も上述したものに限られず、基板
バイアスを印加しながらプラズマＣＶＤが行えるもので
あれば、ＥＣＲプラズマＣＶＤ装置の他、誘導結合プラ
ズマＣＶＤ（ＩＣＰ−ＣＶＤ）装置、ヘリコン波プラズ
マＣＶＤ装置のいずれを適用してもよい。もちろん、原
料ガスの種類等も何等限定されない。
化絶縁膜８の成膜条件も上述したものに限られず、基板
バイアスを印加しながらプラズマＣＶＤが行えるもので
あれば、ＥＣＲプラズマＣＶＤ装置の他、誘導結合プラ
ズマＣＶＤ（ＩＣＰ−ＣＶＤ）装置、ヘリコン波プラズ
マＣＶＤ装置のいずれを適用してもよい。もちろん、原
料ガスの種類等も何等限定されない。
【００４７】さらに、実施例２においては、第１の平坦
化絶縁膜８を途中まで成膜した後、Ｏ3 とＴＥＯＳとを
用いた常圧ＣＶＤを行って、第２の平坦化絶縁膜９を成
膜したが、この第２の平坦化絶縁膜９の成膜条件も上述
したものに限定されない。当然、ＴＥＯＳの代わりに、
その他のアルコキシシラン類を用いてもよいし、鎖状ポ
リシロキサン類、環状ポリシロキサン類を用いてもよ
い。
化絶縁膜８を途中まで成膜した後、Ｏ3 とＴＥＯＳとを
用いた常圧ＣＶＤを行って、第２の平坦化絶縁膜９を成
膜したが、この第２の平坦化絶縁膜９の成膜条件も上述
したものに限定されない。当然、ＴＥＯＳの代わりに、
その他のアルコキシシラン類を用いてもよいし、鎖状ポ
リシロキサン類、環状ポリシロキサン類を用いてもよ
い。
【００４８】なお、第２の平坦化絶縁膜９はフロー効果
に優れた膜であればよいため、水と有機シラン系化合物
とを用いたプラズマＣＶＤによって該第２の平坦化絶縁
膜９を成膜してもよい。
に優れた膜であればよいため、水と有機シラン系化合物
とを用いたプラズマＣＶＤによって該第２の平坦化絶縁
膜９を成膜してもよい。
【００４９】その他、本発明においては、配線層３より
下層のウェハの構成も何等限定されない。
下層のウェハの構成も何等限定されない。
【００５０】
【発明の効果】以上の説明から明かなように、本発明を
適用すると、配線パターンやその下の半導体素子にダメ
ージを与えることなく、微細化・多層化した配線パター
ンを十分に平坦化可能な平坦化絶縁膜を形成できる。こ
のため、さらにこの上に形成される配線パターンの加工
精度、信頼性を向上させることができる。
適用すると、配線パターンやその下の半導体素子にダメ
ージを与えることなく、微細化・多層化した配線パター
ンを十分に平坦化可能な平坦化絶縁膜を形成できる。こ
のため、さらにこの上に形成される配線パターンの加工
精度、信頼性を向上させることができる。
【００５１】したがって、本発明によって平坦化絶縁膜
が形成された半導体装置の信頼性および歩留まりを高め
ることも可能となる。
が形成された半導体装置の信頼性および歩留まりを高め
ることも可能となる。
【図１】基板上に層間絶縁膜および配線層が形成されて
なるウェハに保護絶縁膜およびレジストマスクが成膜さ
れた状態を示す模式的断面図である。
なるウェハに保護絶縁膜およびレジストマスクが成膜さ
れた状態を示す模式的断面図である。
【図２】図１のウェハにおける保護絶縁膜のパターニン
グを行い、保護絶縁膜パターンが形成された状態を示す
模式的断面図である。
グを行い、保護絶縁膜パターンが形成された状態を示す
模式的断面図である。
【図３】図２のウェハにおける配線層のエッチングを行
い、配線パターンと保護絶縁膜パターンとからなる積層
パターンが形成された状態を示す模式的断面図である。
い、配線パターンと保護絶縁膜パターンとからなる積層
パターンが形成された状態を示す模式的断面図である。
【図４】図３のウェハに対して、基板バイアスを印加し
ながらＣＶＤを行い、平坦化絶縁膜を成膜した状態を示
す模式的断面図である。
ながらＣＶＤを行い、平坦化絶縁膜を成膜した状態を示
す模式的断面図である。
【図５】図３のウェハに対して、基板バイアスを印加し
ながらＣＶＤを行った後、Ｏ3とＴＥＯＳを用いた常圧
ＣＶＤを行って、第１の平坦化絶縁膜と第２の平坦化絶
縁膜とを成膜した状態を示す模式的断面図である。
ながらＣＶＤを行った後、Ｏ3とＴＥＯＳを用いた常圧
ＣＶＤを行って、第１の平坦化絶縁膜と第２の平坦化絶
縁膜とを成膜した状態を示す模式的断面図である。
【図６】基板上に層間絶縁膜、配線層、反射防止膜が形
成されてなるウェハにレジストマスクが形成された状態
を示す模式的断面図である。
成されてなるウェハにレジストマスクが形成された状態
を示す模式的断面図である。
【図７】図６のウェハにおけるレジストマスクをマスク
としたエッチングを行い、配線パターンが形成された状
態を示す模式的断面図である。
としたエッチングを行い、配線パターンが形成された状
態を示す模式的断面図である。
【図８】図７のウェハにおけるレジストマスクを除去し
た後、Ｏ3 とＴＥＯＳを用いた常圧ＣＶＤを行って、平
坦化絶縁膜を成膜した状態を示す模式的断面図である。
た後、Ｏ3 とＴＥＯＳを用いた常圧ＣＶＤを行って、平
坦化絶縁膜を成膜した状態を示す模式的断面図である。
【図９】図７のウェハにおけるレジストマスクを除去し
た後、基板バイアスを印加しながらＣＶＤを行って、平
坦化絶縁膜を成膜した状態を示す模式的断面図である。
た後、基板バイアスを印加しながらＣＶＤを行って、平
坦化絶縁膜を成膜した状態を示す模式的断面図である。
１ 半導体基板 ２ 層間絶縁膜 ３ 配線層 ４ 保護絶縁膜 ５ 積層パターン ６ レジストマスク ７ 平坦化絶縁膜
Claims (4)
- 【請求項１】 所定の配線パターンが形成されてなる基
板に対して、少なくとも途中までは基板バイアスを印加
しながらプラズマＣＶＤを行うことにより、基板全面に
亘って平坦化絶縁膜を成膜するに際して、 予め、前記配線パターン上にこれと共通パターンを有す
る保護絶縁膜パターンを形成しておくことを特徴とする
絶縁膜の形成方法。 - 【請求項２】 前記配線パターンは、基板上の配線層の
上に所定の保護絶縁膜パターンを形成した後、該保護絶
縁膜パターンをマスクとしたエッチングを行うことによ
って形成することを特徴とする請求項１記載の絶縁膜の
形成方法。 - 【請求項３】 前記配線パターンがＡｌ系材料膜を含む
ことを特徴とする請求項１記載の絶縁膜の形成方法。 - 【請求項４】 前記保護絶縁膜パターンが酸化シリコン
系材料、窒化シリコン系材料、酸窒化シリコン系材料の
少なくともいずれかよりなることを特徴とする請求項１
記載の絶縁膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9283995A JPH08288285A (ja) | 1995-04-18 | 1995-04-18 | 絶縁膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9283995A JPH08288285A (ja) | 1995-04-18 | 1995-04-18 | 絶縁膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288285A true JPH08288285A (ja) | 1996-11-01 |
Family
ID=14065609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9283995A Pending JPH08288285A (ja) | 1995-04-18 | 1995-04-18 | 絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288285A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037278A (en) * | 1996-08-30 | 2000-03-14 | Nec Corporation | Method of manufacturing semiconductor devices having multi-level wiring structure |
| US7271101B2 (en) | 1997-04-02 | 2007-09-18 | United Microelectronics Corporation | High density plasma chemical vapor deposition process |
| WO2012049943A1 (ja) * | 2010-10-13 | 2012-04-19 | 三菱重工業株式会社 | 窒化珪素膜形成装置及び方法 |
| US10147747B2 (en) | 2014-08-21 | 2018-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
-
1995
- 1995-04-18 JP JP9283995A patent/JPH08288285A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037278A (en) * | 1996-08-30 | 2000-03-14 | Nec Corporation | Method of manufacturing semiconductor devices having multi-level wiring structure |
| US7271101B2 (en) | 1997-04-02 | 2007-09-18 | United Microelectronics Corporation | High density plasma chemical vapor deposition process |
| US7514014B1 (en) | 1997-04-02 | 2009-04-07 | United Microelectronics Corporation | High density plasma chemical vapor deposition process |
| US7718079B2 (en) | 1997-04-02 | 2010-05-18 | United Microelectronics Corporation | High density plasma chemical vapor deposition process |
| US8062536B2 (en) | 1997-04-02 | 2011-11-22 | United Microelectronics Corp. | High density plasma chemical vapor deposition process |
| WO2012049943A1 (ja) * | 2010-10-13 | 2012-04-19 | 三菱重工業株式会社 | 窒化珪素膜形成装置及び方法 |
| US10147747B2 (en) | 2014-08-21 | 2018-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030107 |