JPH09116001A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH09116001A JPH09116001A JP26693095A JP26693095A JPH09116001A JP H09116001 A JPH09116001 A JP H09116001A JP 26693095 A JP26693095 A JP 26693095A JP 26693095 A JP26693095 A JP 26693095A JP H09116001 A JPH09116001 A JP H09116001A
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- JP
- Japan
- Prior art keywords
- film
- polyimide film
- nitride film
- layer wiring
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】凸部上の層間絶縁膜にテーパーを有するスルー
ホールを形成する場合、接続すべきでない下層配線上の
層間絶縁膜もエッチングされこの下層配線が露出する。 【解決手段】下層配線４Ａ，４Ｂ上に、第１窒化膜５Ａ
と第１ポリイミド膜６Ａと第２窒化膜５Ｂと第２ポリイ
ミド膜６Ｂとの４層構造の層間絶縁膜を形成し、第２ポ
リイミド膜にスルーホールのテーパー部７Ａを形成し、
それ以下の絶縁膜にはスルーホールの垂直部７Ｂを形成
する。
ホールを形成する場合、接続すべきでない下層配線上の
層間絶縁膜もエッチングされこの下層配線が露出する。 【解決手段】下層配線４Ａ，４Ｂ上に、第１窒化膜５Ａ
と第１ポリイミド膜６Ａと第２窒化膜５Ｂと第２ポリイ
ミド膜６Ｂとの４層構造の層間絶縁膜を形成し、第２ポ
リイミド膜にスルーホールのテーパー部７Ａを形成し、
それ以下の絶縁膜にはスルーホールの垂直部７Ｂを形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に多層配線間の短絡を防止する層間
絶縁膜を有する半導体装置及びその製造方法に関する。
製造方法に関し、特に多層配線間の短絡を防止する層間
絶縁膜を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】多層配線を有する半導体装置は、コンタ
クトホール形成の容易性や耐湿性等を考慮して層間絶縁
膜に種々のものが用いられるが、特にその中でもポリイ
ミド系樹脂膜は平坦性が良い為広く用いられており、特
にポリイミド膜の欠点を補う為にポリイミド膜と無機絶
縁膜との２層構造のものが用いられている。次に層間絶
縁膜にポリイミド膜と無機絶縁膜とを用いた従来の多層
配線の製造方法を図２を用いて説明する。
クトホール形成の容易性や耐湿性等を考慮して層間絶縁
膜に種々のものが用いられるが、特にその中でもポリイ
ミド系樹脂膜は平坦性が良い為広く用いられており、特
にポリイミド膜の欠点を補う為にポリイミド膜と無機絶
縁膜との２層構造のものが用いられている。次に層間絶
縁膜にポリイミド膜と無機絶縁膜とを用いた従来の多層
配線の製造方法を図２を用いて説明する。
【０００３】先ず図２（ａ）に示すように、シリコン基
板１上にゲート配線膜をＣＶＤ法により堆積し、ホトリ
ソグラフィー法によりゲート配線２をパターニングす
る。次に全面に絶縁膜としてＢＰＳＧ膜３をＣＶＤ法に
より堆積し、その後Ａｌ等の配線層を形成したのちパタ
ーニングし下層配線４Ａ，４Ｂを形成する。
板１上にゲート配線膜をＣＶＤ法により堆積し、ホトリ
ソグラフィー法によりゲート配線２をパターニングす
る。次に全面に絶縁膜としてＢＰＳＧ膜３をＣＶＤ法に
より堆積し、その後Ａｌ等の配線層を形成したのちパタ
ーニングし下層配線４Ａ，４Ｂを形成する。
【０００４】次に図２（ｂ）に示すように、窒化膜５を
１５０ｎｍの厚さに形成した後、ポリイミド膜６を２μ
ｍの厚さに塗布する。その後２５０℃、３０分の熱処理
を施しポリイミド膜６を硬化させる。
１５０ｎｍの厚さに形成した後、ポリイミド膜６を２μ
ｍの厚さに塗布する。その後２５０℃、３０分の熱処理
を施しポリイミド膜６を硬化させる。
【０００５】次に図２（ｃ）に示すように、ホトリソグ
ラフィー法によりポリイミド膜６を等方性エッチした後
異方性エッチし、スルーホール７を形成する。
ラフィー法によりポリイミド膜６を等方性エッチした後
異方性エッチし、スルーホール７を形成する。
【０００６】次に４００℃、３０〜６０分の第２の熱処
理を施したのち図２（ｄ）に示すように、Ａｌ等の配線
層を形成しパターニングして下層配線４Ａに接続する上
層配線８を形成する。
理を施したのち図２（ｄ）に示すように、Ａｌ等の配線
層を形成しパターニングして下層配線４Ａに接続する上
層配線８を形成する。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法によれば、下地にゲート配線２が存在す
る場所の上部にスルーホールを形成する場合には、ゲー
ト配線の段差の為この部分のポリイミド膜６が薄くなり
他の平坦な場所に形成されるスルーホールよりテーパー
部は大きくなり、上層配線と接続したくない下層配線４
Ｂの一部が露出する。その結果図３に示すように、上層
配線８と接続したくない下層配線４Ｂまでが接続され、
相互短絡するという不具合が発生する。
装置の製造方法によれば、下地にゲート配線２が存在す
る場所の上部にスルーホールを形成する場合には、ゲー
ト配線の段差の為この部分のポリイミド膜６が薄くなり
他の平坦な場所に形成されるスルーホールよりテーパー
部は大きくなり、上層配線と接続したくない下層配線４
Ｂの一部が露出する。その結果図３に示すように、上層
配線８と接続したくない下層配線４Ｂまでが接続され、
相互短絡するという不具合が発生する。
【０００８】本発明の目的は、下地にゲート配線等が存
在し段差が形成された上部の層間絶縁膜にスルーホール
を形成しても、上層配線と下層配線との短絡不良を防止
できる半導体装置及びその製造方法を提供することにあ
る。
在し段差が形成された上部の層間絶縁膜にスルーホール
を形成しても、上層配線と下層配線との短絡不良を防止
できる半導体装置及びその製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】第１の発明の半導体装置
は、下層配線と上層配線間に無機絶縁膜とポリイミド膜
とからなる層間絶縁膜を有する半導体装置において、前
記層間絶縁膜が順次形成された第１窒化膜と第１ポリイ
ミド膜と第２窒化膜と第２ポリイミド膜の４層構造で構
成されていることを特徴とするものである。
は、下層配線と上層配線間に無機絶縁膜とポリイミド膜
とからなる層間絶縁膜を有する半導体装置において、前
記層間絶縁膜が順次形成された第１窒化膜と第１ポリイ
ミド膜と第２窒化膜と第２ポリイミド膜の４層構造で構
成されていることを特徴とするものである。
【００１０】第２の発明の半導体装置の製造方法は、半
導体基板上に絶縁膜を介して下層配線を形成する工程
と、前記下層配線上に第１窒化膜と第１ポリイミド膜と
第２窒化膜と第２ポリイミド膜とを順次形成する工程
と、前記第２ポリイミド膜を等方性エッチングして第２
窒化膜を露出し、スルーホールのテーパー部を形成する
工程と、露出した前記第２窒化膜及び前記第１ポリイミ
ド膜及び前記第１窒化膜を異方性エッチングしスルーホ
ールを形成する工程と、このスルーホールを含む全面に
金属膜を形成したのちパターニングし前記下層配線に接
続する上層配線を形成する工程とを有することを特徴と
するものである。
導体基板上に絶縁膜を介して下層配線を形成する工程
と、前記下層配線上に第１窒化膜と第１ポリイミド膜と
第２窒化膜と第２ポリイミド膜とを順次形成する工程
と、前記第２ポリイミド膜を等方性エッチングして第２
窒化膜を露出し、スルーホールのテーパー部を形成する
工程と、露出した前記第２窒化膜及び前記第１ポリイミ
ド膜及び前記第１窒化膜を異方性エッチングしスルーホ
ールを形成する工程と、このスルーホールを含む全面に
金属膜を形成したのちパターニングし前記下層配線に接
続する上層配線を形成する工程とを有することを特徴と
するものである。
【００１１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｄ）は本発明の一実施の形
態を説明する為の半導体チップの断面図である。
て説明する。図１（ａ）〜（ｄ）は本発明の一実施の形
態を説明する為の半導体チップの断面図である。
【００１２】まず図１（ａ）に示すように、シリコン基
板１上にポリシリコン等からなるゲート配線膜をＣＶＤ
法により堆積した後パターニングしゲート配線２を形成
する。次に全面に絶縁膜としてＢＰＳＧ膜３をＣＶＤ法
により堆積し、その後Ａｌ等の配線膜を形成したのちパ
ターニングし約１．２μｍの間隔で下層配線４Ａ，４Ｂ
を形成する。次に層間絶縁膜としてプラズマＣＶＤ法に
より第１窒化膜５Ａを１５００ｎｍ堆積し、次で第１ポ
リイミド膜６Ａを１．３μｍ塗布し２５０℃、３０分の
第１の熱処理を加え硬化させる。次に再度プラズマＣＶ
Ｄ法により第２窒化膜５Ｂを１５０ｎｍ堆積し、次で第
２ポリイミド膜６Ｂを０．７μｍ塗布し２５０℃、３０
分の第２の熱処理を加え硬化させる。
板１上にポリシリコン等からなるゲート配線膜をＣＶＤ
法により堆積した後パターニングしゲート配線２を形成
する。次に全面に絶縁膜としてＢＰＳＧ膜３をＣＶＤ法
により堆積し、その後Ａｌ等の配線膜を形成したのちパ
ターニングし約１．２μｍの間隔で下層配線４Ａ，４Ｂ
を形成する。次に層間絶縁膜としてプラズマＣＶＤ法に
より第１窒化膜５Ａを１５００ｎｍ堆積し、次で第１ポ
リイミド膜６Ａを１．３μｍ塗布し２５０℃、３０分の
第１の熱処理を加え硬化させる。次に再度プラズマＣＶ
Ｄ法により第２窒化膜５Ｂを１５０ｎｍ堆積し、次で第
２ポリイミド膜６Ｂを０．７μｍ塗布し２５０℃、３０
分の第２の熱処理を加え硬化させる。
【００１３】次に、図１（ｂ）に示すようにホトリソグ
ラフィー法によりスルーホール形成領域の第２ポリイミ
ド膜６Ｂのみを等方性エッチングし開口しスルーホール
のテーパー部７Ａを形成する。このときのエッチングに
ウェット法を採用すれば、第２窒化膜５Ｂを侵すること
がなくエッチングのストッパーとなる。
ラフィー法によりスルーホール形成領域の第２ポリイミ
ド膜６Ｂのみを等方性エッチングし開口しスルーホール
のテーパー部７Ａを形成する。このときのエッチングに
ウェット法を採用すれば、第２窒化膜５Ｂを侵すること
がなくエッチングのストッパーとなる。
【００１４】次に図１（ｃ）に示すように、ホトリソグ
ラフィー法により、第２窒化膜５Ｂ第１ポリイミド膜６
Ａ及び第１窒化膜５ＡをＲＩＥ法又はＥＣＲエッチング
法により異方性エッチングしスルーホール７の垂直部７
Ｂを形成する。次に４００℃、３０〜６０分の第３の熱
処理を行い、ポリイミド膜５Ａを完全に硬化させる。次
に図１（ｄ）に示すように、全面にＡｌ等からなる上層
配線膜を形成したのちパターニングし上層配線８を形成
する。
ラフィー法により、第２窒化膜５Ｂ第１ポリイミド膜６
Ａ及び第１窒化膜５ＡをＲＩＥ法又はＥＣＲエッチング
法により異方性エッチングしスルーホール７の垂直部７
Ｂを形成する。次に４００℃、３０〜６０分の第３の熱
処理を行い、ポリイミド膜５Ａを完全に硬化させる。次
に図１（ｄ）に示すように、全面にＡｌ等からなる上層
配線膜を形成したのちパターニングし上層配線８を形成
する。
【００１５】このように本実施の形態によれば、層間絶
縁膜を第１窒化膜と第１ポリイミド膜と第２窒化膜と第
２ポリイミド膜との４層構造で構成することにより、第
２ポリイミド膜が薄くなっても第２窒化膜がストッパー
となる為スルーホールのテーパー部が大きく形成される
のを防止できる為、上層配線は接続されるべき下層配線
以外の下層配線と接続されることはなくなる。
縁膜を第１窒化膜と第１ポリイミド膜と第２窒化膜と第
２ポリイミド膜との４層構造で構成することにより、第
２ポリイミド膜が薄くなっても第２窒化膜がストッパー
となる為スルーホールのテーパー部が大きく形成される
のを防止できる為、上層配線は接続されるべき下層配線
以外の下層配線と接続されることはなくなる。
【００１６】
【発明の効果】以上説明したように本発明は、層間絶縁
膜として順次形成された第１窒化膜と第１ポリイミド膜
と第２窒化膜と第２ポリイミド膜とを用いることによ
り、スルーホールを精度良く形成できる為、上層配線は
接続されるべき下層配線に近接して形成された他の下層
配線と短絡されることはなくなり、半導体装置の信頼性
は向上する。
膜として順次形成された第１窒化膜と第１ポリイミド膜
と第２窒化膜と第２ポリイミド膜とを用いることによ
り、スルーホールを精度良く形成できる為、上層配線は
接続されるべき下層配線に近接して形成された他の下層
配線と短絡されることはなくなり、半導体装置の信頼性
は向上する。
【図１】本発明の一実施の形態を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図２】従来の半導体装置の製造方法を説明する為の半
導体チップの断面図。
導体チップの断面図。
【図３】従来例の欠点を説明する為の半導体チップの断
面図。
面図。
１ シリコン基板 ２ ゲート配線 ３ ＢＰＳＧ膜 ４Ａ，４Ｂ 下層配線 ５，５Ａ，５Ｂ 窒化膜 ６，６Ａ，６Ｂ ポリイミド膜 ７ スルーホール ８ 上層配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｍ
Claims (2)
- 【請求項１】 下層配線と上層配線間に無機絶縁膜とポ
リイミド膜とからなる層間絶縁膜を有する半導体装置に
おいて、前記層間絶縁膜が順次形成された第１窒化膜と
第１ポリイミド膜と第２窒化膜と第２ポリイミド膜の４
層構造で構成されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に絶縁膜を介して下層配線
を形成する工程と、前記下層配線上に第１窒化膜と第１
ポリイミド膜と第２窒化膜と第２ポリイミド膜とを順次
形成する工程と、前記第２ポリイミド膜を等方性エッチ
ングして第２窒化膜を露出し、スルーホールのテーパー
部を形成する工程と、露出した前記第２窒化膜及び前記
第１ポリイミド膜及び前記第１窒化膜を異方性エッチン
グしスルーホールを形成する工程と、このスルーホール
を含む全面に金属膜を形成したのちパターニングし前記
下層配線に接続する上層配線を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26693095A JPH09116001A (ja) | 1995-10-16 | 1995-10-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26693095A JPH09116001A (ja) | 1995-10-16 | 1995-10-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116001A true JPH09116001A (ja) | 1997-05-02 |
Family
ID=17437663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26693095A Pending JPH09116001A (ja) | 1995-10-16 | 1995-10-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116001A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358545B1 (ko) * | 1998-08-14 | 2002-10-25 | 닛뽕덴끼 가부시끼가이샤 | 반도체 장치 및 그 제조 공정 |
| JP2004006958A (ja) * | 2003-07-17 | 2004-01-08 | Sharp Corp | Ｍｉｍキャパシタ及び高周波集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188959A (ja) * | 1987-01-30 | 1988-08-04 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0225024A (ja) * | 1988-07-13 | 1990-01-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH047858A (ja) * | 1990-04-25 | 1992-01-13 | Sanyo Electric Co Ltd | 半導体集積回路とその製造方法 |
-
1995
- 1995-10-16 JP JP26693095A patent/JPH09116001A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188959A (ja) * | 1987-01-30 | 1988-08-04 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0225024A (ja) * | 1988-07-13 | 1990-01-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH047858A (ja) * | 1990-04-25 | 1992-01-13 | Sanyo Electric Co Ltd | 半導体集積回路とその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358545B1 (ko) * | 1998-08-14 | 2002-10-25 | 닛뽕덴끼 가부시끼가이샤 | 반도체 장치 및 그 제조 공정 |
| JP2004006958A (ja) * | 2003-07-17 | 2004-01-08 | Sharp Corp | Ｍｉｍキャパシタ及び高周波集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |