JPH07201992A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201992A JPH07201992A JP35088293A JP35088293A JPH07201992A JP H07201992 A JPH07201992 A JP H07201992A JP 35088293 A JP35088293 A JP 35088293A JP 35088293 A JP35088293 A JP 35088293A JP H07201992 A JPH07201992 A JP H07201992A
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- insulating layer
- etching
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Abstract
(57)【要約】
【目的】 配線間の短絡を防止したコンタクト構造の製
造方法を提供すること。 【構成】 半導体基板１上に異なる膜質の２つの絶縁層
３、１０を形成する。次に、第１の所定パターンマスク
により上層の絶縁層１０及び下層の絶縁層３の所定深さ
までエッチング除去して配線溝５を形成する。次に、配
線溝の一部分をおおう第２の所定パターンマスク６及び
上層の絶縁層１０をマスクとして下層の絶縁層３の配線
溝をさらにエッチング除去してコンタクトホール７を形
成する。この場合、膜質異なる２つの絶縁層のエッチン
グ速度は上層の方が遅く、下層の方が早い。
造方法を提供すること。 【構成】 半導体基板１上に異なる膜質の２つの絶縁層
３、１０を形成する。次に、第１の所定パターンマスク
により上層の絶縁層１０及び下層の絶縁層３の所定深さ
までエッチング除去して配線溝５を形成する。次に、配
線溝の一部分をおおう第２の所定パターンマスク６及び
上層の絶縁層１０をマスクとして下層の絶縁層３の配線
溝をさらにエッチング除去してコンタクトホール７を形
成する。この場合、膜質異なる２つの絶縁層のエッチン
グ速度は上層の方が遅く、下層の方が早い。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に、コンタクト構造の製造方法に関する。
特に、コンタクト構造の製造方法に関する。
【０００２】
【従来の技術】従来のコンタクト構造の製造方法を図１
０、図１１を参照して説明する。
０、図１１を参照して説明する。
【０００３】図１０の（Ａ）に示すように、半導体基板
１内に不純物拡散層２を形成し、その上に、絶縁層たと
えばボロンをドープしたリンガラス（ＢＰＳＧ層）３を
形成する。次に、図１０の（Ｂ）に示すように、フォト
レジスト層４のパターンを形成し、これをマスクとして
ＢＰＳＧ層３を所定深さまでエッチング除去して配線用
溝５を形成する。次に、図１０の（Ｃ）に示すように、
フォトレジスト層４を除去し、配線用溝５の一部のみを
開口したフォトレジスト層６のパターンを形成し、さら
に、ＢＰＳＧ層３をエッチング除去して半導体基板１の
不純物拡散層２に到達するコンタクトホール７を形成す
る。
１内に不純物拡散層２を形成し、その上に、絶縁層たと
えばボロンをドープしたリンガラス（ＢＰＳＧ層）３を
形成する。次に、図１０の（Ｂ）に示すように、フォト
レジスト層４のパターンを形成し、これをマスクとして
ＢＰＳＧ層３を所定深さまでエッチング除去して配線用
溝５を形成する。次に、図１０の（Ｃ）に示すように、
フォトレジスト層４を除去し、配線用溝５の一部のみを
開口したフォトレジスト層６のパターンを形成し、さら
に、ＢＰＳＧ層３をエッチング除去して半導体基板１の
不純物拡散層２に到達するコンタクトホール７を形成す
る。
【０００４】次に、図１１の（Ａ）に示すように、フォ
トレジスト層６を除去した後に、全面にタングステン層
８を形成する。次に、図１１の（Ｂ）に示すように、タ
ングステン層８をエッチバックして配線用溝５及びコン
タクトホール７のみにタングステン層８を配線層８ａ及
びコンタクト８ｂとして残存せしめる。
トレジスト層６を除去した後に、全面にタングステン層
８を形成する。次に、図１１の（Ｂ）に示すように、タ
ングステン層８をエッチバックして配線用溝５及びコン
タクトホール７のみにタングステン層８を配線層８ａ及
びコンタクト８ｂとして残存せしめる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来のコンタクト構造の製造方法によれば、図１２に示
すごとく、フォトレジスト層６のパターンが配線用溝５
に対して目ずれＤ１を起こすと、コンタクトホール７も
ずれ、配線間隔Ｄ２が小さくなり、この結果、配線間で
短絡が発生するという課題がある。
従来のコンタクト構造の製造方法によれば、図１２に示
すごとく、フォトレジスト層６のパターンが配線用溝５
に対して目ずれＤ１を起こすと、コンタクトホール７も
ずれ、配線間隔Ｄ２が小さくなり、この結果、配線間で
短絡が発生するという課題がある。
【０００６】なお、上述の目ずれを防止してコンタクト
ホールを形成するために、図１３に示すごとく、ＢＰＳ
Ｇ層３、３’間に導電層たとえばポリシリコン層９を狭
む方法がある（参照：特開平４−２６０３２８号公
報）。すなわち、ＢＰＳＧ層３及びポリシリコン層９を
形成して所定マスクにより第１のコンタクトホール７の
ためのホールをポリシリコン層９に形成し、その後、Ｂ
ＰＳＧ層３’を形成し、第１のコンタクトホール７より
大きい所定マスクを用いた異方性エッチングにより第２
のコンタクトホール７’を形成し、併わせて、ホールが
形成されたポリシリコン層９に第１のコンタクトホール
７を形成する。しかしながら、この方法では、ポリシリ
コン層９のパターニングのための製造工程の増加を招
き、また、ポリシリコン層９の存在のために配線間隔を
狭くできず、従って、高集積化の点で不利である。
ホールを形成するために、図１３に示すごとく、ＢＰＳ
Ｇ層３、３’間に導電層たとえばポリシリコン層９を狭
む方法がある（参照：特開平４−２６０３２８号公
報）。すなわち、ＢＰＳＧ層３及びポリシリコン層９を
形成して所定マスクにより第１のコンタクトホール７の
ためのホールをポリシリコン層９に形成し、その後、Ｂ
ＰＳＧ層３’を形成し、第１のコンタクトホール７より
大きい所定マスクを用いた異方性エッチングにより第２
のコンタクトホール７’を形成し、併わせて、ホールが
形成されたポリシリコン層９に第１のコンタクトホール
７を形成する。しかしながら、この方法では、ポリシリ
コン層９のパターニングのための製造工程の増加を招
き、また、ポリシリコン層９の存在のために配線間隔を
狭くできず、従って、高集積化の点で不利である。
【０００７】従って、本発明の目的は、配線間の短絡を
防止したコンタクト構造の製造方法を提供することにあ
る。
防止したコンタクト構造の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、半導体基板上に異なる膜質の２つの絶縁
層を形成する。次に、第１の所定パターンマスクにより
上層の絶縁層及び下層の絶縁層の所定深さまでエッチン
グ除去して配線溝を形成する。次に、配線溝の一部分を
おおう第２の所定パターンマスク及び上層の絶縁層をマ
スクとして下層の絶縁層の配線溝をさらにエッチング除
去してコンタクトホールを形成する。この場合、膜質異
なる２つの絶縁層のエッチング速度は上層の方が遅く、
下層の方が早い。
めに本発明は、半導体基板上に異なる膜質の２つの絶縁
層を形成する。次に、第１の所定パターンマスクにより
上層の絶縁層及び下層の絶縁層の所定深さまでエッチン
グ除去して配線溝を形成する。次に、配線溝の一部分を
おおう第２の所定パターンマスク及び上層の絶縁層をマ
スクとして下層の絶縁層の配線溝をさらにエッチング除
去してコンタクトホールを形成する。この場合、膜質異
なる２つの絶縁層のエッチング速度は上層の方が遅く、
下層の方が早い。
【０００９】また、上述の膜質の異なる２つの絶縁層
は、下層を絶縁層とし、上層を導電層としてもよい。さ
らに、上述の膜質の異なる２つの絶縁層を半導体基板上
に絶縁層を介して形成された導電層パターン上にも形成
でき、この場合、コンタクト構造は導電層パターン上に
形成される。
は、下層を絶縁層とし、上層を導電層としてもよい。さ
らに、上述の膜質の異なる２つの絶縁層を半導体基板上
に絶縁層を介して形成された導電層パターン上にも形成
でき、この場合、コンタクト構造は導電層パターン上に
形成される。
【００１０】
【作用】上述の手段によれば、第１の所定パターンマス
クによって形成された上層の絶縁層（もしくは導電層）
のパターンによりコンタクトホールを形成するので、つ
まり、配線用溝のパターンに一致したパターンによりコ
ンタクトホールを形成するので、コンタクトホールの配
線に対する目ずれは生じない。
クによって形成された上層の絶縁層（もしくは導電層）
のパターンによりコンタクトホールを形成するので、つ
まり、配線用溝のパターンに一致したパターンによりコ
ンタクトホールを形成するので、コンタクトホールの配
線に対する目ずれは生じない。
【００１１】
【実施例】図１、図２は本発明に係る半導体装置の製造
方法の第１の実施例を示す断面図である。始めに、図１
の（Ａ）に示すように、半導体基板１内に不純物拡散層
２を形成し、その上に、絶縁層ＢＰＳＧ層３を約２μｍ
形成する。次に、図１の（Ｂ）に示すように、ＢＰＳＧ
層３を平坦化した後に、約２００〜４００Å厚さのシリ
コン窒化層１０を積層する。次に、図１の（Ｃ）に示す
ように、フォトレジスト層４のパターンを形成し、これ
をマスクとして異方性エッチングによりシリコン窒化層
１０をエッチング除去し、併せてＢＰＳＧ層３を所定深
さたとえば約０．８μｍまでエッチング除去して配線用
溝５を形成する。
方法の第１の実施例を示す断面図である。始めに、図１
の（Ａ）に示すように、半導体基板１内に不純物拡散層
２を形成し、その上に、絶縁層ＢＰＳＧ層３を約２μｍ
形成する。次に、図１の（Ｂ）に示すように、ＢＰＳＧ
層３を平坦化した後に、約２００〜４００Å厚さのシリ
コン窒化層１０を積層する。次に、図１の（Ｃ）に示す
ように、フォトレジスト層４のパターンを形成し、これ
をマスクとして異方性エッチングによりシリコン窒化層
１０をエッチング除去し、併せてＢＰＳＧ層３を所定深
さたとえば約０．８μｍまでエッチング除去して配線用
溝５を形成する。
【００１２】次に、図２の（Ａ）に示すように、フォト
レジスト層４を除去し、図３に示す配線用溝５の一部の
みを開口したフォトレジスト層６のパターンを形成す
る。次に、このフォトレジスト層６のパターンをマスク
として、シリコン窒化層１０のエッチング速度がＢＰＳ
Ｇ層３のエッチング速度より遅いエッチング方法を用い
てＢＰＳＧ層３をエッチングする。つまり、この場合、
シリコン窒化層１０もエッチングマスクとして作用す
る。これにより、ＢＰＳＧ層３をエッチング除去して半
導体基板１の不純物拡散層２に到達するコンタクトホー
ル７を形成する。次に、図２の（Ｂ）に示すように、フ
ォトレジスト層６を除去した後に、全面にタングステン
層８を形成する。次に、図２の（Ｃ）に示すように、タ
ングステン層８をエッチバックして配線用溝５及びコン
タクトホール７のみにタングステン層８を配線層８ａ及
びコンタクト８ｂとして残存せしめる。
レジスト層４を除去し、図３に示す配線用溝５の一部の
みを開口したフォトレジスト層６のパターンを形成す
る。次に、このフォトレジスト層６のパターンをマスク
として、シリコン窒化層１０のエッチング速度がＢＰＳ
Ｇ層３のエッチング速度より遅いエッチング方法を用い
てＢＰＳＧ層３をエッチングする。つまり、この場合、
シリコン窒化層１０もエッチングマスクとして作用す
る。これにより、ＢＰＳＧ層３をエッチング除去して半
導体基板１の不純物拡散層２に到達するコンタクトホー
ル７を形成する。次に、図２の（Ｂ）に示すように、フ
ォトレジスト層６を除去した後に、全面にタングステン
層８を形成する。次に、図２の（Ｃ）に示すように、タ
ングステン層８をエッチバックして配線用溝５及びコン
タクトホール７のみにタングステン層８を配線層８ａ及
びコンタクト８ｂとして残存せしめる。
【００１３】このように、第１の実施例によれば、コン
タクトホール７の形成は配線溝５のパターンと同一なシ
リコン窒化層１０のパターンにより行われるので、配線
溝５とコンタクトホール７との目ずれはなく、従って、
配線層８ａとコンタクト８ｂとの短絡はない。
タクトホール７の形成は配線溝５のパターンと同一なシ
リコン窒化層１０のパターンにより行われるので、配線
溝５とコンタクトホール７との目ずれはなく、従って、
配線層８ａとコンタクト８ｂとの短絡はない。
【００１４】図４、図５は本発明に係る半導体装置の製
造方法の第２の実施例を示す断面図であって、図１、図
２に対応する。第２の実施例においては、第１の実施例
におけるシリコン窒化層１０の代りに導電層としてのポ
リシリコン層１１を用いている。すなわち、図４の
（Ａ）においては、図１の（Ａ）と同様に、半導体基板
１内に不純物拡散層２を形成し、その上に、絶縁層ＢＰ
ＳＧ層３を約２μｍ形成する。次に、図４の（Ｂ）に示
すように、ＢＰＳＧ層３を平坦化した後に、約２０００
Å厚さのポリシリコン層１１を積層する。次に、図４の
（Ｃ）においては、図１の（Ｃ）と同様に、フォトレジ
スト層４のパターンを形成し、これをマスクとして異方
性エッチングによりポリシリコン層１１をエッチング除
去し、併せてＢＰＳＧ層３を所定深さたとえば約０．８
μｍまでエッチング除去して配線用溝５を形成する。
造方法の第２の実施例を示す断面図であって、図１、図
２に対応する。第２の実施例においては、第１の実施例
におけるシリコン窒化層１０の代りに導電層としてのポ
リシリコン層１１を用いている。すなわち、図４の
（Ａ）においては、図１の（Ａ）と同様に、半導体基板
１内に不純物拡散層２を形成し、その上に、絶縁層ＢＰ
ＳＧ層３を約２μｍ形成する。次に、図４の（Ｂ）に示
すように、ＢＰＳＧ層３を平坦化した後に、約２０００
Å厚さのポリシリコン層１１を積層する。次に、図４の
（Ｃ）においては、図１の（Ｃ）と同様に、フォトレジ
スト層４のパターンを形成し、これをマスクとして異方
性エッチングによりポリシリコン層１１をエッチング除
去し、併せてＢＰＳＧ層３を所定深さたとえば約０．８
μｍまでエッチング除去して配線用溝５を形成する。
【００１５】次に、図５の（Ａ）においては、フォトレ
ジスト層４を除去し、図３に示す配線用溝５の一部のみ
を開口したフォトレジスト層６のパターンを形成する。
次に、このフォトレジスト層６のパターン及びポリシリ
コン層１１をマスクとして、ＢＰＳＧ層３をエッチング
する。これにより、ＢＰＳＧ層３をエッチング除去して
半導体基板１の不純物拡散層２に到達するコンタクトホ
ール７を形成する。次に、図５の（Ｂ）において、図２
の（Ｂ）と同様に、フォトレジスト層６を除去した後
に、全面にタングステン層８を形成する。次に、図５の
（Ｃ）において、タングステン層８及びポリシリコン層
１１をエッチバックして配線用溝５及びコンタクトホー
ル７のみにタングステン層８を配線層８ａ及びコンタク
ト８ｂとして残存せしめる。
ジスト層４を除去し、図３に示す配線用溝５の一部のみ
を開口したフォトレジスト層６のパターンを形成する。
次に、このフォトレジスト層６のパターン及びポリシリ
コン層１１をマスクとして、ＢＰＳＧ層３をエッチング
する。これにより、ＢＰＳＧ層３をエッチング除去して
半導体基板１の不純物拡散層２に到達するコンタクトホ
ール７を形成する。次に、図５の（Ｂ）において、図２
の（Ｂ）と同様に、フォトレジスト層６を除去した後
に、全面にタングステン層８を形成する。次に、図５の
（Ｃ）において、タングステン層８及びポリシリコン層
１１をエッチバックして配線用溝５及びコンタクトホー
ル７のみにタングステン層８を配線層８ａ及びコンタク
ト８ｂとして残存せしめる。
【００１６】このように、第２の実施例によれば、コン
タクトホール７の形成は配線溝５のパターンと同一なポ
リシリコン層１１のパターンにより行われるので、配線
溝５とコンタクトホール７との目ずれはなく、従って、
配線層８ａとコンタクト８ｂとの短絡はない。
タクトホール７の形成は配線溝５のパターンと同一なポ
リシリコン層１１のパターンにより行われるので、配線
溝５とコンタクトホール７との目ずれはなく、従って、
配線層８ａとコンタクト８ｂとの短絡はない。
【００１７】図６、図７は本発明に係る半導体装置の製
造方法の第３の実施例を示す断面図であって、図１、図
２に対応する。第３の実施例においては、半導体基板１
上に絶縁層としてのシリコン酸化層１２を介して導電層
としてのポリシリコン層１３を形成し、これにコンタク
ト構造を形成するものである。始めに、図６の（Ａ）に
示すように、半導体基板１上にシリコン酸化層１２を形
成し、その上にポリシリコン層１３を形成してこれをパ
ターニングする。次いで、その上に、絶縁層ＢＰＳＧ層
３を約２μｍ形成する。次に、図６の（Ｂ）において
は、図１の（Ｂ）と同様に、ＢＰＳＧ層３を平坦化した
後に、約２００〜４００Å厚さのシリコン窒化層１０を
積層する。次に、図６の（Ｃ）においては、図１の
（Ｃ）と同様に、フォトレジスト層４のパターンを形成
し、これをマスクとして異方性エッチングによりシリコ
ン窒化層１０をエッチング除去し、併せてＢＰＳＧ層３
を所定深さたとえば約０．８μｍまでエッチング除去し
て配線用溝５を形成する。
造方法の第３の実施例を示す断面図であって、図１、図
２に対応する。第３の実施例においては、半導体基板１
上に絶縁層としてのシリコン酸化層１２を介して導電層
としてのポリシリコン層１３を形成し、これにコンタク
ト構造を形成するものである。始めに、図６の（Ａ）に
示すように、半導体基板１上にシリコン酸化層１２を形
成し、その上にポリシリコン層１３を形成してこれをパ
ターニングする。次いで、その上に、絶縁層ＢＰＳＧ層
３を約２μｍ形成する。次に、図６の（Ｂ）において
は、図１の（Ｂ）と同様に、ＢＰＳＧ層３を平坦化した
後に、約２００〜４００Å厚さのシリコン窒化層１０を
積層する。次に、図６の（Ｃ）においては、図１の
（Ｃ）と同様に、フォトレジスト層４のパターンを形成
し、これをマスクとして異方性エッチングによりシリコ
ン窒化層１０をエッチング除去し、併せてＢＰＳＧ層３
を所定深さたとえば約０．８μｍまでエッチング除去し
て配線用溝５を形成する。
【００１８】次に、図７の（Ａ）においては、フォトレ
ジスト層４を除去し、図３に示す配線用溝５の一部のみ
を開口したフォトレジスト層６のパターンを形成する。
次に、このフォトレジスト層６のパターンをマスクとし
て、シリコン窒化層１０のエッチング速度がＢＰＳＧ層
３のエッチング速度より遅いエッチング方法を用いてＢ
ＰＳＧ層３をエッチングする。つまり、この場合、シリ
コン窒化層１０もエッチングマスクとして作用する。こ
れにより、ＢＰＳＧ層３をエッチング除去してポリシリ
コン層１３に到達するコンタクトホール７を形成する。
次に、図７の（Ｂ）においては、図２の（Ｂ）と同様
に、フォトレジスト層６を除去した後に、全面にタング
ステン層８を形成する。次に、図７の（Ｃ）において
は、図２の（Ｃ）と同様に、タングステン層８をエッチ
バックして配線用溝５及びコンタクトホール７のみにタ
ングステン層８を配線層８ａ及びコンタクト８ｂとして
残存せしめる。
ジスト層４を除去し、図３に示す配線用溝５の一部のみ
を開口したフォトレジスト層６のパターンを形成する。
次に、このフォトレジスト層６のパターンをマスクとし
て、シリコン窒化層１０のエッチング速度がＢＰＳＧ層
３のエッチング速度より遅いエッチング方法を用いてＢ
ＰＳＧ層３をエッチングする。つまり、この場合、シリ
コン窒化層１０もエッチングマスクとして作用する。こ
れにより、ＢＰＳＧ層３をエッチング除去してポリシリ
コン層１３に到達するコンタクトホール７を形成する。
次に、図７の（Ｂ）においては、図２の（Ｂ）と同様
に、フォトレジスト層６を除去した後に、全面にタング
ステン層８を形成する。次に、図７の（Ｃ）において
は、図２の（Ｃ）と同様に、タングステン層８をエッチ
バックして配線用溝５及びコンタクトホール７のみにタ
ングステン層８を配線層８ａ及びコンタクト８ｂとして
残存せしめる。
【００１９】このように、第３の実施例においても、第
１の実施例と同様に、コンタクトホール７の形成は配線
溝５のパターンと同一なシリコン窒化層１０のパターン
により行われるので、配線溝５とコンタクトホール７と
の目ずれはなく、従って、配線層８ａとコンタクト８ｂ
との短絡はない。
１の実施例と同様に、コンタクトホール７の形成は配線
溝５のパターンと同一なシリコン窒化層１０のパターン
により行われるので、配線溝５とコンタクトホール７と
の目ずれはなく、従って、配線層８ａとコンタクト８ｂ
との短絡はない。
【００２０】図８、図９は本発明に係る半導体装置の製
造方法の第４の実施例を示す断面図であって、図６、図
７に対応する。第４の実施例においては、第３の実施例
におけるシリコン窒化層１０の代りに導電層としてのポ
リシリコン層１１を用いている。すなわち、図８の
（Ａ）においては、図６の（Ａ）と同様に、半導体基板
１上にシリコン酸化層１２を形成し、その上にポリシリ
コン層１３を形成してこれをパターニングする。次い
で、その上に、絶縁層ＢＰＳＧ層３を約２μｍ形成す
る。次に、図８の（Ｂ）においては、ＢＰＳＧ層３を平
坦化した後に、約２０００Å厚さのポリシリコン層１１
を積層する。次に、図８の（Ｃ）においては、図６の
（Ｃ）と同様に、フォトレジスト層４のパターンを形成
し、これをマスクとして異方性エッチングによりポリシ
リコン層１１をエッチング除去し、併せてＢＰＳＧ層３
を所定深さたとえば約０．８μｍまでエッチング除去し
て配線用溝５を形成する。
造方法の第４の実施例を示す断面図であって、図６、図
７に対応する。第４の実施例においては、第３の実施例
におけるシリコン窒化層１０の代りに導電層としてのポ
リシリコン層１１を用いている。すなわち、図８の
（Ａ）においては、図６の（Ａ）と同様に、半導体基板
１上にシリコン酸化層１２を形成し、その上にポリシリ
コン層１３を形成してこれをパターニングする。次い
で、その上に、絶縁層ＢＰＳＧ層３を約２μｍ形成す
る。次に、図８の（Ｂ）においては、ＢＰＳＧ層３を平
坦化した後に、約２０００Å厚さのポリシリコン層１１
を積層する。次に、図８の（Ｃ）においては、図６の
（Ｃ）と同様に、フォトレジスト層４のパターンを形成
し、これをマスクとして異方性エッチングによりポリシ
リコン層１１をエッチング除去し、併せてＢＰＳＧ層３
を所定深さたとえば約０．８μｍまでエッチング除去し
て配線用溝５を形成する。
【００２１】次に、図９の（Ａ）においては、フォトレ
ジスト層４を除去し、図３に示す配線用溝５の一部のみ
を開口したフォトレジスト層６のパターンを形成する。
次に、このフォトレジスト層６のパターン及びポリシリ
コン層１１をマスクとして、ＢＰＳＧ層３をエッチング
する。これにより、ＢＰＳＧ層３をエッチング除去して
ポリシリコン層１３に到達するコンタクトホール７を形
成する。次に、図９の（Ｂ）において、図７の（Ｂ）と
同様に、フォトレジスト層６を除去した後に、全面にタ
ングステン層８を形成する。次に、図９の（Ｃ）におい
て、タングステン層８及びポリシリコン層１１をエッチ
バックして配線用溝５及びコンタクトホール７のみにタ
ングステン層８を配線層８ａ及びコンタクト８ｂとして
残存せしめる。
ジスト層４を除去し、図３に示す配線用溝５の一部のみ
を開口したフォトレジスト層６のパターンを形成する。
次に、このフォトレジスト層６のパターン及びポリシリ
コン層１１をマスクとして、ＢＰＳＧ層３をエッチング
する。これにより、ＢＰＳＧ層３をエッチング除去して
ポリシリコン層１３に到達するコンタクトホール７を形
成する。次に、図９の（Ｂ）において、図７の（Ｂ）と
同様に、フォトレジスト層６を除去した後に、全面にタ
ングステン層８を形成する。次に、図９の（Ｃ）におい
て、タングステン層８及びポリシリコン層１１をエッチ
バックして配線用溝５及びコンタクトホール７のみにタ
ングステン層８を配線層８ａ及びコンタクト８ｂとして
残存せしめる。
【００２２】このように、第４の実施例においても、第
２の実施例と同様に、コンタクトホール７の形成は配線
溝５のパターンと同一なポリシリコン層１１のパターン
により行われるので、配線溝５とコンタクトホール７と
の目ずれはなく、従って、配線層８ａとコンタクト８ｂ
との短絡はない。
２の実施例と同様に、コンタクトホール７の形成は配線
溝５のパターンと同一なポリシリコン層１１のパターン
により行われるので、配線溝５とコンタクトホール７と
の目ずれはなく、従って、配線層８ａとコンタクト８ｂ
との短絡はない。
【００２３】
【発明の効果】以上説明したように本発明によれば、配
線溝とコンタクトホールとの目ずれはなく、従って、配
線層とコンタクトとの短絡を防止できる。
線溝とコンタクトホールとの目ずれはなく、従って、配
線層とコンタクトとの短絡を防止できる。
【図１】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図２】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図３】図２の（Ａ）におけるフォトレジスト層のパタ
ーンを示す平面図である。
ーンを示す平面図である。
【図４】本発明に係る半導体装置の製造方法の第２の実
施例を示す断面図である。
施例を示す断面図である。
【図５】本発明に係る半導体装置の製造方法の第２の実
施例を示す断面図である。
施例を示す断面図である。
【図６】本発明に係る半導体装置の製造方法の第３の実
施例を示す断面図である。
施例を示す断面図である。
【図７】本発明に係る半導体装置の製造方法の第３の実
施例を示す断面図である。
施例を示す断面図である。
【図８】本発明に係る半導体装置の製造方法の第４の実
施例を示す断面図である。
施例を示す断面図である。
【図９】本発明に係る半導体装置の製造方法の第４の実
施例を示す断面図である。
施例を示す断面図である。
【図１０】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１１】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１２】従来の半導体装置の製造方法の課題を説明す
るための断面図である。
るための断面図である。
【図１３】他の従来の半導体装置を示す断面図である。
１…半導体基板 ２…不純物拡散層 ３…ＢＰＳＧ層 ４…フォトレジスト層 ５…配線用溝 ６…フォトレジスト層 ７…コンタクトホール ８…タングステン層 ８ａ…配線層 ８ｂ…コンタクト ９…ポリシリコン層 １０…シリコン窒化層 １１…ポリシリコン層 １２…シリコン酸化層 １３…ポリシリコン層
Claims (4)
- 【請求項１】 半導体基板（１）上に第１、第２の絶縁
層（３、１０）を順次形成する工程と、 第１の所定パターンマスク（４）を用いて前記第２の絶
縁層をエッチング除去し、引続いて前記第１の絶縁層を
所定深さまでエッチング除去して溝（５）を形成する工
程と、 該溝の一部分を覆う第２の所定パターンマスク（６）及
び前記第２の絶縁層をマスクとして前記第１の絶縁層の
エッチング速度より前記第２の絶縁層のエッチング速度
が遅いエッチング方法を用いて前記第１の絶縁層をエッ
チング除去してコンタクトホール（７）を形成する工程
と、 前記溝内及び前記コンタクトホール内のみに導電層（８
ａ、８ｂ）を形成する工程と具備する半導体装置の製造
方法。 - 【請求項２】 半導体基板（１）上に絶縁層（３）を形
成する工程と、 該絶縁層上に第１の導電層（１１）を形成する工程と、 第１の所定パターンマスク（４）を用いて前記第１の導
電層をエッチング除去し、引続いて前記絶縁層を所定深
さまでエッチング除去して溝（５）を形成する工程と、 該溝の一部分をおおう第２の所定パターンマスク（６）
及び前記第１の導電層をマスクとして前記絶縁層をエッ
チング除去してコンタクトホール（７）を形成する工程
と、 全面に第２の導電層（８）を形成する工程と、 前記第１、第２の導電層をエッチバックして前記溝内及
び前記コンタクトホール内のみに前記第２の導電層を残
存せしめて導電層（８ａ、８ｂ）を形成する工程と具備
する半導体装置の製造方法。 - 【請求項３】 半導体基板（１）上に第１の絶縁層（１
２）を形成する工程と、 該第１の絶縁層上に第１の導電層（１３）のパターンを
形成する工程と、 該第１の導電層及び前記第１の絶縁層上に第２、第３の
絶縁層（３、１０）を順次形成する工程と、 第１の所定パターンマスク（４）を用いて前記第３の絶
縁層をエッチング除去し、引続いて前記第２の絶縁層を
所定深さまでエッチング除去して溝（５）を形成する工
程と、 該溝の一部分をおおう第２の所定パターンマスク（６）
及び前記第３の絶縁層をマスクとして前記第２の絶縁層
のエッチング速度より前記第３の絶縁層のエッチング速
度が遅いエッチング方法を用いて前記第２の絶縁層をエ
ッチング除去して前記第１の導電層に到達するコンタク
トホール（７）を形成する工程と、前記溝内及び前記コ
ンタクトホール内のみに導電層（８ａ、８ｂ）を形成す
る工程と具備する半導体装置の製造方法。 - 【請求項４】 半導体基板（１）上に第１の絶縁層（１
２）を形成する工程と、 該第１の絶縁層上に第１の導電層（１３）のパターンを
形成する工程と、 該第１の導電層及び前記第１の絶縁層上に第２の絶縁層
（３）を形成する工程と、 該第２の絶縁層上に第２の導電層（１１）を形成する工
程と、 第１の所定パターンマスク（４）を用いて前記第２の導
電層をエッチング除去し、引続いて前記第２の絶縁層を
所定深さまでエッチング除去して溝（５）を形成する工
程と、 該溝の一部分をおおう第２の所定パターンマスク（６）
及び前記第２の導電層をマスクとして前記第２の絶縁層
をエッチング除去して前記第１の導電層に到達するコン
タクトホール（７）を形成する工程と、 全面に第３の導電層（８）を形成する工程と、 前記第２、第３の導電層をエッチバックして前記溝内及
び前記コンタクトホール内のみに前記第３の導電層を残
存せしめて導電層（８ａ、８ｂ）を形成する工程と具備
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35088293A JPH07201992A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35088293A JPH07201992A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201992A true JPH07201992A (ja) | 1995-08-04 |
Family
ID=18413539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35088293A Pending JPH07201992A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999036954A1 (fr) * | 1998-01-20 | 1999-07-22 | Tokyo Electron Limited | Dispositif a semiconducteur et son procede de production |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270225A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1993
- 1993-12-27 JP JP35088293A patent/JPH07201992A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270225A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999036954A1 (fr) * | 1998-01-20 | 1999-07-22 | Tokyo Electron Limited | Dispositif a semiconducteur et son procede de production |
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