JPH0669350A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0669350A JPH0669350A JP6780892A JP6780892A JPH0669350A JP H0669350 A JPH0669350 A JP H0669350A JP 6780892 A JP6780892 A JP 6780892A JP 6780892 A JP6780892 A JP 6780892A JP H0669350 A JPH0669350 A JP H0669350A
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- Japan
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- film
- layer wiring
- contact hole
- lower layer
- integrated circuit
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- Formation Of Insulating Films (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】下層配線上の層間絶縁膜に設けるコンタクトホ
ールの開孔精度を向上させ、上層配線とのコンタクト不
良やコンタクト抵抗のばらつきを防止する。 【構成】アルミニウム膜３と窒化チタン膜４の２層構造
からなる下層配線を設けることにより、窒化シリコン膜
６及びポリイミド樹脂膜からなる層間絶縁膜の上に設け
たフォトレジスト膜８の露光時に窒化チタン膜６が反射
防止膜として働き、フォトレジスト膜８のパターン精度
が向上する。その結果コンタクトホール１０の形状のば
らつきを抑えることができる。
ールの開孔精度を向上させ、上層配線とのコンタクト不
良やコンタクト抵抗のばらつきを防止する。 【構成】アルミニウム膜３と窒化チタン膜４の２層構造
からなる下層配線を設けることにより、窒化シリコン膜
６及びポリイミド樹脂膜からなる層間絶縁膜の上に設け
たフォトレジスト膜８の露光時に窒化チタン膜６が反射
防止膜として働き、フォトレジスト膜８のパターン精度
が向上する。その結果コンタクトホール１０の形状のば
らつきを抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に多層配線を有する半導体集積回路装置に関す
る。
し、特に多層配線を有する半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路は図２（ａ）に示
すように、素子を形成した半導体基板１の上に酸化シリ
コン膜２を形成し、酸化シリコン膜２の上にスパッタ法
によりアルミニウム膜３及び反射防止用のアモルファス
シリコン膜４を順次堆積する。
すように、素子を形成した半導体基板１の上に酸化シリ
コン膜２を形成し、酸化シリコン膜２の上にスパッタ法
によりアルミニウム膜３及び反射防止用のアモルファス
シリコン膜４を順次堆積する。
【０００３】次に、図２（ｂ）に示すように、アモルフ
ァスシリコン膜４の上に選択的に設けたフォトレジスト
膜５をマスクとしてアモルファスシリコン膜４及びアル
ミニウム膜３を順次エッチングして下層の配線を形成す
る。
ァスシリコン膜４の上に選択的に設けたフォトレジスト
膜５をマスクとしてアモルファスシリコン膜４及びアル
ミニウム膜３を順次エッチングして下層の配線を形成す
る。
【０００４】次に、図２（ｃ）に示すように、フォトレ
ジスト膜５及びアモルファスシリコン膜４を順次除去し
た後下層の配線を含む表面にプラズマＣＶＤ法により窒
化シリコン膜６を堆積し、窒化シリコン膜６の上にポリ
イミド樹脂膜７を形成する。
ジスト膜５及びアモルファスシリコン膜４を順次除去し
た後下層の配線を含む表面にプラズマＣＶＤ法により窒
化シリコン膜６を堆積し、窒化シリコン膜６の上にポリ
イミド樹脂膜７を形成する。
【０００５】次に、図２（ｄ）に示すように、ポリイミ
ド樹脂膜７の上にフォトレジスト膜８を塗布してハード
マスク９を用いコンタクトホール形成用のパターンを露
光する。
ド樹脂膜７の上にフォトレジスト膜８を塗布してハード
マスク９を用いコンタクトホール形成用のパターンを露
光する。
【０００６】次に、図３（ａ）に示すように、フォトレ
ジスト膜８を現像してパターニングし、フォトレジスト
膜８をマスクとしてポリミド樹脂膜７及び窒化シリコン
膜６並びに窒化チタン膜４を順次エッチングしてコンタ
クトホール１０を形成する。ここで、窒化チタン膜４は
エッチングせずに残しても良い。
ジスト膜８を現像してパターニングし、フォトレジスト
膜８をマスクとしてポリミド樹脂膜７及び窒化シリコン
膜６並びに窒化チタン膜４を順次エッチングしてコンタ
クトホール１０を形成する。ここで、窒化チタン膜４は
エッチングせずに残しても良い。
【０００７】次に、図３（ｂ）に示すように、コンタク
トホール１０を含む表面にアルミニウム膜９を堆積して
パターニングし、コンタクトホール１０を介して下層の
配線と接続する上層の配線１３を形成する。
トホール１０を含む表面にアルミニウム膜９を堆積して
パターニングし、コンタクトホール１０を介して下層の
配線と接続する上層の配線１３を形成する。
【０００８】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、層間絶縁膜上に設けたフォトレジスト膜
にコンタクトホール形成用パターンを露光する際に下層
配線のアルミニウム膜表面からの反射によって、パター
ニングされたフォトレジスト膜のマスク精度が低下し、
エッチングによるコンタクトホールの形状がばらつき、
上層配線のコンタクトホール内の段切れや下層配線と上
層配線のコンタクト抵抗のばらつきを生じ、結果として
特性変動や信頼性の低下を生ずるという問題があった。
回路装置では、層間絶縁膜上に設けたフォトレジスト膜
にコンタクトホール形成用パターンを露光する際に下層
配線のアルミニウム膜表面からの反射によって、パター
ニングされたフォトレジスト膜のマスク精度が低下し、
エッチングによるコンタクトホールの形状がばらつき、
上層配線のコンタクトホール内の段切れや下層配線と上
層配線のコンタクト抵抗のばらつきを生じ、結果として
特性変動や信頼性の低下を生ずるという問題があった。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上に設けたアルミニウム膜及び前記
アルミニウム膜上に設けた窒化チタン膜又は硅化タング
ステン膜からなる積層構造の下層配線と、前記下層配線
を含む表面に設けた層間絶縁膜と、前記層間絶縁膜に設
けたコンタクトホールと、前記コンタクトホールの下層
配線と接続して前記層間絶縁膜上に設けた上層配線とを
有する。
装置は、半導体基板上に設けたアルミニウム膜及び前記
アルミニウム膜上に設けた窒化チタン膜又は硅化タング
ステン膜からなる積層構造の下層配線と、前記下層配線
を含む表面に設けた層間絶縁膜と、前記層間絶縁膜に設
けたコンタクトホールと、前記コンタクトホールの下層
配線と接続して前記層間絶縁膜上に設けた上層配線とを
有する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１（ａ）〜（ｄ）は本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【００１２】まず、図１（ａ）に示すように、素子を形
成した半導体基板１の上に酸化シリコン膜２を形成し、
酸化シリコン膜２の上にスパッタ法により膜厚１．０μ
ｍ程度のアルミニウム膜３及び反射防止用の薄い窒化チ
タン膜４を順次堆積する。
成した半導体基板１の上に酸化シリコン膜２を形成し、
酸化シリコン膜２の上にスパッタ法により膜厚１．０μ
ｍ程度のアルミニウム膜３及び反射防止用の薄い窒化チ
タン膜４を順次堆積する。
【００１３】次に、図１（ｂ）に示すように、窒化チタ
ン膜４及びアルミニウム膜３を選択的に順次エッチング
して積層構造の下層の配線を形成する。
ン膜４及びアルミニウム膜３を選択的に順次エッチング
して積層構造の下層の配線を形成する。
【００１４】次に、図１（ｃ）に示すように、アルミニ
ウム膜３及び窒化チタン膜４の２層構造からなる下層の
配線を含む表面にプラズマＣＶＤ法により窒化シリコン
膜６を堆積し、窒化シリコン増６の上に膜厚１．５μｍ
程度のポリイミド樹脂膜７を設けて表面を平滑化する。
次に、ポリイミド樹脂膜７の上にフォトレジスト膜８を
塗布した後ハードマスク９を用いてフォトレジスト膜８
を露光する。ここで反射率が低く光の吸収性の良い窒化
チタン膜４が反射防止膜として働きフォトレジスト膜４
の露光精度が向上する。
ウム膜３及び窒化チタン膜４の２層構造からなる下層の
配線を含む表面にプラズマＣＶＤ法により窒化シリコン
膜６を堆積し、窒化シリコン増６の上に膜厚１．５μｍ
程度のポリイミド樹脂膜７を設けて表面を平滑化する。
次に、ポリイミド樹脂膜７の上にフォトレジスト膜８を
塗布した後ハードマスク９を用いてフォトレジスト膜８
を露光する。ここで反射率が低く光の吸収性の良い窒化
チタン膜４が反射防止膜として働きフォトレジスト膜４
の露光精度が向上する。
【００１５】次に、図１（ｄ）に示すように、フォトレ
ジスト膜８を現像してパターニングした後、フォトレジ
スト膜８をマスクとしてポリイミド樹脂膜７の上部を等
方性エッチングし、続いて異方性エッチングによりポリ
イミド樹脂膜７の下部及び窒化シリコン膜６，窒化チタ
ン膜４を順次除去して断面形状が盃状のコンタクトホー
ル１０を形成する。
ジスト膜８を現像してパターニングした後、フォトレジ
スト膜８をマスクとしてポリイミド樹脂膜７の上部を等
方性エッチングし、続いて異方性エッチングによりポリ
イミド樹脂膜７の下部及び窒化シリコン膜６，窒化チタ
ン膜４を順次除去して断面形状が盃状のコンタクトホー
ル１０を形成する。
【００１６】以後、従来例と同様に、フォトレジスト膜
８を除去し、コンタクトホール１０を含む表面にアルミ
ニウム膜を堆積してパターニングし、コンタクトホール
１０を介して下層の配線と接続する上層の配線を形成す
る。
８を除去し、コンタクトホール１０を含む表面にアルミ
ニウム膜を堆積してパターニングし、コンタクトホール
１０を介して下層の配線と接続する上層の配線を形成す
る。
【００１７】なお、反射防止膜として窒化チタン膜４の
代りに硅化タングステン膜を使用しても良く、フォトレ
ジスト膜のパターン精度を向上できる。
代りに硅化タングステン膜を使用しても良く、フォトレ
ジスト膜のパターン精度を向上できる。
【００１８】また、下層配線をアルミニウム膜と窒化チ
タン膜又は硅化タングステン膜の２層構造にすることに
より、エレクトロマイグレーション耐性も向上できる利
点がある。
タン膜又は硅化タングステン膜の２層構造にすることに
より、エレクトロマイグレーション耐性も向上できる利
点がある。
【００１９】
【発明の効果】以上説明したように本発明は、下層配線
の上面に反射防止膜として窒化チタン膜又は硅化タング
ステン膜を設けることにより、フォトレジスト膜のパタ
ーン精度を向上させ、その結果、コンタクトホールの寸
法精度を向上させ、下層配線と上層配線とのコンタクト
不良を防止し、コンタクト抵抗のばらつきを抑え、半導
体集積回路装置の信頼性を向上させるという効果を有す
る。
の上面に反射防止膜として窒化チタン膜又は硅化タング
ステン膜を設けることにより、フォトレジスト膜のパタ
ーン精度を向上させ、その結果、コンタクトホールの寸
法精度を向上させ、下層配線と上層配線とのコンタクト
不良を防止し、コンタクト抵抗のばらつきを抑え、半導
体集積回路装置の信頼性を向上させるという効果を有す
る。
【図面の簡単な説明】
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図２】従来の半導体集積回路装置の製造方法を説明す
るための工程順に示した半導体チップの断面図。
るための工程順に示した半導体チップの断面図。
【図３】従来の半導体集積回路装置の製造方法を説明す
るための工程順に示した半導体チップの断面図。
るための工程順に示した半導体チップの断面図。
１ 半導体基板 ２ 酸化シリコン膜 ３ アルミニウム膜 ４ 窒化チタン膜 ６ 窒化シリコン膜 ７ ポリイミド樹脂膜 ８，１２ フォトレジスト膜 ９ ハードマスク １０ コンタクトホール １１ アモルファスシリコン膜 １３ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/312 Ｎ 7352−4Ｍ 21/318 Ｍ 7352−4Ｍ
Claims (2)
- 【請求項１】 半導体基板上に設けたアルミニウム膜及
び前記アルミニウム膜上に設けた窒化チタン膜又は硅化
タングステン膜からなる積層構造の下層配線と、前記下
層配線を含む表面に設けた層間絶縁膜と、前記層間絶縁
膜に設けたコンタクトホールと、前記コンタクトホール
の下層配線と接続して前記層間絶縁膜上に設けた上層配
線とを有することを特徴とする半導体集積回路装置。 - 【請求項２】 層間絶縁膜が窒化シリコン膜とポリイミ
ド樹脂膜の積層構造である請求項１記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6780892A JPH0669350A (ja) | 1992-03-26 | 1992-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6780892A JPH0669350A (ja) | 1992-03-26 | 1992-03-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669350A true JPH0669350A (ja) | 1994-03-11 |
Family
ID=13355623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6780892A Withdrawn JPH0669350A (ja) | 1992-03-26 | 1992-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669350A (ja) |
-
1992
- 1992-03-26 JP JP6780892A patent/JPH0669350A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |