KR19980036987A - 반도체장치의 다층배선 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000007789 gas Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 2
- 239000005368 silicate glass Substances 0.000 claims 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 claims 1
- 229910052796 boron Inorganic materials 0.000 claims 1
- 229910001873 dinitrogen Inorganic materials 0.000 claims 1
- 239000010408 film Substances 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- -1 FTEOS Chemical compound 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- IOVCWXUNBOPUCH-UHFFFAOYSA-M Nitrite anion Chemical compound [O-]N=O IOVCWXUNBOPUCH-UHFFFAOYSA-M 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 반도체장치의 다층배선 형성방법을 제공하기 위한 것으로서, 이를 위해서는 반도체기판상에 복수개의 1차 배선라인들을 형성하고 상기 1차 배선라인들을 포함한 반도체기판상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층의 측벽을 제외한 전면에 제 2 절연층을 선택적으로 형성하는 공정과, 상기 제 2 절연층을 포함한 반도체기판 전면에 유기성분의 SOG층을 형성하고 상기 제 2 절연층의 소정깊이까지 식각되도록 평탄화하는 공정과, 노출된 제 2 절연층을 포함한 기판전면에 제 3 절연층을 형성하고 상기 1차 배선라인이 노출되도록 제 3 절연층과 SOG층을 선택적으로 제거하여 접속홀을 형성하는 공정과, 상기 접속홀을 포함한 반도체기판 전면에 2차 배선라인을 형성하는 공정을 포함하여 이루어져 공정을 간략화하고 평탄성을 향상시킨다.
Description
본 발명은 반도체장치의 배선에 관한 것으로 특히, 평탄성이 우수한 반도체 장치의 다층배선 형성방법에 관한 것이다.
일반적으로 알루미늄과 그 합금박막은 전기 전도도가 높고 건식식각에 의한 패턴 형성이 우수하다.
그리고 실리콘산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하여 반도체장치의 배선재료로서 널리 사용되어 왔다.
그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 메세화 다층화 되므로 토폴로지(topology)를 갖는 부분이나 콘택홀 또는 비아홀등의 내부에서 단차피복성(stepcoverage)이 중요한 문제로 대우되었다.
또한 다층배선에 있어서는 표면의 단차가 심해져서 배선의 단선, 스트레스마이그레션(stressmigration), 일렉트로마이그레션(electromigration)등의 문제점을 야기 시킨다.
이에 따라 반도체장치의 평탄화 방법으로서 회전도포법이 제안되었다.
이 회전도포법은 SOG(Spin On Glass)를 도포하고 이를 에치백하여 평탄화시키는 방법이다.
미국 등록특허 5,245,213(Sep. 14, 1993)호 에서는 유기계의 SOG를 형성하고 사진 식각공정을 통해 SOG표면의 단차가 높은 부분의 선택적으로 제거함으로서 평탄화를 이루는 기술이 제안되었다.
이하, 종래 반도체장치의 다층배선 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 2f는 종래 반도체장치의 다층배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 반도체기판(10)상에 서로 일정간격을 두고 복수개의 배선라인(11)들을 형성한다.
그리고 상기 배선라인(11)들을 포함한 반도체기판(10)전면에 제 1 절연막(12)을 증착한다.
제 1 절연막(12)상에 회전도포법을 이용하여 SOG층(13)을 형성한다.
이어, 도 1b에 도시한 바와같이 SOG층(13)상에 포토레지스트(14)를 도포한다.
그리고 상기 배선라인(11)의 단차로 인하여 높게 형성된 상기 SOG층(13)을 선택적으로 제거하기 위하여 상기 포토레지스트(14)를 패터닝한다.
도 1c에 도시한 바와같이 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 배선라인(11)의 단차로 인하여 높게 형성된 SOG층(13)을 선택적으로 제거한다.
이때 상기 SOG층(13)을 제거할 때 그 하부의 제 1 절연막(12)이 소정깊이까지 식각되도록 한다.
이어서, 도 1d에 도시한 바와 같이 패터닝된 포토레지스트(14)를 제거한 후 도 1e에 도시한 바와같이 노출된 SOG층(13)을 에치백하여 평탄화시킨다.
여기서 상기 SOG층(13)을 에치백할 경우 상기 제 1 절연막(12)의 일부도 함께 제거되는데 배선라인(11)에 의해 단차를 갖고 형성된 제 1 절연막(12)중 낮은 부위에 SOG층(13)은 그대로 남게된다.
그리고 도 1f에 도시된 바와같이 평탄화된 제 1 절연막(12) 및 SOG층(13)상에 제 2 절연막(15)을 증착하여 평탄성을 향상시키고자 하였다.
그러나 이와같은 종래 반도체장치의 다층배선 형성방법은 다음과 같은 문제점이 있었다.
첫째, 평탄성을 향상시키기 위해 사진 및 식각공정이 필요로 하므로 공정이 복잡하다.
둘째, 평탄성을 향상시키기 위해 SOG층 및 절연막의 일부를 제거함에 있어 사진작업의 공정 여유도가 없어 오히려 평탄성을 악화시킨다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위해 안출한 것으로서 평탄화를 위한 공정을 간략화하고 우수한 평탄도를 갖는 반도체장치의 다층배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1f는 종래 반도체장치의 다층배선 형성방법을 나타낸 공정단면도
도 2a 내지 2f는 본 발명의 반도체장치의 다층배선 형성방법을 나타낸 공정단면도
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체기판22 : 1차 배선라인
23 : 제 1 절연층23a : 제 2 절연층
24 : SOG층25 : 제 3 절연층
26 : 2차 배선라인
상기의 목적을 달성하기 위한 본 발명의 반도체장치의 다층배선 형성방법은 반도체기판상에 복수개의 1차 배선라인들을 형성하고 상기 1차 배선라인들을 포함한 반도체기판상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층의 측벽을 제외한 전면에 제 2 절연층을 선택적으로 형성하는 공정과, 상기 제 2 절연층을 포함한 반도체기판 전면에 유기성분의 SOG층을 형성하고 상기 제 2 절연층의 소정깊이까지 식각되도록 평탄화하는 공정과, 노출된 제 2 절연층을 포함한 기판전면에 제 3 절연층을 형성하고 상기 1차 배선라인이 노출되도록 제 3 절연층과 SOG층을 선택적으로 제거하여 접속홀을 형성하는 공정과, 상기 접속홀을 포함한 반도체기판 전면에 2차 배선라인을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 반도체장치의 다층배선 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 2f는 본 발명에 따른 반도체장치의 다층배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 반도체기판(21)상에 서로 일정간격을 갖는 복수개의 1차 배선라인(22)들을 형성한다.
그리고 1차 배선라인(22)들을 포함한 반도체기판(21)전면에 제 1 절연층(23)을 형성한다.
이때 상기 제 1 절연층(23)은 ECR(Electro Cycro Resonance)을 이용한 화학기상증착법(CVD)이나 PECVD(Plasma Enhanced CVD), 상압 CVD법 또는 저압 CVD법등을 이용하여 형성하고 그 물질은 산화물(Oxide)이다.
그리고 상기 제 1 절연층(23)의 형성온도는 150~450℃로서 TEOS(Tetra Ethyl Ortho Silicate)나 FTEOS, SiH4/O2등을 이용하여 증착한다.
또한 상기 제 1 절연층(23)의 두께는 500~5000Å으로 한다.
이어 도 2b에 도시한 바와같이 상기 제 1 절연층(23)을 포함한 반도체기판(21) 전면에 N2가스를 이용한 이온주입 또는 N2/NH3가스를 이용한 고밀도 플라즈마(HDP : High Density Plasma)에 바이어스(Bias) 방식을 추가하여 상기 제 1 절연층(23)의 상부가 옥시나이트라이드 또는 나이트라이드화 되어 제 2 절연층(23a)이 형성된다.
따라서 상기 제 1 절연층(23)과 제 2 절연층(23a)의 두께를 합한 값은 상기 초기 제 1 절연층(23)의 두께와 동일하다.
이때 상기 제 1 절연층(23)의 측벽에는 이온주입 또는 바이어스 방식에 의하여 공정이 이루어지므로 N2또는 N2/NH3가스가 존재하지 않는다.
여기서 상기 가스들 대신에 PH3가스를 이용한 이온주입 또는 고밀도 플라즈마에 바이어스 방식을 추가하는 공정을 실시하면 상기 옥시나이트라이드 또는 나이트라이드 대신에 PSG(Phosphorus)를 형성할 수 있다.
그리고 상기 PSG 대신에 BPSG, 또는 BSG를 형성하는 것도 가능하다.
이어, 도 2c에 도시한 바와같이 상기 제 2 절연층(23a)을 포함한 반도체기판(21)전면에 회전도포법을 이용하여 유기성분의 SOG(Spin on glass) 층(24)을 형성한다.
이어, 도 2d에 도시한 바와같이 SOG층(24)이 형성된 반도체기판(21)전면을 에치백하여 평탄화시킨다.
즉, CF4, CHF3등의 가스를 이용하여 에치백하면 상기 SOG층(24)의 상부부터 제거되기 시작하며 시간이 경과함에 따라 상기 제 2 절연층(23a)의 높은 부위가 노출된다.
이에 계속적으로 식각이 이루어지면, 상기 제 2 절연층(23a)의 식각속도가 상기 SOG층(24)의 식각속도 보다 크므로 상기 제 1 절연층(23)의 표면이 노출되기 이전에 평탄화가 이루어진다.
상기 평탄화과정을 보다 상세히 설명하면 다음과 같다.
즉, SOG층(24)을 전면 에치백공정으로 제거하다 보면 제 2 절연층(23a)의 상부가 노출된다.
이때 상기 제 2 절연층(23a)은 옥시나이트라이드 또는 나이트라이트 이므로 상기 제 2 절연층(23a)이 계속하여 식각되면 상기 식각에 따라 발생되는 옥시젼(oxygen)의 양은 매우 소량이다.
따라서 식각공정에 따라 발생되는 옥시젼은 C를 포함하고 있는 SOG층(24)의 식각특성에는 아무런 영향을 주지 않는다.
결과적으로 SOG층(24)과 나이트라이드 간의 식각 선택비가 변하지 않고 그대로 유지하므로서 용이하게 평탄화를 이룰 수 있다.
여기서 상기 제 2 절연층(23a)이 옥시나이트라이드 또는 나이트라이드가 아니고 PSG일 경우의 평탄화과정은 다음과 같다.
즉, SOG층(24)이 식각되어짐에 따라 제 2 절연층(23a)의 상부가 노출된다.
이때 상기 PSG는 통상의 산화막에 비해 식각속도가 크다.
따라서 산화막과 SOG층(24)에 비해 PSG와 SOG층(24)의 경우가 식각 선택비가 크므로 쉽게 에치백이 이루어져 평탄화가 용이해진다.
다음, 도 2e에 도시한 바와같이 노출된 제 2 절연층(23a) 및 SOG층(24)상에 제 3 절연층(25)을 형성한다.
이때 상기 제 3 절연층(25)은 ECR(Electro Cycro Resonance)을 이용한 화학기상증착법(CVD)이나 PECVD(Plasma Enhanced CVD), 상압 CVD법 또는 저압 CVD법등을 이용하여 형성하고 그 물질은 산화물(Oxide)이다.
또한 상기 제 3 절연층(25)은 150~450℃의 온도에서 TEOS(Tetra Ethyl Ortho Silicate)나 FTEOS, SiH4/O2등을 이용하여 형성한다.
그리고 그 증착두께는 1000~5000Å이다.
그리고 상기 제 3 절연층(25)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 상기 1차 배선라인(22)의 표면이 노출되도록 상기 제 3 절연층(25)과 제 2 절연층(23a)을 선택적으로 제거하여 접속홀을 형성한다.
이어, 도 2f에 도시한 바와 같이 상기 접속홀을 포함한 반도체기판(21) 전면에 2차 배선라인(26)을 형성한다.
여기서 상기 제 3 절연층(25)을 형성하지 않고 상기 제 2 절연층(23a)만을 사진식각 공정으로 패터닝하여 접속홀을 형성한 후 2차 배선라인(26)을 형성하는 공정이 적용가능하다.
이상 상술한 바와 같이 본 발명의 반도체장치의 다층배선 형성방법은 다음과 같은 효과가 있다.
첫째, 유기 SOG를 전면 에치백에 의한 평탄화시 하층의 절연막에서 발생하는 물질에 의한 SOG의 식각율이 변화가 없으므로 쉽게 평탄화가 이루어진다.
둘째, SOG를 전면 에치백에 의한 평탄화시 하층의 높은 부위에 함유되어 있는 물질로 인하여 하층의 높은 부위가 식각이 보다 빠르게 되므로 쉽게 평탄화가 이루어진다.
셋째, 동일배선에서 그의 측벽과 상부가 서로 다른 물질을 포함하고 있으므로 절연막의 유전율에 직접적인 영향을 미치지않아 유전율이 낮은 절연막을 형성할 수 있다.
넷째, 식각정지층을 별도로 형성할 필요가 없다.
Claims (17)
- 반도체기판상에 복수개의 1차 배선라인들을 형성하고 상기 1차 배선라인들을 포함한 반도체기판상에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층의 측벽을 제외한 전면에 제 2 절연층을 선택적으로 형성하는 공정과,상기 제 2 절연층을 포함한 반도체기판 전면에 유기성분의 SOG층을 형성하고 상기 제 2 절연층의 소정깊이까지 식각되도록 평탄화하는 공정과,노출된 제 2 절연층을 포함한 기판전면에 제 3 절연층을 형성하고 상기 1차 배선라인이 노출되도록 제 3 절연층과 SOG층을 선택적으로 제거하여 접속홀을 형성하는 공정과,상기 접속홀을 포함한 반도체기판 전면에 2차 배선라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 2 절연층은 옥시나이트라이드(Oxinitride), 나이트라이드 또는 PSG인 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 2 절연층은 상기 제 1 절연층이 형성된 상태에서 질소(N2)가스를 이용한 이온주입방식으로 형성하는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 2 절연층은 N2/NH3가스를 이용한 고밀도 플라즈마에 바이어스(Bias)를 추가하여 형성하는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 2 절연층은 PH3가스를 이용한 이온주입방식 또는 고밀도 플라즈마에 바이어스를 추가하여 형성하는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제3항에 있어서,상기 제 1 절연층은 산화막인 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 3 절연층의 물질은 SOG(Spin on Glass)인 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 1 절연층의 측벽에는 질소가스 또는 PH3가스가 포함되지 않는 것을 특징으로 하는 반도체장치의 다층배선 형성방법/
- 제1항에 있어서,상기 평탄화공정은 상기 제 3 절연층을 에치백하여 이루어지는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 1 절연층의 두께는 500~5000Å인 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 4 절연층의 두께는 1000~5000Å인 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제2항에 있어서,상기 PSG 대신에 BPSG(Boron Phosphorus silicate glass), BSG(Boron silicate glass)중 어느 하나인 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제9항에 있어서,상기 에치백공정시 사용되는 가스는 CF4또는 CHF3가스를 포함하는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 3 절연층을 형성하지 않고 이후의 공정을 수행하는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 1 절연층과 제 2 절연층의 두께를 합한 값은 초기 제 1 절연층의 두께와 동일한 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 1 절연층과 제 3 절연층은 ECR(Electro Cycro Resonance)을 이용한 화학기상증착법(CVD)이나 PECVD(Plasma Enhanced CVD), 상압 CVD법 또는 저압 CVD법등을 이용하여 형성하는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제1항에 있어서,상기 제 1 절연층의 두께는 500~5000Å로 하고 상기 제 3 절연층의 두께는 1000~5000Å로 하는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960055669A KR100236052B1 (ko) | 1996-11-20 | 1996-11-20 | 반도체장치의 다층배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960055669A KR100236052B1 (ko) | 1996-11-20 | 1996-11-20 | 반도체장치의 다층배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980036987A true KR19980036987A (ko) | 1998-08-05 |
| KR100236052B1 KR100236052B1 (ko) | 1999-12-15 |
Family
ID=19482655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960055669A Expired - Fee Related KR100236052B1 (ko) | 1996-11-20 | 1996-11-20 | 반도체장치의 다층배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100236052B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346294B1 (ko) * | 1998-03-11 | 2002-07-26 | 닛뽕덴끼 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| KR100604587B1 (ko) * | 1999-12-24 | 2006-07-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267283A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0684900A (ja) * | 1992-08-31 | 1994-03-25 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1996
- 1996-11-20 KR KR1019960055669A patent/KR100236052B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346294B1 (ko) * | 1998-03-11 | 2002-07-26 | 닛뽕덴끼 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| KR100604587B1 (ko) * | 1999-12-24 | 2006-07-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100236052B1 (ko) | 1999-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19961120 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19961120 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
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|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19990809 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19990929 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19990930 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20020820 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030814 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040820 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050822 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060818 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070827 Start annual number: 9 End annual number: 9 |
|
| PR1001 | Payment of annual fee |
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|
| PR1001 | Payment of annual fee |
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|
| FPAY | Annual fee payment |
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| PR1001 | Payment of annual fee |
Payment date: 20100825 Start annual number: 12 End annual number: 12 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
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