KR100698998B1 - 실리콘 함유 절연막을 갖는 반도체 장치의 제조 방법 - Google Patents
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Abstract
드라이 에칭 공정에 있어서, 에칭해야 할 층과, 그 아래의 에칭 스토퍼막과의 충분한 선택비를 확보하는 것이 가능한 에칭 기술을 이용하여 반도체 장치를 제조하는 방법을 제공한다.
실리콘을 함유하는 절연 재료로 이루어진 절연막의 표면을 마스크 패턴으로 피복한다. 마스크 패턴을 마스크로 하여, C4F8 가스와 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴) 가스를 포함하는 에칭 가스를 이용하여, 절연막을 드라이 에칭한다.
드라이 에칭, 절연막, 에칭 가스, 에칭 속도, 에칭 스토퍼막
Description
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 실시예에서 이용한 RIE 장치의 개략도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 부분 절단 사시도.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 부분 절단 사시도.
도 7은 C5F8 가스의 함유량과, 에칭 속도와의 관계를 나타내는 그래프.
도 8은 본 발명의 제3 및 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리 절연 영역
3 : MOSFET
5 : 층간 절연막
6, 6S, 6D : 플러그
6R, 16R, 26R : 내습성 링
10, 20 : 에칭 스토퍼막
11 : 배선층 절연막
11S, 11D, 32 : 배선홈
12, 22, 31 : 레지스트막
12S, 12D, 22H, 22R : 개구
15, 25, 25R : 배리어 메탈층
16, 26 : Cu 배선
21 : 비아층 절연막
21H : 비아홀
21R : 홈
30 : 유기물
50, 60 :기초의 층간 절연막
51 : 구리 배선
52, 62 : 에칭 스토퍼막
53, 63 : 절연막
61 : 플러그
100 : 챔버
101 : 하부 전극
102 : 상부 전극
103 : 배기구
104 : 바이어스 전원
105, 107 : 임피던스 매칭 회로
106 : 소스 전원
109 : 가스 도입구
110 : 기판
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 실리콘을 함유하는 절연막을, 그 기초의 막(underlying film)을 에칭 스토퍼막으로서 드라이 에칭하는 공정을 갖는 반도체 장치의 제조 방법에 관한 것이다.
층간 절연막으로 피복된 MOSFET의 소스 및 드레인 영역에, 층간 절연막 상의 배선을 접촉시키기 위해, 층간 절연막을 관통하는 컨택트홀이 형성된다. 통상, 층 간 절연막의 막 두께는 변동(dispersion)이 있다. 또한, 소스 및 드레인 영역용의 컨택트홀과, 게이트 전극 상의 컨택트홀을 동시에 형성하는 경우도 있다. 일반적으로, 소스 및 드레인 영역 상의 층간 절연막은 게이트 전극 상의 층간 절연막보다 두껍다.
층간 절연막의 두꺼운 부분에서도 컨택트홀을 재현성 좋게 관통시키기 위해, 일반적으로 오버 에칭이 행해진다. 오버 에칭에 의한 소스 영역이나 드레인 영역의 손상을 방지하기 위해, 층간 절연막보다 에칭 속도가 느린 재료로 이루어진 에칭 스토퍼막이 층간 절연막의 기초 막의 표면 상에 배치된다. 층간 절연막이 산화실리콘(SiO2)으로 형성되는 경우, 에칭 스토퍼막은, 예를 들면 질화실리콘(SiN)으로 형성된다.
반도체 집적 회로 장치의 패턴의 미세화에 따라, 컨택트홀을 자기 정합적으로 형성하는 방법(Self-Aligned contact: SAC)이 채용되고 있다. SAC 방식에서는, 게이트 전극의 측면 및 상면을 에칭 스토퍼막으로 피복하고, 그 위에 층간 절연막이 형성된다. 소스 및 드레인 영역의 표면을 노출시키는 컨택트홀을 형성할 때에 에칭 스토퍼막이 게이트 전극을 보호하고 있기 때문에, 게이트 전극의 노출을 방지할 수 있다.
Al 배선을 이용하여 다층 배선층을 형성하는 경우, Al 배선 상에 산화 방지용의 TiN막이나 반사 방지용의 SiON막이 형성된다. 층간 절연막에 비아홀을 형성할 때에, 이 TiN막이나 SiON막이 에칭 스토퍼막으로서 작용한다.
이들 에칭 스토퍼막에서 에칭을 재현성 좋게 정지시키기 위해, 층간 절연막과 에칭 스토퍼막과의 에칭 속도비(선택비)를 높게 할 필요가 있다. 종래, C4F8 가스에 일산화탄소(CO)를 첨가함으로써, 높은 선택비를 실현하고 있었다.
최근, 배선 저항을 낮게 하여 반도체 집적 회로 장치의 성능 향상을 도모하기 위해, Cu 배선을 상감법으로 형성하는 기술이 채용되기 시작하고 있다. 단일 상감법에서는, 하층 Cu 배선 상에 비아층 절연막을 형성하고, 이 비아층 절연막에 비아홀이 형성된다. 비아홀 형성 후, 에칭 마스크로서 이용된 레지스트 패턴이 산소 플라즈마를 이용하여 애싱 제거된다.
레지스트 패턴의 애싱 시에 기초의 Cu 배선이 노출되어 있으면, Cu 배선이 산화되기 때문에, 통상, Cu 배선의 상면이 질화실리콘 등으로 이루어진 산화 방지막으로 보호된다. 비아홀의 저면에 산화 방지막을 남긴 상태에서, 레지스트 패턴이 애싱된다. 즉, 이 산화 방지막은 비아홀 형성 시의 에칭 스토퍼막으로서도 작용한다. 레지스트 패턴을 제거한 후, 비아홀의 저면에 남아 있는 산화 방지막을 에칭하여 Cu 배선을 노출시킨다.
에칭 장치의 불안정성, 층간 절연막의 막 두께의 변동, 기판면 내에 있어서의 에칭 속도의 변동 등이 있기 때문에, 비아홀 형성 시에 오버 에칭이 행해진다. 또한, 마이크로 로딩 효과에 의해, 어스펙트비가 높은 비아홀의 에칭 속도가 느려진다.
통상, 칩의 외주에 금속으로 이루어진 내습성 링이 배치된다. 비아홀을 형 성함과 동시에, 칩 외주에 내습성 링을 배치하기 위한 홈 패턴이 형성된다. 이 홈 패턴은 비아홀에 비해 어스펙트비가 낮기 때문에, 홈 패턴의 에칭 속도가 비아홀의 에칭 속도보다 빨라진다. 이 때문에, 홈 패턴의 오버 에칭량이 커진다.
또한, 상감법으로 형성하는 배선용의 홈 패턴의 크기도 다양하고, 이들의 어스펙트비는 일정하지 않다. 비교적 어스펙트비가 낮은 홈 패턴은 큰 오버 에칭을 받는다.
큰 오버 에칭을 받는 비아홀이나 홈 패턴의 저면에 재현성 좋게 산화 방지막을 남기기 위해, 비아층 절연막이나 배선층 절연막과, 에칭 스토퍼막과의 선택비가 커지는 에칭 조건에서, 비아홀이나 홈 패턴을 형성할 필요가 있다.
종래의 에칭 기술에서는 충분한 에칭 선택비가 얻어지지 않기 때문에, 오버 에칭에 의해, 비아홀이나 홈 패턴의 저면의 에칭 스토퍼막이 소멸되어 Cu 배선이 노출되기 쉽다. Cu 배선이 노출되면, 레지스트 패턴의 애싱 시에 Cu 배선이 산화된다.
본 발명의 목적은, 드라이 에칭 공정에 있어서, 에칭해야 할 층과, 그 아래의 에칭 스토퍼막과의 충분한 선택비를 확보하는 것이 가능한 에칭 기술을 이용하여 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 관점에 따르면, 실리콘을 함유하는 절연 재료로 이루어진 절연막의 표면을, 마스크 패턴으로 피복하는 공정과, 상기 마스크 패턴을 마스크로 하 여, C4F8 가스와 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)을 만족시킴) 가스를 포함하는 에칭 가스를 이용하여, 상기 절연막을 드라이 에칭하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
C4F8 가스와 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)을 만족시킴) 가스를 포함하는 에칭 가스를 이용함으로써, 절연막 아래의 에칭 스토퍼막에 대한 절연막의 에칭 선택비를 높게 할 수 있다.
본 발명의 다른 관점에 따르면, 표면에 금속 배선의 상면이 노출된 반도체 기판을 준비하는 공정과, 상기 반도체 기판의 표면 상에, 제1 절연 재료로 이루어진 에칭 스토퍼막을 형성하는 공정과, 상기 에칭 스토퍼막 상에, 그 에칭 스토퍼막과는 에칭 내성이 다르고, Si를 함유하는 제2 절연 재료로 형성된 절연막을 퇴적하는 공정과, 상기 절연막의 표면을, 상기 금속 배선과 중첩되는 위치에 개구를 갖는 레지스트 패턴으로 피복하는 공정과, 상기 레지스트 패턴을 마스크로 하고, 에칭 가스로서 C4F8 및 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴)를 포함하는 에칭 가스를 이용하여, 상기 절연막을 드라이 에칭하여 오목부를 형성하고, 그 오목부의 바닥에 상기 에칭 스토퍼막을 노출시키는 공정과, 상기 금속 배선이 상기 에칭 스토퍼막으로 피복된 상태에서, 상기 레지스트 패턴을 제거하는 공정과, 상기 드라이 에칭 공정에서 노출된 상기 에칭 스토퍼막을 제거하여, 상기 금속 배선의 일부를 노출시키는 공정과, 상기 드라이 에칭 공정에서 에칭된 오목부 내에 도전 재료를 매립하여, 상기 금속 배선에 접속된 도전 부재를 형성하는 공정을 갖고, 상 기 에칭 가스로 에칭했을 때의, 상기 제1 절연 재료의 에칭 속도가 상기 제2 절연 재료의 에칭 속도보다 느린 반도체 장치의 제조 방법이 제공된다.
에칭 스토퍼막에 대한 절연막의 에칭 선택비를 높게 할 수 있기 때문에, 오목부의 저면에 에칭 스토퍼막을 재현성 좋게 남길 수 있다. 이 때문에, 레지스트 패턴을 제거할 때에 금속 배선의 산화를 방지할 수 있다.
<실시예>
도 1∼도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 1에 도시한 바와 같이, 실리콘 기판(1)의 표층부에 소자 분리 절연 영역(2)을 형성하고, 활성 영역을 획정한다. 소자 분리 절연 영역(2)은 실리콘 국소 산화(LOCOS) 또는 셸로우 트렌치 아이솔레이션(STI) 등에 의해 형성된다. 활성 영역 상에 MOSFET(3)을 형성한다. MOSFET(3)은 게이트 전극(3G), 소스 영역(3S), 및 드레인 영역(3D)을 포함하여 구성된다.
MOSFET(3)을 피복하도록, 실리콘 기판(1) 상에 산화실리콘(SiO2)으로 이루어진 층간 절연막(5)을 형성한다. 층간 절연막(5)은, 예를 들면 화학 기상 성장(CVD)에 의해 형성된다. 층간 절연막(5)을 관통하는 복수의 비아홀을 형성하고, 이 비아홀 내에 텅스텐(W)으로 이루어진 플러그를 매립한다. 플러그(6S, 6D)가 각각 소스 영역(3S) 및 드레인 영역(3D)에 접속된다. 또, 비아홀의 내면 상에는 TiN 등으로 이루어진 배리어 메탈층이 배치된다.
층간 절연막(5) 상에 SiN으로 이루어진 두께 30㎚의 에칭 스토퍼막(10)을 형성한다. 에칭 스토퍼막(10)은, 예를 들면 플라즈마 여기형 CVD에 의해 형성할 수 있다. 에칭 스토퍼막(10) 상에, 플루오로실리케이트 유리(FSG)로 이루어진 두께 500㎚의 배선층 절연막(11)을 형성한다. 배선층 절연막(11)은, 예를 들면 원료 가스로서 SiH4, SiF4, N2O 및 N2를 이용한 플라즈마 여기형 CVD에 의해 형성할 수 있다.
배선층 절연막(11) 상에 레지스트막(12)을 형성한다. 포토리소그래피 기술을 이용하여, 레지스트막(12)에 플러그(6S)의 상방을 통과하는 가늘고 긴 개구(12S), 및 플러그(6D)의 상방을 통과하는 가늘고 긴 개구(12D)를 형성한다. 개구(12S)의 폭은 약 0.25㎛이고, 개구(12D)의 폭은 약 0.5㎛이다.
도 2에 도시한 바와 같이, 레지스트막(12)을 마스크로 하여 배선층 절연막(11)을 에칭하고, 개구(12S, 12D)에 대응한 배선홈(11S, 11D)을 형성한다. 배선층 절연막(11)의 에칭은 반응성 이온 에칭(RIE)에 의해 행해진다. 본 실시예에서는, 도쿄 일렉트론 주식회사제의 RIE 장치(UNITY85-IEM)를 이용하였다. 상세한 에칭 조건에 대해서는 후에 설명한다.
마이크로 로딩 효과로 인하여, 넓은 홈(11D)쪽이 좁은 홈(11S)보다 빠르게 에칭된다. 이 때문에, 좁은 홈(11S)의 저면에 에칭 스토퍼막(10)이 노출된 시점에서 에칭을 정지하면, 넓은 홈(11D)의 저면의 에칭 스토퍼막(10)의 상층부가 에칭된다. 배선홈(11S, 11D)을 형성한 후, 레지스트막(12)을 애싱 제거하고, 그 후, 홈(11S, 11D)의 저면에 노출되어 있는 에칭 스토퍼막(10)을 CHF3과 O2와의 혼합 가스를 이용하여 에칭한다.
도 3에 도시한 상태에 도달할 때까지의 공정을 설명한다. 배선홈(11S, 11D)의 내면 및 배선층 절연막(11)의 표면 상을 Ta 등으로 이루어진 배리어 메탈층(15)으로 피복한다. 배리어 메탈층(15)의 표면 상에 Cu로 이루어진 시드층을 형성하고, 전해 도금에 의해 배선홈(11S, 11D) 내를 Cu막으로 매립한다. 화학 기계 연마(CMP)에 의해, 여분의 Cu막 및 배리어 메탈층을 제거한다. 배선층 절연막(11)의 상면이 노출되고, 배선홈(11S, 11D) 내에 매립된 Cu 배선(16)이 남는다.
도 4는 RIE 장치의 개략도를 나타낸다. 챔버(100) 내에, 하부 전극(101) 및 상부 전극(102)이 서로 거의 평행하게 배치되어 있다. 가스 도입구(109)로부터 챔버(100) 내에 에칭 가스가 도입되고, 미반응의 에칭 가스나 반응 생성물이 배기구(103)를 통해 배출된다. 소스 전원(106)이 임피던스 매칭 회로(107)를 통해 상부 전극(102)에, 주파수 27㎒의 고주파 전압을 인가한다. 바이어스 전원(104)이, 임피던스 매칭 회로(105)를 통해 하부 전극(101)에 주파수 800㎑의 고주파 전압을 인가한다. 하부 전극(101) 상에 처리해야 할 기판(110)이 배치된다.
다음으로, 도 2에 도시한 배선층 절연막(11)의 에칭 조건에 대하여 설명한다. 사용한 에칭 가스는 환형 포화(cyclic and saturated) C4F8, 체인 형상의 불포화(chained and unsaturated) C5F8, Ar, CO 및 O2를 포함하고, 이들 가스의 유량은 각각 6sccm, 4sccm, 300sccm, 100sccm, 10sccm이다. 챔버(100) 내의 압력은 5.3㎩(40mTorr), 상부 전극(102)에 공급되는 소스 파워는 600W, 하부 전극(101)에 공급되는 바이어스 파워는 1400W, 하부 전극(101)의 온도는 20℃이다.
이 조건 하에서, SiN막의 에칭 속도에 대한 FSG막의 에칭 속도의 비(선택비)는 약 20이었다. 또한, 좁은 홈(11S)의 에칭 속도는 약 400㎚/분이고, 넓은 홈(11D)의 에칭 속도는 약 500㎚/분이었다. 좁은 홈(11S)의 저면에 에칭 스토퍼막(10)을 재현성 좋게 노출시키기 위해, 20%의 오버 에칭을 행하였다. 즉, 에칭 시간을, 좁은 홈(11S)의 에칭 속도로 600㎚(배선층 절연막(11)의 두께 500㎚×1.2) 깊이의 홈이 형성되는 시간(90초)으로 하였다.
좁은 홈(11S)의 저면에서, 두께 100㎚(600㎚-500㎚)에 대응하는 오버 에칭이 행해진다. 이 오버 에칭에 의해, 좁은 홈(11S)의 저면에 노출된 에칭 스토퍼막(10)이 에칭되는 깊이는 5㎚(100㎚×1/20)이다.
넓은 홈(11D)의 에칭 속도로 90초의 에칭이 행해지면, 에칭량은 750㎚로 된다. 배선층 절연막(11)의 두께가 500㎚이기 때문에, 오버 에칭량은 250㎚이다. SiN막에 대한 FSG막의 선택비가 20이기 때문에, 오버 에칭에 의해, 넓은 홈(11D)의 저면에 노출된 에칭 스토퍼막(10)이 에칭되는 양은 12.5㎚로 된다.
에칭 스토퍼막(10)의 두께가 30㎚이기 때문에, 넓은 홈(11D)의 저면에도 충분한 두께의 에칭 스토퍼막(10)을 남길 수 있다. 이 때문에, 에칭 스토퍼막(10) 아래의 플러그(6S, 6D)가 에칭되는 것을 방지할 수 있다.
비교를 위해, C5F8 가스를 첨가하지 않고 에칭을 행하였다. 사용한 에칭 가 스는 환형 포화 C4F8, Ar, CO 및 O2를 포함하고, 유량은 각각 10sccm, 200sccm, 75sccm 및 6sccm이다. 챔버 내 압력은 8㎩(60mTorr), 소스 파워는 600W, 바이어스 파워는 1300W, 하부 전극 온도는 20℃이다.
이 에칭 조건 하에서 에칭 선택비는 8이었다. 이 에칭 조건에서 좁은 홈(11S)을 20% 오버 에칭하였다고 하면, 넓은 홈(11D)의 저면의 에칭 스토퍼막(10)이 약 31.3㎚만큼 에칭되게 된다. 에칭 스토퍼막(10)의 두께를 30㎚로 하고 있기 때문에, 넓은 홈(11D)의 저면에 플러그(6D)가 노출되고, 플러그(6D)의 일부가 에칭되게 된다.
상술한 비교로부터, 에칭 가스 중의 C5F8 가스가 에칭 선택비를 높이고 있다고 생각된다. 또, CO 가스를 첨가함으로써, 에칭 선택비를 높일 수 있는 것이 알려져 있지만, CO 가스의 첨가만으로는 불충분하고, C5F8 가스를 첨가함으로써, 보다 선택비를 높일 수 있다. 또한, O2 가스는 에칭의 제거성(clearance quality)을 높이는 작용을 갖는다. Ar 가스는 이온 어시스트용의 가스이다.
다음으로, 도 5를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 5의 (a)에 도시한 바와 같이, 배선층 절연막(11)에 형성된 배선홈 내에 Cu 배선(16)이 매립되어 있다. 배선층 절연막(11) 및 그보다도 아래의 구조는, 도 1의 (c)에 도시한 제1 실시예에 따른 방법과 마찬가지의 방법으로 형성된다. 칩의 외주선의 약간 내측에, 칩의 외주를 따르도록 내습성 링(6R, 16R)이 형성되어 있 다. 내습성 링(6R)은 텅스텐 플러그(6)의 형성과 동일한 공정으로 형성되고, 내습성 링(16R)은 Cu 배선(16)의 형성과 동일한 공정으로 형성된다.
배선층 절연막(11) 상에, 질화실리콘으로 이루어진 두께 50㎚의 에칭 스토퍼막(20)을 형성한다. 에칭 스토퍼막(20)은, 예를 들면 플라즈마 여기형 CVD로 형성되고, Cu 배선(16)의 확산 방지막 겸 산화 방지막으로서 작용한다. 에칭 스토퍼막(20) 상에, FSG로 이루어진 두께 1000㎚의 비아층 절연막(21)을 형성한다. 비아층 절연막(21)은 예를 들면 플라즈마 여기형 CVD로 형성된다.
비아층 절연막(21) 상에 레지스트막(22)을 형성한다. 레지스트막(22)에 비아홀 형성을 위한 개구(22H) 및 내습성 링용의 홈을 형성하기 위한 개구(22R)를 형성한다. 개구(22H)는 Cu 배선(16)과 중첩되도록 배치되고, 개구(22R)는 내습성 링(16R)의 상방에, 내습성 링(16R)을 따라 배치된다.
레지스트막(22)을 마스크로 하여 비아층 절연막(21)을 에칭한다. 상세한 에칭 조건에 대해서는 후에 설명한다. 개구(22H)에 대응하는 비아홀(21H) 및 개구(22R)에 대응하는 홈(21R)이 형성된다. 비아홀(21H) 및 홈(21R)의 저면에 에칭 스토퍼막(20)이 노출된다.
도 5의 (b)에 도시한 바와 같이, 레지스트막(22)을 애싱 제거한다. 이 때, Cu 배선(16) 및 내습성 링(16R)의 상면이 에칭 스토퍼막(20)으로 피복되어 있기 때문에, Cu 배선(16) 및 내습성 링(16R)의 산화를 방지할 수 있다.
도 6의 (c)에 도시한 바와 같이, 비아홀(21H) 및 홈(21R)의 내부에 높이가 500㎚ 이하가 되도록 유기물(30)을 매립한다. 유기물(30)은, 예를 들면, 감광제를 제거한 레지스트재이다. 비아층 절연막(21) 상에, 비아홀(21H) 및 홈(21R)과 중복되는 개구를 갖는 레지스트막(31)을 형성한다.
레지스트막(31)을 마스크로 하여 비아층 절연막(21)의 에칭을 행한다. 에칭 스토퍼막(20)은 유기물(30)로 보호되고 있기 때문에, 에칭되지 않는다. 그 후, 레지스트막(31)을 애싱 제거한다. 이 때, 유기물(30)도 함께 제거된다.
도 6의 (d)에 도시한 바와 같이, 저면에 비아홀(21H)이 이어지는 배선홈(32)이 형성된다. 또한, 홈(21R)의 상방의 폭이 넓어진다. 그 후, 비아홀(21H) 및 홈(21R)의 저면에 노출되어 있는 에칭 스토퍼막(20)을 CHF3과 O2와의 혼합 가스를 이용하여 에칭한다.
비아홀(21H) 및 홈(21R)의 저면에, 각각 Cu 배선(16) 및 내습성 링(16R)이 노출된다. 도 3에서 설명한 방법과 마찬가지로, 배리어 메탈층 및 시드층의 형성, Cu 막의 매립, 및 CMP을 행한다. 비아홀(21H) 및 배선홈(32)의 내면에 배리어 메탈층(25)이 형성되고, 비아홀(21H) 및 배선홈(32) 내부가 Cu 배선(26)으로 매립된다. 홈(22R)의 내면에 배리어 메탈층(25R)이 형성되고, 홈(21R)의 내부가 Cu로 이루어진 내습성 링(26R)으로 매립된다.
이와 같이, 이중 상감법에 의해 구리 배선층이 형성된다. 마찬가지의 이중 상감 공정을 반복함으로써, 다층 배선 구조를 형성할 수 있다.
다음으로, 도 5의 (a)에 도시한 비아층 절연막(21)의 에칭 조건에 대하여 설명한다. 사용한 에칭 가스는 환형 포화 C4F8, 체인 형상의 불포화 C5F
8, Ar, CO 및 O2를 포함하고, 가스 유량은 각각 8sccm, 3sccm, 320sccm, 190sccm, 8sccm이다. 챔버(100) 내의 압력은 4㎩(30mTorr), 상부 전극(102)에 공급되는 소스 파워는 1750W, 하부 전극(101)에 공급되는 바이어스 파워는 1400W, 하부 전극(101)의 온도는 20℃이다.
이 조건 하에서, SiN막의 에칭 속도에 대한 FSG막의 에칭 속도의 비(선택비)는 약 25였다. 또한, 직경 0.3㎛의 비아홀(21H)의 에칭 속도는 약 500㎚/분이고, 폭 0.3㎛의 홈(21R)의 에칭 속도는 약 625㎚/분이었다. 비아홀(21H)의 저면에 에칭 스토퍼막(20)을 재현성 좋게 노출시키기 위해, 20%의 오버 에칭을 행하였다. 즉, 에칭 시간을, 비아홀(21H)의 에칭 속도로 1200㎚(비아층 절연막(21)의 두께 1000㎚×1.2) 깊이의 홈이 형성되는 시간(144초)으로 하였다.
비아홀(21H)의 저면에서, 두께 200㎚(l200㎚-1000㎚)에 대응하는 오버 에칭이 행해진다. 이 오버 에칭에 의해, 비아홀(21H)의 저면에 노출된 에칭 스토퍼막(20)이 에칭되는 깊이는 8㎚(200㎚×1/25)이다.
홈(21R)의 에칭 속도로 144초의 에칭이 행해지면, 에칭량은 1500㎚로 된다. 배선층 절연막(11)의 두께가 1000㎚이기 때문에, 홈(21R)의 오버 에칭량은 500㎚로 된다. SiN막에 대한 FSG막의 에칭 선택비가 25이기 때문에, 오버 에칭에 의해, 홈(21R)의 저면에 노출된 에칭 스토퍼막(20)이 에칭되는 양은 20㎚(500㎚×1/25)로 된다.
에칭 스토퍼막(10)의 두께가 50㎚이기 때문에, 홈(21R)의 저면에도 충분한 두께의 에칭 스토퍼막(20)을 남길 수 있다. 이 때문에, 에칭 스토퍼막(20) 아래의 Cu 배선(16) 및 내습성 링(16R)의 노출을 방지할 수 있다.
비교를 위해, C5F8 가스를 첨가하지 않고 FSG막의 에칭을 행하였다. 사용한 에칭 가스는 환형 포화 C4F8, Ar, CO 및 O2를 포함하고, 유량은 각각 10sccm, 200sccm, 150sccm, 및 6sccm이다. 챔버 내 압력은 4㎩(30mTorr), 소스 파워는 2000W, 바이어스 파워는 1400W, 하부 전극 온도는 20℃이다.
이 에칭 조건 하에서, 에칭 선택비는 10이었다. 이 에칭 조건에서 비아홀(21H)을 20% 오버 에칭하였다고 하면, 홈(21R)의 저면의 에칭 스토퍼막(20)이 약 50㎚만큼 에칭되게 된다. 에칭 스토퍼막(20)의 두께가 50㎚이기 때문에, 홈(21R)의 저면에 내습성 링(16R)이 노출되게 된다. 이 때문에, 도 5의 (a)에 도시한 레지스트막(22)의 애싱 시에 내습성 링(16R)이 산화된다.
내습성 링(16R)의 노출을 방지하기 위해, 에칭 스토퍼막(20)을 두껍게 하는 것도 생각된다. 그런데, SiN으로 이루어진 에칭 스토퍼막(20)은 FSG으로 이루어진 비아층 절연막(21)보다 유전률이 높다. 이 때문에, 에칭 스토퍼막(20)을 두껍게 하는 것은 배선간의 기생 용량을 증가시키게 되어, 바람직하지 못하다. 상기 실시예와 같이, 환형 포화 C4F8 가스에, 체인 형상의 불포화 C5F8 가스를 첨가함으로써, 에칭 선택비가 높아지기 때문에, 에칭 스토퍼막을 얇게 하는 것이 가능해진다.
다음으로, 도 7을 참조하여, 체인 형상의 불포화 C5F8 가스의 함유량의 적합한 값에 대하여 설명한다.
도 7의 횡축은 C4F8 가스의 분압과 C5F8 가스의 분압의 합에 대한 C5F8 가스의 분압의 비(C5F8의 분압비라고 함)를 단위 「%」로 나타내고, 종축은 FSG막의 에칭 속도를 단위 「㎛/분」으로 나타낸다. C5F8 가스의 분압비를 크게 함에 따라, 에칭 속도가 저하된다. 에칭 속도가 저하됨에 따라 에칭 선택비는 높아진다.
그런데, C5F8의 분압비를 50%보다 크게 하면, 도 7의 그래프 중에 도시한 바와 같이, 형성된 비아홀의 저부에 반응 생성물이 남게 된다. C5F8의 분압비가 커질 수록, 반응 생성물의 잔사도 많아졌다. 비아홀의 저부에 반응 생성물이 남으면, 그 이상 에칭이 진행되지 않게 된다. C5F8 가스의 분압비를 0.5 이하로 하면, 반응 생성물의 잔사는 생기지 않았다. 반응 생성물의 잔사의 발생을 방지하기 위해, C5F8 가스의 분압비를 0.5 이하로 하는 것이 바람직하다.
상기 실시예에서는, SiN막을 에칭 스토퍼막으로 하여 그 위의 FSG막을 에칭하는 경우를 나타냈지만, 기타, Si를 함유하는 절연막(단, SiN막 및 SiON막 이외)을 에칭할 때에도 높은 에칭 선택비가 얻어질 것이다. 이러한 절연막의 재료로서, 예를 들면, 산화실리콘(SiO2), 포스포(phospho)실리케이트 유리(PSG), 보로(boro)실리케이트(BSG), 보로포스포(borophospho)실리케이트 유리(BPSG), 수소 실세스키옥산, 테트라에틸 오르소실리케이트(TEOS; tetraethyl orthosilcate)), 탄소 함유 산화실리콘(SiOC), 스핀 온 유리(SOG) 등을 들 수 있다.
상기 실시예에서는, 에칭 가스로서 환형 포화 C4F8 가스에 체인 형상의 불포화 C5F8 가스를 첨가한 것을 사용하였지만, 동종의 다른 플루오로카본 가스를 이용해도 된다. 예를 들면, 환형 포화 C4F8 가스 대신에, 체인 형상의 불포화 C4
F8 가스를 이용해도 된다. 체인 형상의 불포화 C5F8 가스 대신에, 일반식 CxF
y(x 및 y는 정수이고, x≥5, y≤(2x-1)을 만족시킴)로 나타내는 플루오로카본 가스를 이용해도 된다.
또한, 체인 형상의 불포화 C5F8 가스 대신에, C4F6 가스를 이용해도 된다. C4F6 가스는 C/F 비가 0.667로, C5F8 가스의 C/F비 0.625에 비해 크며, 기상 중합되기 쉬운 경향을 갖는다. 단, 그 차는 작기 때문에, C4F8 가스로의 C4F
6 가스의 바람직한 첨가량이 C5F8의 바람직한 첨가량으로부터 약간 어긋난다고 생각되지만, 거의 동량의 첨가량으로 마찬가지의 효과가 얻어질 것이다.
상기 실시예에서 채용된 에칭 방법은, 상기 실시예 이외의 다양한 구조의 반도체 장치의 제조에 적용할 수 있다. 예를 들면, 소스 영역, 게이트 전극 및 드레인 영역 상에, 동일한 에칭 공정으로 비아홀을 형성하는 공정에 적용 가능할 것이다. 또한, 게이트 전극의 상면과 측면을 에칭 스토퍼막으로 피복하고, 소스 영역 및 드레인 영역에, 자기 정합적으로 비아홀을 형성하는 공정에도 적용 가능할 것이다. 또한, 단일 상감법으로 비아홀과 배선홈을 형성하는 공정에도 적용 가능할 것이다.
도 8의 (a)에 제3 실시예에 따른 반도체 장치의 제조 방법에 의해, 절연막에 비아홀을 형성했을 때의 비아홀 부분의 단면도를 나타낸다. 기초의 층간 절연막(50)의 표층부에 구리 배선(51)이 매립되어 있다. 구리 배선(51) 및 층간 절연막(50)의 표면을, SiN 또는 SiC로 이루어진 에칭 스토퍼막(52)이 피복된다. 에칭 스토퍼막(52) 상에, 도 1에 도시한 제1 실시예의 배선층 절연막(11)과 동일 재료로 형성된 절연막(53)을 성막한다. 절연막(53)에 비아홀(53a)을 형성한다. 비아홀(53a)의 형성은 도 5의 (a)에 도시한 제2 실시예의 비아홀(21H)의 형성과 마찬가지의 방법으로 행해진다.
구리 배선(51)의 상면은, 통상, CMP의 특성에 의해 움푹 패어 있다. 이 오목부 상에 에칭 스토퍼막(52)이 컨포멀(conformal)로 성막된다. 얼라이먼트 시의 위치 어긋남에 의해, 비아홀(53a)이 구리 배선(51)의 엣지(edge)에 오버랩되면, 비아홀(53a)의 저면에 에칭 스토퍼막(52)의 볼록부(52a)가 노출된다. 이와 같이, 에칭 스토퍼막(52)의 볼록부(52a)가 노출되면, 통상 에칭 선택비가 저하된다.
본 실시예에 따른 방법으로 비아홀(53a)을 형성하면, 높은 에칭 선택비가 얻어지기 때문에, 도 8의 (a)와 같이, 위치 어긋남이 생긴 경우에도 안정적으로 에칭을 정지시킬 수 있다.
도 8의 (b)에, 제4 실시예에 따른 반도체 장치의 제조 방법에 의해, 절연막에 배선홈을 형성했을 때의 배선홈 부분의 단면도를 나타낸다. 기초의 층간 절연막(60)의 표층부에 구리 또는 텅스텐으로 이루어진 플러그(61)가 배치되어 있다. 플러그(61) 및 층간 절연막(60) 상에, SiN 또는 SiC로 이루어진 에칭 스토퍼막(62) 을 형성한다. 에칭 스토퍼막(62) 상에, 도 1에 도시한 제1 실시예의 배선층 절연막(11)과 동일 재료로 형성된 절연막(63)을 성막한다. 절연막(63)에 배선홈(63a)을 형성한다. 배선홈(63a)의 형성은, 도 2에 도시한 제1 실시예의 배선홈(11S) 형성과 마찬가지의 방법으로 행해진다.
플러그(61)의 상면은 일반적으로 볼록형으로 되기 쉽다. 이 때문에, 플러그(61)와 층간 절연막(60)과의 경계에, 오목부(62a)가 형성되기 쉽다. 본 실시예에 따른 방법으로 배선홈(63a)을 형성하면, 높은 에칭 선택비가 얻어지기 때문에, 도 8의 (b)와 같이, 오목부(62a)가 형성되어 있는 경우에도 안정적으로 에칭을 정지시킬 수 있다.
상기 실시예에서는, 평행 평판형의 전극으로 용량 결합 플라즈마를 발생시키는 RIE 장치를 이용하였지만, 그 밖의 드라이 에칭 장치를 이용해도 된다. 예를 들면, 유도 결합 플라즈마(ICP)를 발생시키는 에칭 장치, 전자 사이클로트론 공명(ECR)에 의해 플라즈마를 발생시키는 에칭 장치 등을 이용할 수도 있다.
이상 실시예에 따라 본 발명을 설명하였지만, 본 발명은 이들로 제한되는 것은 아니다. 예를 들면, 다양한 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
상기 실시예로부터, 이하의 부기에 도시된 발명이 도출된다.
(부기 1)
실리콘을 함유하는 절연 재료로 이루어진 절연막의 표면을, 마스크 패턴으로 피복하는 공정과,
상기 마스크 패턴을 마스크로 하고, C4F8 가스와 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴) 가스를 포함하는 에칭 가스를 이용하여, 상기 절연막을 드라이 에칭하는 공정
을 포함하는 반도체 장치의 제조 방법.
(부기 2)
상기 C4F8 가스가 환형 포화 플루오로카본 가스인 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 CxFy 가스가 C5F8 가스이고, 상기 C4F8
가스의 분압을 P1, 상기 C5F8 가스의 분압을 P2로 하였을 때, 0<P2/(P1+P2)≤0.5를 만족시키는 조건에서 상기 드라이 에칭을 행하는 부기 1 또는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 절연막이 산화실리콘, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 수소 실세스키옥산, 테트라에틸 오르소실리케이트, 탄소 함유 산화실리콘, 스핀 온 유리로 이루어진 군으로부터 선택된 적어도 하나의 절연 재료로 형성되어 있는 부기 1 내지 부기 3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 에칭 가스가, 아르곤, 산소, 일산화탄소로 이루어진 군으로부터 선택된 적어도 하나의 가스를 더 포함하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 6)
절연막의 표면을 마스크 패턴으로 피복하는 상기 공정 전에, 상기 반도체 기판의 표면 상에, 상기 에칭 가스로 드라이 에칭했을 때의 에칭 속도가 동일 조건으로 에칭했을 때의 상기 절연막의 에칭 속도보다 작은 재료로 형성된 에칭 스토퍼막을 형성하는 공정을 더 포함하고, 상기 절연막을 상기 에칭 스토퍼막 상에 형성하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7)
표면에 금속 배선의 상면이 노출된 반도체 기판을 준비하는 공정과,
상기 반도체 기판의 표면 상에, 제1 절연 재료로 이루어진 에칭 스토퍼막을 형성하는 공정과,
상기 에칭 스토퍼막 상에, 그 에칭 스토퍼막과는 에칭 내성이 다르고, Si를 함유하는 제2 절연 재료로 형성된 절연막을 퇴적하는 공정과,
상기 절연막의 표면을, 상기 금속 배선과 중첩되는 위치에 개구를 갖는 레지스트 패턴으로 피복하는 공정과,
상기 레지스트 패턴을 마스크로 하고, 에칭 가스로서 C4F8 및 CxFy
(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴)를 포함하는 에칭 가스를 이용하여, 상기 절연막을 드라이 에칭하여 오목부를 형성하고, 그 오목부의 바닥에 상기 에칭 스토 퍼막을 노출시키는 공정과,
상기 금속 배선이 상기 에칭 스토퍼막으로 피복된 상태에서, 상기 레지스트 패턴을 제거하는 공정과,
상기 드라이 에칭 공정에서 노출된 상기 에칭 스토퍼막을 제거하고, 상기 금속 배선의 일부를 노출시키는 공정과,
상기 드라이 에칭 공정에서 에칭된 오목부 내에 도전 재료를 매립하고, 상기 금속 배선에 접속된 도전 부재를 형성하는 공정
을 포함하고, 상기 에칭 가스로 에칭했을 때의, 상기 제1 절연 재료의 에칭 속도가 상기 제2 절연 재료의 에칭 속도보다 느린 반도체 장치의 제조 방법.
(부기 8)
상기 C4F8 가스가 환형 포화 플루오로카본 가스인 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 CxFy 가스가 C5F8 가스이고, 상기 C4F8
가스의 분압을 P1, 상기 C5F8 가스의 분압을 P2로 하였을 때, 0<P2/(P1+P2)≤0.5를 만족시키는 조건에서 상기 드라이 에칭을 행하는 부기 7 또는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 절연막이 산화실리콘, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 수소 실세스키옥산, 테트라 에틸 오르소실리케이트, 탄소 함유 산화실리콘, 스핀 온 유리로 이루어진 군으로부터 선택된 적어도 하나의 절연 재료로 형성되어 있는 부기 7 내지 부기 10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11)
표층부의 일부에 구리 배선, 구리 플러그 또는 텅스텐 플러그가 배치된 기초층의 위에, SiN 또는 SiC로 이루어진 제1 막을 형성하는 공정과,
상기 제1 막의 위에, 절연 재료로 이루어진 절연막을 형성하는 공정과,
상기 제2 막을 마스크 패턴으로 피복하는 공정과,
상기 마스크 패턴을 마스크로 하고, C4F8 가스와 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴) 가스를 포함하는 에칭 가스를 이용하여, 상기 제2 막을 드라이 에칭하는 공정
을 포함하는 반도체 장치의 제조 방법.
(부기 12)
상기 C4F8 가스가 환형 포화 플루오로카본 가스인 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 CxFy 가스가 C5F8 가스이고, 상기 C4F8
가스의 분압을 P1, 상기 C5F8 가스의 분압을 P2로 하였을 때, 0<P2/(P1+P2)≤0.5를 만족시키는 조건에서 상기 드라이 에칭을 행하는 부기 11 또는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 14)
상기 절연막이 산화실리콘, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 수소 실세스키옥산, 테트라에틸 오르소실리케이트, 탄소 함유 산화실리콘, 스핀 온 유리로 이루어진 군으로부터 선택된 적어도 하나의 절연 재료로 형성되어 있는 부기 11 내지 부기 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 에칭 가스가, 아르곤, 산소, 일산화탄소로 이루어진 군으로부터 선택된 적어도 하나의 가스를 포함하는 부기 11 내지 부기 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
이상 설명한 바와 같이, 본 발명에 따르면, C4F8 가스에 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴)로 나타내는 플루오로카본 가스를 첨가한 에칭 가스를 이용함으로써, Si를 함유하는 절연막을 에칭 스토퍼막에 대하여 높은 선택비로 에칭할 수 있다.
Claims (10)
- 실리콘을 함유하는 절연 재료로 이루어진 절연막의 표면을, 마스크 패턴으로 피복하는 공정과,상기 마스크 패턴을 마스크로 하고, C4F8 가스와 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴) 가스를 포함하는 에칭 가스를 이용하여, 상기 절연막을 드라이 에칭하는 공정을 포함하고, 상기 CxFy 가스가 C5F8 가스이고, 상기 C4F8 가스의 분압을 P1, 상기 C5F8 가스의 분압을 P2로 하였을 때, 0<P2/(P1+P2)≤0.5를 만족시키는 조건에서 상기 드라이 에칭을 행하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 C4F8 가스가 환형 포화 플루오로카본 가스인 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 절연막이 산화실리콘, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 수소 실세스키옥산, 테트라에틸 오르소실리케이트, 탄소 함유 산화실리콘, 스핀 온 유리로 이루어진 군으로부터 선택된 적어도 하나의 절연 재료로 형성되어 있는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 에칭 가스가, 아르곤, 산소, 일산화탄소로 이루어진 군으로부터 선택된 적어도 하나의 가스를 더 포함하는 반도체 장치의 제조 방법.
- 표면에 금속 배선의 상면이 노출된 반도체 기판을 준비하는 공정과,상기 반도체 기판의 표면 상에, SiN 또는 SiC를 함유하는 제1 절연 재료로 이루어진 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막 상에, 그 에칭 스토퍼막과는 에칭 내성이 다르고, Si를 함유하는 제2 절연 재료로 형성된 절연막을 퇴적하는 공정과,상기 절연막의 표면을, 상기 금속 배선과 중첩되는 위치에 개구를 갖는 레지스트 패턴으로 피복하는 공정과,상기 레지스트 패턴을 마스크로 하고, 에칭 가스로서 C4F8 및 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴)를 포함하는 에칭 가스를 이용하여, 상기 절연막을 드라이 에칭하여 오목부를 형성하고, 그 오목부의 바닥에 상기 에칭 스토퍼막을 노출시키는 공정과,상기 금속 배선이 상기 에칭 스토퍼막으로 피복된 상태에서, 상기 레지스트 패턴을 제거하는 공정과,상기 드라이 에칭 공정에서 노출된 상기 에칭 스토퍼막을 제거하고, 상기 금속 배선의 일부를 노출시키는 공정과,상기 드라이 에칭 공정에서 에칭된 오목부 내에 도전 재료를 매립하고, 상기 금속 배선에 접속된 도전 부재를 형성하는 공정을 포함하고, 상기 에칭 가스로 에칭했을 때의, 상기 제1 절연 재료의 에칭 속도가 상기 제2 절연 재료의 에칭 속도보다 느린 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 C4F8 가스가 환형 포화 플루오로카본 가스인 반도체 장치의 제조 방법.
- 표면에 금속 배선의 상면이 노출된 반도체 기판을 준비하는 공정과,상기 반도체 기판의 표면 상에, 제1 절연 재료로 이루어진 에칭 스토퍼막을 형성하는 공정과,상기 에칭 스토퍼막 상에, 그 에칭 스토퍼막과는 에칭 내성이 다르고, Si를 함유하는 제2 절연 재료로 형성된 절연막을 퇴적하는 공정과,상기 절연막의 표면을, 상기 금속 배선과 중첩되는 위치에 개구를 갖는 레지스트 패턴으로 피복하는 공정과,상기 레지스트 패턴을 마스크로 하고, 에칭 가스로서 C4F8 및 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴)를 포함하는 에칭 가스를 이용하여, 상기 절연막을 드라이 에칭하여 오목부를 형성하고, 그 오목부의 바닥에 상기 에칭 스토퍼막을 노출시키는 공정과,상기 금속 배선이 상기 에칭 스토퍼막으로 피복된 상태에서, 상기 레지스트 패턴을 제거하는 공정과,상기 드라이 에칭 공정에서 노출된 상기 에칭 스토퍼막을 제거하고, 상기 금속 배선의 일부를 노출시키는 공정과,상기 드라이 에칭 공정에서 에칭된 오목부 내에 도전 재료를 매립하고, 상기 금속 배선에 접속된 도전 부재를 형성하는 공정을 포함하고, 상기 에칭 가스로 에칭했을 때의, 상기 제1 절연 재료의 에칭 속도가 상기 제2 절연 재료의 에칭 속도보다 느리며,상기 CxFy 가스가 C5F8 가스이고, 상기 C4F8 가스의 분압을 P1, 상기 C5F8 가스의 분압을 P2로 하였을 때, 0<P2/(P1+P2)≤0.5를 만족시키는 조건에서 상기 드라이 에칭을 행하는 반도체 장치의 제조 방법.
- 표층부의 일부에 구리 배선, 구리 플러그 또는 텅스텐 플러그가 배치된 기초층의 위에, SiN 또는 SiC로 이루어진 제1 막을 형성하는 공정과,상기 제1 막의 위에, 절연 재료로 이루어진 제2 막을 형성하는 공정과,상기 제2 막을 마스크 패턴으로 피복하는 공정과,상기 마스크 패턴을 마스크로 하고, C4F8 가스와 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴) 가스를 포함하는 에칭 가스를 이용하여, 상기 제2 막을 드라이 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제8항에 있어서,상기 C4F8 가스가 환형 포화 플루오로카본 가스인 반도체 장치의 제조 방법.
- 표층부의 일부에 구리 배선, 구리 플러그 또는 텅스텐 플러그가 배치된 기초층의 위에, SiN 또는 SiC로 이루어진 제1 막을 형성하는 공정과,상기 제1 막의 위에, 절연 재료로 이루어진 제2 막을 형성하는 공정과,상기 제2 막을 마스크 패턴으로 피복하는 공정과,상기 마스크 패턴을 마스크로 하고, C4F8 가스와 CxFy(x 및 y는 정수이고, x≥5, y≤(2x-1)를 만족시킴) 가스를 포함하는 에칭 가스를 이용하여, 상기 제2 막을 드라이 에칭하는 공정을 포함하고, 상기 CxFy 가스가 C5F8 가스이고, 상기 C4F8 가스의 분압을 P1, 상기 C5F8 가스의 분압을 P2로 하였을 때, 0<P2/(P1+P2)≤0.5를 만족시키는 조건에서 상기 드라이 에칭을 행하는 반도체 장치의 제조 방법.
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Families Citing this family (9)
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|---|---|---|---|---|
| US6861104B2 (en) * | 2002-05-22 | 2005-03-01 | United Microelectronics Corp. | Method of enhancing adhesion strength of BSG film to silicon nitride film |
| JP2005142369A (ja) * | 2003-11-06 | 2005-06-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| US6960535B1 (en) * | 2004-05-14 | 2005-11-01 | Sharp Kabushiki Kaisha | Dual damascene etching process |
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| JP4282616B2 (ja) * | 2005-02-04 | 2009-06-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US20070179105A1 (en) * | 2006-01-31 | 2007-08-02 | Awdalla Essam T | Method and means for treating solid tumors |
| JP2010103510A (ja) * | 2008-09-29 | 2010-05-06 | Semiconductor Energy Lab Co Ltd | 光電変換装置及びその作製方法 |
| CN102437089B (zh) * | 2011-07-12 | 2014-05-28 | 上海华力微电子有限公司 | 一种铜后道互连工艺 |
| JP6937724B2 (ja) * | 2018-06-21 | 2021-09-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338399A (en) * | 1991-02-12 | 1994-08-16 | Sony Corporation | Dry etching method |
| US5503901A (en) * | 1993-06-30 | 1996-04-02 | Kabushiki Kaisha Toshiba | Surface treatment method and surface treatment apparatus |
| KR20010043300A (ko) * | 1998-05-08 | 2001-05-25 | 히가시 데쓰로 | 플라즈마 에칭 방법 |
| US6380096B2 (en) * | 1998-07-09 | 2002-04-30 | Applied Materials, Inc. | In-situ integrated oxide etch process particularly useful for copper dual damascene |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611335B2 (ja) | 1988-06-13 | 1997-05-21 | 富士ゼロックス株式会社 | 電子装置筐体の電磁波遮蔽構造 |
| JPH0338950A (ja) | 1989-07-05 | 1991-02-20 | Canon Inc | 通信装置 |
| JP3375605B2 (ja) | 1999-08-02 | 2003-02-10 | 松下電器産業株式会社 | プラズマ処理方法 |
-
2001
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-
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- 2002-01-09 US US10/040,378 patent/US6787474B2/en not_active Expired - Lifetime
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338399A (en) * | 1991-02-12 | 1994-08-16 | Sony Corporation | Dry etching method |
| US5503901A (en) * | 1993-06-30 | 1996-04-02 | Kabushiki Kaisha Toshiba | Surface treatment method and surface treatment apparatus |
| KR20010043300A (ko) * | 1998-05-08 | 2001-05-25 | 히가시 데쓰로 | 플라즈마 에칭 방법 |
| US6380096B2 (en) * | 1998-07-09 | 2002-04-30 | Applied Materials, Inc. | In-situ integrated oxide etch process particularly useful for copper dual damascene |
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