KR20050122642A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 비아홀 영역의 층간 절연막에 트렌치를 형성하고 트렌치의 측벽에 폴리머 발생을 억제할 수 있는 방지막을 형성한 상태에서, 트렌치 영역과 비아홀 영역의 층간 절연막을 식각하여 트렌치와 비아홀로 이루어진 듀얼 다마신 패턴을 동시에 형성함으로써, 식각 공정 시 폴리머에 의해 비아홀 영역에 절연막이 잔류되는 것을 방지하여 수율을 증가시키고 공정의 신뢰성을 향상킬 수 있다.
Description
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 절연막 식각 시 발생되는 폴리머의 양을 최소화할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
일반적으로 소자의 집적도가 높아짐에 따라, 반도체 소자의 제조 공정에서 절연막으로 낮은 유전 상수 값을 갖는 CVD(Chemical Vapor Deposition) 박막이나 SOD(Spin On Dielectric) 박막이 요구된다. 그런데, 유전 상수가 낮은 박막들은 일반적으로 많은 양의 탄소(C)와 기공(Porosity)을 가지게 된다.
이로 인하여, 반도체 소자의 제조 공정을 진행하는 과정에서, 특히 화학적 기계적 연마 공정 시, 박막이 부셔지거나 리프팅(lifting)되는 문제점이 발생된다.
또한, 탄소의 함유량이 증가함에 따라, 듀얼 다마신 패턴을 형성하기 위하여 이들 박막들을 식각하는 과정에서 박막으로부터 발생되는 탄소 성분과 식각제(예를 들면, CF4, CHF3, C4F4 등등)에 포함된 불소(F) 성분이 반응하여 폴리머가 형성된다. 이러한 폴리머는 이들 박막과의 식각 선택비가 달라 식각제에 의해 잘 제거되지 않을 뿐만 아니라, 식각 공정 시 제거되지 않고 박막으로 재증착되어 식각을 방해한다.
이러한 폴리머가 비아홀 영역에 재증착되면, 비아홀 영역에서 박막들이 완전하게 식각되지 않고 잔류하게 되어 하부 요소가 노출되지 않는다. 이럴 경우, 비아홀에 형성되는 비아 플러그와 하부 요소가 전기적으로 연결되지 않아 불량이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 듀얼 다마신 패턴 형성 방법은 비아홀 영역의 층간 절연막에 트렌치를 형성하고 트렌치의 측벽에 폴리머 발생을 억제할 수 있는 방지막을 형성한 상태에서, 트렌치 영역과 비아홀 영역의 층간 절연막을 식각하여 트렌치와 비아홀로 이루어진 듀얼 다마신 패턴을 동시에 형성함으로써, 식각 공정 시 폴리머에 의해 비아홀 영역에 절연막이 잔류되는 것을 방지하여 수율을 증가시키고 공정의 신뢰성을 향상킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 형성된 층간 절연막의 비아홀 영역에 제1 트렌치를 형성하는 단계와, 제1 트렌치의 측벽에 폴리머 발생을 억제하기 위한 방지막을 형성하는 단계와, 트렌치 영역의 층간 절연막을 식각하여 트렌치를 형성하면서 제1 트렌치를 비아홀로 형성하여 듀얼 다마신 패턴을 형성하는 단계를 포함한다.
상기에서, 층간 절연막은 SiOC 계열의 물질로 형성할 수 있다.
제1 트렌치는 비아홀의 높이와 동일한 깊이로 형성하는 것이 바람직하다.
방지막은 듀얼 다마신 패턴 형성을 위한 식각 공정에서 사용되는 식각제와의 반응을 통해서도 폴리머가 발생되지 않도록 탄소가 함유되지 않은 물질로 형성하는 것이 바람직하며, Si 및 O를 포함하는 화합물이나 Si,N 및 O를 포함하는 화합물로 형성할 수 있다.
한편, 방지막은 층간 절연막과의 식각 선택비 차이를 고려하여 듀얼 다마신 패턴을 형성하기 위한 식각 공정 시 완전히 제거될 수 있는 두께로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀(도시되지 않음)과 트렌치(102a)로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 구조 상에 확산 방지막(104) 및 상부 층간 절연막(105)을 순차적으로 형성한다. 상부 층간 절연막(105)은 유전 상수가 3.0보다 낮은 물질로 형성하며, 카본(Carbon)이 함유된 SiOC 물질이 대표적인 저유전 물질이다. 그러나, SiOC로 한정되는 것은 아니다.
이후, 비아홀이 형성될 영역의 상부 층간 절연막(105)을 소정 깊이까지 식각하여 제2 트렌치(106)를 형성한다. 예를 들어, 듀얼 다마신 패턴의 트렌치를 약 4000Å의 높이로 형성하고 비아홀을 약 4000Å의 높이로 형성하는 경우, 제2 트렌치(106)를 3500Å 내지 4500Å의 깊이로 형성할 수 있다.
도 1b를 참조하면, 제2 트렌치(106)를 포함한 전체 구조 상에 폴리머 방지막(107)을 형성한다. 여기서, 폴리머 방지막(107)은 최종적으로 듀얼 다마신 패턴이 형성되었을 때 잔류되지 않고 가능한 모두 제거되며, 단지 듀얼 다마신 패턴을 형성하기 위한 식각 공정 시 폴리머 발생을 억제하기 위한 방지막으로 사용하기 위하여 형성된다.
이러한 폴리머 방지막(107)은 화학기상 증착법이나 스핀 코팅 방식으로 형성할 수 있으며, 제2 트렌치(106)가 매립되지 않고 제2 트렌치(106)의 형태가 그대로 유지되면서 트렌치를 형성하기 위하여 상부 층간 절연막(105)이 식각될 때 식각 선택비가 다르더라도 완전히 제거될 수 있을 정도의 두께로 형성하는 것이 바람직하다. 예를 들면, 폴리머 방지막(107)을 100Å 내지 500Å의 두께로 형성할 수 있다.
한편, 폴리머 방지막(107)은 상부 층간 절연막(105)보다 유전 상수가 높은 물질로 형성하는데, 예로써 Si 및 O를 포함하는 화합물이나 Si,N 및 O를 포함하는 화합물으로 형성할 수 있다. 좀 더 구체적으로 예를 들어 설명하면, 350℃ 내지 400℃의 온도와 0.1Torr 내지 400Torr의 압력에서 SiH4, NH3 및 N2O를 공급하면서 PECVD(Plasma Enhanced Chemical Vapor Deposition)법이나 ECR PECVD(Electron Cyclotron Resonance Plasma Enhanced Chemical Vapor Deposition)법으로 형성할 수 있다. 이러한 방식은 공지된 기술로써 널리 사용되고 있으므로 구체적인 방법은 생략하기로 한다. 이때, SiH4의 공급 유량은 10sccm 내지 300sccm으로 설정하고, NH3의 공급 유량은 10sccm 내지 200sccm으로 설정하고, N2O의 공급 유량은 10sccm 내지 300sccm으로 설정할 수 있다.
도 1c를 참조하면, 폴리머 방지막(107) 상부에 트렌치가 형성될 영역이 정의된 포토레지스트 패턴(108)을 형성한다. 듀얼 다마신 패턴이 형성될 영역의 폴리머 방지막(107)이 포토레지스트 패턴(108)을 통해 노출된다.
도 1d를 참조하면, 포토레지스트 패턴(도 1c의 108)을 통해 노출되는 폴리머 방지막(107)을 건식 식각 방식으로 식각한다. 이로써, 듀얼 다마신 패턴이 형성될 영역에서 폴리머 방지막(107)은 제2 트렌치(106)의 측벽에만 잔류된다. 이때, 건식 식각 공정은 10mTorr 내지 1Torr의 낮은 압력에서 300W 내지 2000W의 바이어스를 인가하면서 CHF3, CF4, O2 및 Ar를 사용하여 실시할 수 있다. 한편, CHF
3의 공급 유량은 5sccm 내지 30sccm으로 설정하고, CF4의 공급 유량은 30sccm 내지 300sccm으로 설정하고, O2의 공급 유량은 5sccm 내지 100sccm으로 설정하고, Ar의 공급 유량은 300sccm 내지 2000sccm으로 설정할 수 있다.
도 1e를 참조하면, 포토레지스트 패턴(108)을 식각 마스크로 사용하여, 상부 층간 절연막(105)을 소정의 두께만큼 식각한다. 이때, 상부 층간 절연막(105)의 목표 식각 두께는 형성하고자 하는 트렌치의 높이로 설정하는 것이 바람직하다. 상기의 조건으로 상부 층간 절연막(105)을 식각하면, 트렌치(110)와 상대적으로 낮은 두께의 상부 층간 절연막(105)이 잔류하는 비아홀 영역에서 상부 층간 절연막(105)이 동시에 식각된다. 이로 인해, 트렌치 영역의 상부 층간 절연막(105)에는 제3 트렌치(110)가 형성되고, 비아홀 영역에서는 상부 층간 절연막(105)이 완전히 식각되어 제2 트렌치(도 1d의 106)가 비아홀(109)로 형성되면서, 제3 트렌치(110)와 비아홀(109)로 이루어진 듀얼 다마신 패턴(111)이 형성된다.
듀얼 다마신 패턴(111)을 형성하기 위한 식각 공정 시 제2 트렌치(도 1d의 106)의 측벽에 잔류하던 폴리머 방지막(도 1d의 107)에 의해 상부 층간 절연막(105)의 측벽에서 폴리머가 발생되는 것이 최대한 억제되며, 이로 인해 비아홀 영역에서 식각 공정이 원활하게 진행된다. 따라서, 비아홀 영역에서 절연막이 잔류하여 비아홀(109)에 형성될 플러그와 하부 금속배선(103)이 전기적으로 연결되지 않는 문제점이 발생되는 것을 방지할 수 있다.
한편, 제2 트렌치(도 1d의 106)의 측벽에 잔류하던 폴리머 방지막(도 1d의 107)은 상부 층간 절연막(105)과의 식각 선택비에서 차이가 있지만, 얇은 두께로 형성되었기 때문에 듀얼 다마신 패턴(111)을 형성하기 위한 식각 공정에서 함께 제거된다.
이때, 식각 공정은 RIE(Reactive Ion Etch) 반응기나 MERIE(magnetic enhanced RIE) 반응기에서 실시하는 것이 바람직하며, 10mTorr 내지 1Torr의 낮은 압력에서 300W 내지 2000W의 바이어스를 인가하면서 C4F8, O2, N2
및 Ar를 사용하여 실시할 수 있다. 한편, C4F8의 공급 유량은 5sccm 내지 30sccm으로 설정하고, O2
의 공급 유량은 30sccm 내지 100sccm으로 설정하고, N2의 공급 유량은 30sccm 내지 300sccm으로 설정하고, Ar의 공급 유량은 300sccm 내지 2000sccm으로 설정할 수 있다.
도 1f를 참조하면, 포토레지스트 패턴(도 1e의 108)을 제거한다. 포토레지스트 패턴(도 1e의 108)이 제거되면서 상부 층간 절연막(105) 상부의 폴리머 방지막(도 1e의 107)이 노출된다. 이어서, 비아홀(109)을 통해 노출되는 확산 방지막(104)을 제거한다. 이로써, 하부 금속배선(103)이 비아홀(109)을 통해 노출된다. 한편, 상부 층간 절연막(105) 상부의 폴리머 방지막(도 1e의 107)은 식각 공정을 추가로 실시하여 제거할 수 있으며, 확산 방지막(104)을 제거하면서 폴리머 방지막(도 1e의 107)을 함께 제거할 수도 있다.
도 1g를 참조하면, 듀얼 다마신 패턴(111)을 포함한 전체 구조 상에 확산 방지막(112)을 형성하고, 그 상부에 시드층(113)을 형성한다. 여기서, 확산 방지막(112)은 50Å 내지 300Å의 두께로 형성하고, 시드층(113)은 500Å 내지 1000Å의 두께로 형성할 수 있다.
도 1h를 참조하면, 전기 도금법과 같은 통상의 공정으로 듀얼 다마신 패턴(111)을 금속 물질로 매립한 후, 화학적 기계적 연마 공정으로 상부 층간 절연막(105) 상부의 금속 물질을 제거하고 듀얼 다마신 패턴(111) 내부에만 잔류시킨다. 그리고, 상부 층간 절연막(105) 상부의 시드층(113) 및 확산 방지막(112)도 제거한다. 이로써, 듀얼 다마신 패턴(111) 내부에 상부 금속 배선(114)이 형성된다.
상술한 바와 같이, 본 발명은 비아홀 영역의 층간 절연막에 트렌치를 형성하고 트렌치의 측벽에 폴리머 발생을 억제할 수 있는 방지막을 형성한 상태에서, 트렌치 영역과 비아홀 영역의 층간 절연막을 식각하여 트렌치와 비아홀로 이루어진 듀얼 다마신 패턴을 동시에 형성함으로써, 식각 공정 시 폴리머에 의해 비아홀 영역에 절연막이 잔류되는 것을 방지하여 수율을 증가시키고 공정의 신뢰성을 향상킬 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부 층간 절연막
102a : 제1 트렌치 103 : 하부 금속배선
104 : 확산 방지막 105 : 상부 층간 절연막
106 : 제2 트렌치 107 : 폴리머 방지막
108 : 포토레지스트 패턴 109 : 비아홀
110 : 제3 트렌치 111 : 듀얼 다마신 패턴
112 : 확산 방지막 113 : 시드층
114 : 상부 금속배선
Claims (6)
- 반도체 기판 상에 형성된 층간 절연막의 비아홀 영역에 제1 트렌치를 형성하는 단계;상기 제1 트렌치의 측벽에 폴리머 발생을 억제하기 위한 방지막을 형성하는 단계;트렌치 영역의 상기 층간 절연막을 식각하여 트렌치를 형성하면서 상기 제1 트렌치를 비아홀로 형성하여 듀얼 다마신 패턴을 형성하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막이 SiOC 물질로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제1 트렌치는 상기 비아홀의 높이와 동일한 깊이로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 방지막은 상기 듀얼 다마신 패턴 형성을 위한 식각 공정에서 사용되는 식각제와의 반응을 통해서도 폴리머가 발생되지 않도록 탄소가 함유되지 않은 물질로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 4 항에 있어서,상기 방지막이 Si 및 O를 포함하는 화합물이나 Si,N 및 O를 포함하는 화합물로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 방지막은 상기 층간 절연막과의 식각 선택비 차이를 고려하여 상기 듀얼 다마신 패턴을 형성하기 위한 식각 공정 시 완전히 제거될 수 있는 두께로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040048242A KR20050122642A (ko) | 2004-06-25 | 2004-06-25 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
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|---|---|
| KR20050122642A true KR20050122642A (ko) | 2005-12-29 |
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ID=37294431
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100686450B1 (ko) * | 2005-10-21 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 듀얼 다마신 배선 형성 방법 |
| CN101930918B (zh) * | 2009-06-19 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构和侧墙间隔方法 |
-
2004
- 2004-06-25 KR KR1020040048242A patent/KR20050122642A/ko not_active Application Discontinuation
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| KR100686450B1 (ko) * | 2005-10-21 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 듀얼 다마신 배선 형성 방법 |
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