JPH07211718A - 半導体装置の配線形成方法 - Google Patents
半導体装置の配線形成方法Info
- Publication number
- JPH07211718A JPH07211718A JP6316742A JP31674294A JPH07211718A JP H07211718 A JPH07211718 A JP H07211718A JP 6316742 A JP6316742 A JP 6316742A JP 31674294 A JP31674294 A JP 31674294A JP H07211718 A JPH07211718 A JP H07211718A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- insulating layer
- forming
- conductive layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 7
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000000034 method Methods 0.000 claims abstract description 84
- 238000005530 etching Methods 0.000 claims abstract description 71
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 38
- 238000004544 sputter deposition Methods 0.000 claims abstract description 20
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000001039 wet etching Methods 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000004380 ashing Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 2
- 239000006227 byproduct Substances 0.000 abstract description 27
- 229920000642 polymer Polymers 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 122
- 238000009740 moulding (composite fabrication) Methods 0.000 description 48
- 239000007789 gas Substances 0.000 description 20
- 238000000151 deposition Methods 0.000 description 6
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 4
- 239000000047 product Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910016569 AlF 3 Inorganic materials 0.000 description 1
- 229910018523 Al—S Inorganic materials 0.000 description 1
- 244000228957 Ferula foetida Species 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- -1 Ti or W Chemical compound 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000002355 dual-layer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000003039 volatile agent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/161—Tapered edges
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 収率および信頼性の高い半導体装置の配線形
成方法を提供する。 【構成】 基板上に形成された下部構造物２０上にＡｌ
を含む下部導電層２１を形成し、下部導電層２１上に形
成された絶縁層２２上にフォトレジストパターン２３を
形成する。フォトレジストパターン２３を蝕刻マスクと
する湿式蝕刻により絶縁層２２を所定の厚さまで等方性
蝕刻した後、残った絶縁層２２をＲＩＥ方法によりテー
パ蝕刻して直径が下部に行くほど小さくなるように開口
部を形成する。続いて、下部導電層２１が開口部により
露出することを保障するために、フルオロカーボン系の
ガスと酸素との混合ガスを使用してオーバエッチング
し、前記結果物をＲＩＥスパッタリングする。フルオロ
カーボン系のガスを使用して下部導電層２１上の絶縁層
を蝕刻することにより、開口部を形成する時に生成する
ポリマー２６や不揮発性の副産物などを除去する。
成方法を提供する。 【構成】 基板上に形成された下部構造物２０上にＡｌ
を含む下部導電層２１を形成し、下部導電層２１上に形
成された絶縁層２２上にフォトレジストパターン２３を
形成する。フォトレジストパターン２３を蝕刻マスクと
する湿式蝕刻により絶縁層２２を所定の厚さまで等方性
蝕刻した後、残った絶縁層２２をＲＩＥ方法によりテー
パ蝕刻して直径が下部に行くほど小さくなるように開口
部を形成する。続いて、下部導電層２１が開口部により
露出することを保障するために、フルオロカーボン系の
ガスと酸素との混合ガスを使用してオーバエッチング
し、前記結果物をＲＩＥスパッタリングする。フルオロ
カーボン系のガスを使用して下部導電層２１上の絶縁層
を蝕刻することにより、開口部を形成する時に生成する
ポリマー２６や不揮発性の副産物などを除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の配線形成方
法に係り、特にＡlを含む導電層上に形成された絶縁層
に開口部を形成する方法に関する。
法に係り、特にＡlを含む導電層上に形成された絶縁層
に開口部を形成する方法に関する。
【０００２】
【従来の技術】最近、ＬＳＩあるいはＶＬＳＩ技術の発
展に従い、半導体装置は多層構造の導電層を有するのが
一般的になった。導電層を多層構造として形成する場
合、上下導電層の間の絶縁層にコンタクト通路となるブ
ァイアホールを形成して下部導電層と上部導電層とを連
結する。
展に従い、半導体装置は多層構造の導電層を有するのが
一般的になった。導電層を多層構造として形成する場
合、上下導電層の間の絶縁層にコンタクト通路となるブ
ァイアホールを形成して下部導電層と上部導電層とを連
結する。
【０００３】図１Ａ〜図２Ｅは、Ａlを含む物質からな
る導電層上にブァイアホールを形成する一般的な方法を
示す断面図である。図１Ａは下部導電層１１およびフォ
トレジストパターン１３を形成する工程を示したもので
あり、半導体基板（図示せず）上に形成された下部構造
物１０上にＡlを含む導電性物質、すなわちＡlやＡl合
金などを蒸着して下部導電層１１を形成する工程と、下
部導電層１１上にＳｉＯ2 のような絶縁物質を塗布して
絶縁層１２を形成する工程、および絶縁層１２上にフォ
トレジスト膜を塗布した後、通常の写真工程で前記フォ
トレジスト膜をパターニングすることにより、ブァイア
ホールの形成される領域の絶縁層１２を表面に露出させ
る窓が部分的に形成されたフォトレジストパターン１３
を形成する工程が行われる。
る導電層上にブァイアホールを形成する一般的な方法を
示す断面図である。図１Ａは下部導電層１１およびフォ
トレジストパターン１３を形成する工程を示したもので
あり、半導体基板（図示せず）上に形成された下部構造
物１０上にＡlを含む導電性物質、すなわちＡlやＡl合
金などを蒸着して下部導電層１１を形成する工程と、下
部導電層１１上にＳｉＯ2 のような絶縁物質を塗布して
絶縁層１２を形成する工程、および絶縁層１２上にフォ
トレジスト膜を塗布した後、通常の写真工程で前記フォ
トレジスト膜をパターニングすることにより、ブァイア
ホールの形成される領域の絶縁層１２を表面に露出させ
る窓が部分的に形成されたフォトレジストパターン１３
を形成する工程が行われる。
【０００４】図１Ｂはブァイアホールの上部１４を形成
する工程を示したものであり、フォトレジストパターン
１３を蝕刻マスクとし、絶縁層１２を蝕刻対象物とした
湿式蝕刻を行って絶縁層１２を一定の厚さまで等方性蝕
刻することにより、ブァイアホールの上部１４を形成す
る。図１Ｃはブァイアホールの下部１５を形成する工程
を示したものであり、例えばＲＩＥ（Reactive Ion Etc
hing）方式のような異方性蝕刻工程で下部導電層１１の
上表面が外部に露出されるまで残された前記絶縁層を蝕
刻することによりブァイアホールの下部１５を形成する
工程、および下部導電層１１が完全に表面に露出される
のを保障するために、下部導電層１１を蝕刻対象物とし
たオーバエッチングを行う工程が行われる。
する工程を示したものであり、フォトレジストパターン
１３を蝕刻マスクとし、絶縁層１２を蝕刻対象物とした
湿式蝕刻を行って絶縁層１２を一定の厚さまで等方性蝕
刻することにより、ブァイアホールの上部１４を形成す
る。図１Ｃはブァイアホールの下部１５を形成する工程
を示したものであり、例えばＲＩＥ（Reactive Ion Etc
hing）方式のような異方性蝕刻工程で下部導電層１１の
上表面が外部に露出されるまで残された前記絶縁層を蝕
刻することによりブァイアホールの下部１５を形成する
工程、および下部導電層１１が完全に表面に露出される
のを保障するために、下部導電層１１を蝕刻対象物とし
たオーバエッチングを行う工程が行われる。
【０００５】図２Ｄはフォトレジストパターンを除去す
る工程を示したものであり、通常の方法で前記フォトレ
ジストパターン（図１Ｃの参照符号１３）を除去する工
程、およびＯ2プラズマを利用したアッシング（Ashin
g）と化学溶液を使用したストリップ工程が行われる。
図２Ｅは結果物上に導電物質を蒸着することにより、上
部導電層１８を形成する工程を示す。
る工程を示したものであり、通常の方法で前記フォトレ
ジストパターン（図１Ｃの参照符号１３）を除去する工
程、およびＯ2プラズマを利用したアッシング（Ashin
g）と化学溶液を使用したストリップ工程が行われる。
図２Ｅは結果物上に導電物質を蒸着することにより、上
部導電層１８を形成する工程を示す。
【０００６】半導体装置が高集積化されるにつれ、ブァ
イアホールの大きさは小さくなり、そのアスペクト比は
高くなる。このため、ブァイアホールに蒸着される導電
物質の段差塗布性が悪くなり、ボイドが形成するなどの
さまざまな問題点が生じる。したがって、ブァイアホー
ルのアスペクト比を低めるための方法として、前述した
ブァイアホールの形成方法で説明したように、ブァイア
ホールの上部は等方性蝕刻で形成し、その下部は異方性
蝕刻で形成して、ブァイアホールの上部の直径を下部の
直径より大きくしている。
イアホールの大きさは小さくなり、そのアスペクト比は
高くなる。このため、ブァイアホールに蒸着される導電
物質の段差塗布性が悪くなり、ボイドが形成するなどの
さまざまな問題点が生じる。したがって、ブァイアホー
ルのアスペクト比を低めるための方法として、前述した
ブァイアホールの形成方法で説明したように、ブァイア
ホールの上部は等方性蝕刻で形成し、その下部は異方性
蝕刻で形成して、ブァイアホールの上部の直径を下部の
直径より大きくしている。
【０００７】また、半導体装置の集積度が増加するほ
ど、下部構造物により発生する下部導電層のトポグラフ
ィーの不均一性はさらに著しくなるため、その上部に形
成される絶縁層の厚さは部位別に差を有する。上下導電
層を互いに接続させるためのブァイアホールを形成する
において、特定部位に配置された下部導電層上に形成さ
れた絶縁層の厚さが他の部位に配置された下部導電層上
に形成された絶縁層の厚さより相対的に薄い場合、上下
部導電層の接続を信頼性よく保障するために、前記ブァ
イアホール形成のための蝕刻工程は絶縁層が厚く形成さ
れた部位にその基準を合わせて行うべきである。したが
って、絶縁層の厚さの薄い部位に形成されるブァイアホ
ールは相対的にその厚さの厚い絶縁層に形成されるブァ
イアホールに比べてオーバエッチされる。絶縁層の厚さ
の薄い部位のブァイアホールが完成されたのちにも、絶
縁層の厚さの厚い部位のブァイアホールは未だ完成され
ていない段階なので蝕刻工程が行われ続けねばならな
い。このため、絶縁層の厚さの薄い部位に形成されてい
る下部導電層の表面を一定量蝕刻する。
ど、下部構造物により発生する下部導電層のトポグラフ
ィーの不均一性はさらに著しくなるため、その上部に形
成される絶縁層の厚さは部位別に差を有する。上下導電
層を互いに接続させるためのブァイアホールを形成する
において、特定部位に配置された下部導電層上に形成さ
れた絶縁層の厚さが他の部位に配置された下部導電層上
に形成された絶縁層の厚さより相対的に薄い場合、上下
部導電層の接続を信頼性よく保障するために、前記ブァ
イアホール形成のための蝕刻工程は絶縁層が厚く形成さ
れた部位にその基準を合わせて行うべきである。したが
って、絶縁層の厚さの薄い部位に形成されるブァイアホ
ールは相対的にその厚さの厚い絶縁層に形成されるブァ
イアホールに比べてオーバエッチされる。絶縁層の厚さ
の薄い部位のブァイアホールが完成されたのちにも、絶
縁層の厚さの厚い部位のブァイアホールは未だ完成され
ていない段階なので蝕刻工程が行われ続けねばならな
い。このため、絶縁層の厚さの薄い部位に形成されてい
る下部導電層の表面を一定量蝕刻する。
【０００８】一方、ブァイアホール形成のための蝕刻工
程には、一般にＣＦ4やＣＨＦ3などのようなフルオロカ
ーボン系のガスを使用する。これらのガスは絶縁層の蝕
刻時に絶縁層を構成する物質と相互反応してＣＦX（Ｘ
＝２，３，４）のような構造式を有するポリマーを生成
し、特にオーバエッチング時には外部に露出される導電
層の表面の活性化されたＡlと反応してＡlF3のような不
揮発性の副産物を生成する。このような不揮発性の副産
物の生成量はオーバエッチングが増加するにつれて増え
る。
程には、一般にＣＦ4やＣＨＦ3などのようなフルオロカ
ーボン系のガスを使用する。これらのガスは絶縁層の蝕
刻時に絶縁層を構成する物質と相互反応してＣＦX（Ｘ
＝２，３，４）のような構造式を有するポリマーを生成
し、特にオーバエッチング時には外部に露出される導電
層の表面の活性化されたＡlと反応してＡlF3のような不
揮発性の副産物を生成する。このような不揮発性の副産
物の生成量はオーバエッチングが増加するにつれて増え
る。
【０００９】絶縁層の蝕刻過程で生成するポリマーは後
続する工程で容易に除去されるが、Ａlと反応して生成
された不揮発性の副産物は後続する工程であるアッシン
グとストリップ工程でも完全に除去されずブァイアホー
ル内の導電層の表面に固着して残るようになるために、
後続する配線工程で電気的な接続を妨げて半導体装置の
不良率を高めて信頼性を低下させる。
続する工程で容易に除去されるが、Ａlと反応して生成
された不揮発性の副産物は後続する工程であるアッシン
グとストリップ工程でも完全に除去されずブァイアホー
ル内の導電層の表面に固着して残るようになるために、
後続する配線工程で電気的な接続を妨げて半導体装置の
不良率を高めて信頼性を低下させる。
【００１０】図１Ｃ〜図２Ｅにおいて、参照符号１６は
主に絶縁層の蝕刻過程で生成するポリマーからなる副産
物を示し、参照符号１７は主にオーバエッチング工程時
に生成する不揮発性の副産物を示す。このような不揮発
性の副産物は、下部導電層をＡlを含む金属物質のみで
形成せず、このＡlを含む金属物質の上部に他の金属層
を蒸着してブァイアホール形成時にオーバエッチに対し
てＡlを含む金属物質を直接に蝕刻させないことによ
り、その生成を防止することができる。例えば、米国特
許第４，９４８，４５９号（発明の名称；METHOD OF EN
ABLING ELECTRICAL CONNECTION TO A SUBSTRUCTURE FOR
MING PART OF AN ELECTRONIC DEVICE 、発明者；Joseph
us M. F. G. vanLaarhoven. et al、出願日；1989. 1.
4）にはアルミニウムを含有する第１導電層上にアルミ
ニウムを含有しない物質、例えばＴi やＷなどからなる
第２導電層を形成させ、ブァイアホール形成工程時に第
１導電層をプラズマに直接に露出させないことにより、
副産物の生成を防止する方法が開示されている。しかし
ながら、これはさらに複雑な工程を必要とする。
主に絶縁層の蝕刻過程で生成するポリマーからなる副産
物を示し、参照符号１７は主にオーバエッチング工程時
に生成する不揮発性の副産物を示す。このような不揮発
性の副産物は、下部導電層をＡlを含む金属物質のみで
形成せず、このＡlを含む金属物質の上部に他の金属層
を蒸着してブァイアホール形成時にオーバエッチに対し
てＡlを含む金属物質を直接に蝕刻させないことによ
り、その生成を防止することができる。例えば、米国特
許第４，９４８，４５９号（発明の名称；METHOD OF EN
ABLING ELECTRICAL CONNECTION TO A SUBSTRUCTURE FOR
MING PART OF AN ELECTRONIC DEVICE 、発明者；Joseph
us M. F. G. vanLaarhoven. et al、出願日；1989. 1.
4）にはアルミニウムを含有する第１導電層上にアルミ
ニウムを含有しない物質、例えばＴi やＷなどからなる
第２導電層を形成させ、ブァイアホール形成工程時に第
１導電層をプラズマに直接に露出させないことにより、
副産物の生成を防止する方法が開示されている。しかし
ながら、これはさらに複雑な工程を必要とする。
【００１１】
【発明が解決しようとする課題】本発明の目的は、アル
ミニウムを含有する導電層上の絶縁層にブァイアホール
のような開口部を形成するにおいて、その蝕刻過程で生
成するポリマーや不揮発性の副産物などのような副産物
を完全に除去できる半導体装置の配線形成方法を提供す
ることにある。
ミニウムを含有する導電層上の絶縁層にブァイアホール
のような開口部を形成するにおいて、その蝕刻過程で生
成するポリマーや不揮発性の副産物などのような副産物
を完全に除去できる半導体装置の配線形成方法を提供す
ることにある。
【００１２】本発明の他の目的は、段差塗布性に優れた
半導体装置の配線形成方法を提供することにある。
半導体装置の配線形成方法を提供することにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めに本発明は、下部構造物上にアルミニウムを含む導電
層を形成する段階と、前記導電層上に絶縁層を形成する
段階と、開口部の形成される領域の前記絶縁層を表面に
露出させるフォトレジストパターンを前記絶縁層上に形
成する段階と、前記フォトレジストパターンを蝕刻マス
クとして前記導電層が表面に露出されるまで前記絶縁層
を蝕刻することによって開口部を形成する段階と、結果
物をＲＩＥスパッタリングする段階とを含むことを特徴
とする半導体装置の配線形成方法を提供する。
めに本発明は、下部構造物上にアルミニウムを含む導電
層を形成する段階と、前記導電層上に絶縁層を形成する
段階と、開口部の形成される領域の前記絶縁層を表面に
露出させるフォトレジストパターンを前記絶縁層上に形
成する段階と、前記フォトレジストパターンを蝕刻マス
クとして前記導電層が表面に露出されるまで前記絶縁層
を蝕刻することによって開口部を形成する段階と、結果
物をＲＩＥスパッタリングする段階とを含むことを特徴
とする半導体装置の配線形成方法を提供する。
【００１４】本発明による半導体装置の配線形成方法の
具体的な実施例において、前記開口部の形成のための蝕
刻段階は、前記フォトレジストパターンを蝕刻マスクと
して湿式蝕刻法によって前記絶縁層の一部を等方性蝕刻
し、前記開口部の直径が下部に行くほど小さくなるよう
に、前記等方性蝕刻段階後に残された前記絶縁層をＲＩ
Ｅ方法によりテーパ蝕刻（Taper etching)して遂行す
る。
具体的な実施例において、前記開口部の形成のための蝕
刻段階は、前記フォトレジストパターンを蝕刻マスクと
して湿式蝕刻法によって前記絶縁層の一部を等方性蝕刻
し、前記開口部の直径が下部に行くほど小さくなるよう
に、前記等方性蝕刻段階後に残された前記絶縁層をＲＩ
Ｅ方法によりテーパ蝕刻（Taper etching)して遂行す
る。
【００１５】本発明による半導体装置の配線形成方法の
さらに他の具体的な実施例によれば、前記テーパ蝕刻後
に、前記導電層が前記開口部により露出されることを保
障するために結果物をオーバエッチングする段階をさら
に含む。この際、前記オーバエッチング段階は、テーパ
効果を増大させるために前記絶縁層に対するフォトレジ
ストの蝕刻選択比が１：１以下の条件下で遂行されるこ
とをその特徴とする。また、前記オーバエッチング段階
は、ＣＦ4／Ｏ2混合ガスを使用して遂行する。
さらに他の具体的な実施例によれば、前記テーパ蝕刻後
に、前記導電層が前記開口部により露出されることを保
障するために結果物をオーバエッチングする段階をさら
に含む。この際、前記オーバエッチング段階は、テーパ
効果を増大させるために前記絶縁層に対するフォトレジ
ストの蝕刻選択比が１：１以下の条件下で遂行されるこ
とをその特徴とする。また、前記オーバエッチング段階
は、ＣＦ4／Ｏ2混合ガスを使用して遂行する。
【００１６】本発明による半導体装置の配線形成方法の
さらに他の具体的な実施例によれば、前記導電層の形成
段階以後に、前記導電層上にＴiN層を形成する段階をさ
らに含む。本発明による半導体装置の配線形成方法のさ
らに他の具体的な実施例によれば、前記ＲＩＥスパッタ
リング段階は、前記スパッタリングに対する前記絶縁層
の蝕刻率よりフォトレジストの蝕刻率が大きい条件下で
遂行される。
さらに他の具体的な実施例によれば、前記導電層の形成
段階以後に、前記導電層上にＴiN層を形成する段階をさ
らに含む。本発明による半導体装置の配線形成方法のさ
らに他の具体的な実施例によれば、前記ＲＩＥスパッタ
リング段階は、前記スパッタリングに対する前記絶縁層
の蝕刻率よりフォトレジストの蝕刻率が大きい条件下で
遂行される。
【００１７】より具体的には、前記絶縁層を酸化シリコ
ンで形成し、ＲＦ電力が１５００〜２０００Ｗの範囲
で、Ｏ2の含有量を７０％以上にするＯ2／ＣＨＦ3混合
ガスを使用して遂行される。本発明による半導体装置の
配線形成方法のさらに他の具体的な実施例によれば、前
記ＲＩＥスパッタリング段階後に、Ｏ2プラズマを利用
したアッシング段階、湿式蝕刻によるストリップ段階お
よび前記結果物上に導電物質を塗布して第２導電層を形
成する段階をさらに含むことをその特徴とする。
ンで形成し、ＲＦ電力が１５００〜２０００Ｗの範囲
で、Ｏ2の含有量を７０％以上にするＯ2／ＣＨＦ3混合
ガスを使用して遂行される。本発明による半導体装置の
配線形成方法のさらに他の具体的な実施例によれば、前
記ＲＩＥスパッタリング段階後に、Ｏ2プラズマを利用
したアッシング段階、湿式蝕刻によるストリップ段階お
よび前記結果物上に導電物質を塗布して第２導電層を形
成する段階をさらに含むことをその特徴とする。
【００１８】
【作用】本発明による半導体装置の配線形成方法による
と、フルオロカーボン系のガスを使用したＲＩＥスパッ
タリングを行うことにより、アルミニウムを含有した導
電層上にブァイアホールのような開口部を形成する時に
生成するポリマーや不揮発性の副産物などのような副産
物を完全に除去することができる。また、開口部はテー
パ形態の側壁を有するので、導電物質の段差塗布性が向
上する。
と、フルオロカーボン系のガスを使用したＲＩＥスパッ
タリングを行うことにより、アルミニウムを含有した導
電層上にブァイアホールのような開口部を形成する時に
生成するポリマーや不揮発性の副産物などのような副産
物を完全に除去することができる。また、開口部はテー
パ形態の側壁を有するので、導電物質の段差塗布性が向
上する。
【００１９】
【実施例】以下、添付した図面に基づき本発明をさらに
詳細に説明する。図３Ａ〜図４Ｆは本発明による半導体
装置の配線形成方法の一実施例を示す断面図である。図
３Ａは下部導電層２１、絶縁層２２およびフォトレジス
トパターン２３を形成する工程を示したものであり、半
導体基板（図示せず）上に形成された下部構造物２０上
に、例えばスパッタリング方法やＣＶＤ（Chemical Vap
or Deposition)方法でＡlを含有した導電物質を蒸着さ
せることにより、下部導電層２１を形成する第１工程、
下部導電層２１上に、例えばＰＥＣＶＤ（Plasma Enhan
ced Chemical Vapor Deposition)方法によって酸化シリ
コンや窒化シリコンのような絶縁物質を蒸着して絶縁層
２２を形成する第２工程、および絶縁層２２上にフォト
レジスト膜を形成したのちに、通常の写真工程によって
前記フォトレジスト膜をパターニングすることにより、
ブァイアホールのような開口部の形成される領域の絶縁
層２２を表面に露出させるウインド２９の形成されたフ
ォトレジストパターン２３を形成する第３工程が行われ
る。
詳細に説明する。図３Ａ〜図４Ｆは本発明による半導体
装置の配線形成方法の一実施例を示す断面図である。図
３Ａは下部導電層２１、絶縁層２２およびフォトレジス
トパターン２３を形成する工程を示したものであり、半
導体基板（図示せず）上に形成された下部構造物２０上
に、例えばスパッタリング方法やＣＶＤ（Chemical Vap
or Deposition)方法でＡlを含有した導電物質を蒸着さ
せることにより、下部導電層２１を形成する第１工程、
下部導電層２１上に、例えばＰＥＣＶＤ（Plasma Enhan
ced Chemical Vapor Deposition)方法によって酸化シリ
コンや窒化シリコンのような絶縁物質を蒸着して絶縁層
２２を形成する第２工程、および絶縁層２２上にフォト
レジスト膜を形成したのちに、通常の写真工程によって
前記フォトレジスト膜をパターニングすることにより、
ブァイアホールのような開口部の形成される領域の絶縁
層２２を表面に露出させるウインド２９の形成されたフ
ォトレジストパターン２３を形成する第３工程が行われ
る。
【００２０】この際、下部導電層２１を構成する導電物
質は純粋なＡlやＡl−Ｓi −Ｃu 合金あるいはＡl −Ｓ
i −Ｔi 合金のようなＡl 合金である。下部導電層２１
は、図３Ａに示すように板形に平らに形成することもで
き、必要に応じてパターニングされ所定の形を有する導
電層パターン（図示せず）に形成することもできる。ま
た、図５に示すように、下部導電層２１上にＴiNを蒸着
してＴiN層２８を形成することもできる。これは下部導
電層２１をパターニングするためのリソグラフィ工程時
に、Ａlを含む下部導電層２１の反射率を低下させてフ
ォトレジストの解像度を向上させるためである。一方、
ウインド２９は、上部側（フォトレジストパターン２３
の上表面の側）の直径が下部側（フォトレジストパター
ン２３の下表面の側）より大きくなるように形成される
のが望ましい。
質は純粋なＡlやＡl−Ｓi −Ｃu 合金あるいはＡl −Ｓ
i −Ｔi 合金のようなＡl 合金である。下部導電層２１
は、図３Ａに示すように板形に平らに形成することもで
き、必要に応じてパターニングされ所定の形を有する導
電層パターン（図示せず）に形成することもできる。ま
た、図５に示すように、下部導電層２１上にＴiNを蒸着
してＴiN層２８を形成することもできる。これは下部導
電層２１をパターニングするためのリソグラフィ工程時
に、Ａlを含む下部導電層２１の反射率を低下させてフ
ォトレジストの解像度を向上させるためである。一方、
ウインド２９は、上部側（フォトレジストパターン２３
の上表面の側）の直径が下部側（フォトレジストパター
ン２３の下表面の側）より大きくなるように形成される
のが望ましい。
【００２１】図３Ｂは開口部の上部２４を形成する工程
を示したものであり、フォトレジストパターン２３を蝕
刻マスクとした湿式蝕刻工程を行って絶縁層２２を所定
量蝕刻する。この際、前記湿式蝕刻工程に使用される蝕
刻溶液は、例えばＨＦあるいはＢＯＦ（Buffered Oxide
Etchant) などである。湿式蝕刻は等方性蝕刻の一種な
ので、これによって蝕刻された絶縁層２２の表面は半球
状に陥没される。これは開口部の入口を広める役割を果
して、結果的に開口部のアスペクト比を低くする。
を示したものであり、フォトレジストパターン２３を蝕
刻マスクとした湿式蝕刻工程を行って絶縁層２２を所定
量蝕刻する。この際、前記湿式蝕刻工程に使用される蝕
刻溶液は、例えばＨＦあるいはＢＯＦ（Buffered Oxide
Etchant) などである。湿式蝕刻は等方性蝕刻の一種な
ので、これによって蝕刻された絶縁層２２の表面は半球
状に陥没される。これは開口部の入口を広める役割を果
して、結果的に開口部のアスペクト比を低くする。
【００２２】図３Ｂにおいて、説明の便宜上１つの開口
部を形成する場合のみ示したが、数個の開口部を同時に
形成することも可能である。図３Ｃは開口部の上部（図
３Ｂの参照符号２４）の下に残された絶縁層２２をＲＩ
Ｅ方法によってテーパ蝕刻して、その直径が下部に行く
ほど小さくなる開口部の下部２５を形成する工程を示
す。
部を形成する場合のみ示したが、数個の開口部を同時に
形成することも可能である。図３Ｃは開口部の上部（図
３Ｂの参照符号２４）の下に残された絶縁層２２をＲＩ
Ｅ方法によってテーパ蝕刻して、その直径が下部に行く
ほど小さくなる開口部の下部２５を形成する工程を示
す。
【００２３】前記テーパ蝕刻は、例えば絶縁層２２が酸
化シリコンからなる場合には、Ｏ2の含有量が一般的な
Ｏ2／ＣＨＦ3混合ガスより低いＯ2／ＣＨＦ3混合ガスを
使用して、蝕刻終了点を下部導電層２１の上表面にして
行われる。この際、Ｏ2のガス比率は１５％以下（Ｏ2と
ＣＨＦ3とのガスを合わせた全体量を１００とした時
に、そのうちでＯ2ガスの量は１５％以下）とすること
が望ましい。
化シリコンからなる場合には、Ｏ2の含有量が一般的な
Ｏ2／ＣＨＦ3混合ガスより低いＯ2／ＣＨＦ3混合ガスを
使用して、蝕刻終了点を下部導電層２１の上表面にして
行われる。この際、Ｏ2のガス比率は１５％以下（Ｏ2と
ＣＨＦ3とのガスを合わせた全体量を１００とした時
に、そのうちでＯ2ガスの量は１５％以下）とすること
が望ましい。
【００２４】テーパ状の開口部の側壁は、副産物を除去
するために施されるＲＩＥ方法によるスパッタリング工
程（図４Ｅ参照）において副産物を容易に除去すること
を可能とするだけでなく、上部導電層を形成するために
導電物質で開口部を満たす後続する工程（図４Ｆ参照）
において導電物質の段差塗布性を向上させる。絶縁層を
蝕刻してテーパ状の側壁を有する開口部を形成するテー
パ蝕刻方法は既に公知である。例えば、米国特許第４，
９７８，４２０号（発明の名称；SINGLE CHAMBER VIA E
TCH THROUGH A DUAL-LAYER DIELECTRIC 、発明者；Vale
rie A.Bach, et al. 、出願日；1990. 1. 3）には酸化
シリコン層と窒化シリコン層からなる二重の絶縁層を蝕
刻してテーパ状の側壁を有するブァイアホールを形成す
る方法が開示されている。
するために施されるＲＩＥ方法によるスパッタリング工
程（図４Ｅ参照）において副産物を容易に除去すること
を可能とするだけでなく、上部導電層を形成するために
導電物質で開口部を満たす後続する工程（図４Ｆ参照）
において導電物質の段差塗布性を向上させる。絶縁層を
蝕刻してテーパ状の側壁を有する開口部を形成するテー
パ蝕刻方法は既に公知である。例えば、米国特許第４，
９７８，４２０号（発明の名称；SINGLE CHAMBER VIA E
TCH THROUGH A DUAL-LAYER DIELECTRIC 、発明者；Vale
rie A.Bach, et al. 、出願日；1990. 1. 3）には酸化
シリコン層と窒化シリコン層からなる二重の絶縁層を蝕
刻してテーパ状の側壁を有するブァイアホールを形成す
る方法が開示されている。
【００２５】テーパ状の側壁を有する開口部を形成する
ために、前記特許に開示された方法を本発明の実施例に
適用することもできる。図４Ｄは下部導電層２１の露出
を保障するために、絶縁層２２の蝕刻のために使用され
たＯ2／ＣＨＦ3混合ガスがＣＦ4／Ｏ2混合ガスに代わっ
たのちに下部導電層２１をオーバエッチングする工程を
示す。
ために、前記特許に開示された方法を本発明の実施例に
適用することもできる。図４Ｄは下部導電層２１の露出
を保障するために、絶縁層２２の蝕刻のために使用され
たＯ2／ＣＨＦ3混合ガスがＣＦ4／Ｏ2混合ガスに代わっ
たのちに下部導電層２１をオーバエッチングする工程を
示す。
【００２６】図３Ｃで説明したテーパ蝕刻は、下部導電
層上２１に形成された絶縁層２２の厚さが相対的に薄い
部分をその基準として施される。よって、絶縁層２２の
厚さの薄い部分に形成される開口部は前記テーパ蝕刻の
みで十分に下部導電層２１を露出させることができる
が、相対的に絶縁層２２の厚さの厚い部分に形成される
開口部は、前記テーパ蝕刻を終了した後にも下部導電層
２１を完全に露出させることができなくなる。前記オー
バエッチングは、このような問題点を解決するためのも
のであり、半導体基板上に形成される所定個数の開口部
が全て完全に形成されうるようにする。
層上２１に形成された絶縁層２２の厚さが相対的に薄い
部分をその基準として施される。よって、絶縁層２２の
厚さの薄い部分に形成される開口部は前記テーパ蝕刻の
みで十分に下部導電層２１を露出させることができる
が、相対的に絶縁層２２の厚さの厚い部分に形成される
開口部は、前記テーパ蝕刻を終了した後にも下部導電層
２１を完全に露出させることができなくなる。前記オー
バエッチングは、このような問題点を解決するためのも
のであり、半導体基板上に形成される所定個数の開口部
が全て完全に形成されうるようにする。
【００２７】オーバエッチングに用いられる前記ＣＦ4
／Ｏ2混合ガスは、所定の蝕刻に対してフォトレジスト
に対する絶縁層の選択比の低い条件（ほぼ１：１）に調
節して使用するのが望ましい。ＣＦ4／Ｏ2混合ガスを使
用すれば、Ｏ2／ＣＨＦ3混合ガスを使用するよりポリマ
ーや不揮発性の副産物などのような副産物の生成が少な
い。また、前述したように、フォトレジストに対する絶
縁層の選択比が低くなるようにその蝕刻率を調節するこ
とにより、オーバエッチングが進むうちにフォトレジス
トも同時に消耗されて開口部の側壁の角度を一層小さく
する。図４Ｄにおいて、参照符号２６は主に絶縁層の蝕
刻過程で生ずるポリマーからなる副産物を示し、参照符
号２７は主にオーバエッチング工程時に生ずる不揮発性
の副産物を示す。
／Ｏ2混合ガスは、所定の蝕刻に対してフォトレジスト
に対する絶縁層の選択比の低い条件（ほぼ１：１）に調
節して使用するのが望ましい。ＣＦ4／Ｏ2混合ガスを使
用すれば、Ｏ2／ＣＨＦ3混合ガスを使用するよりポリマ
ーや不揮発性の副産物などのような副産物の生成が少な
い。また、前述したように、フォトレジストに対する絶
縁層の選択比が低くなるようにその蝕刻率を調節するこ
とにより、オーバエッチングが進むうちにフォトレジス
トも同時に消耗されて開口部の側壁の角度を一層小さく
する。図４Ｄにおいて、参照符号２６は主に絶縁層の蝕
刻過程で生ずるポリマーからなる副産物を示し、参照符
号２７は主にオーバエッチング工程時に生ずる不揮発性
の副産物を示す。
【００２８】図４Ｅはポリマーや不揮発性の副産物およ
びフォトレジストパターンを除去する工程を示したもの
であり、絶縁層２２に対するフォトレジストの蝕刻選択
比が高くなるように（所定の蝕刻に対して前記絶縁層の
蝕刻率を１とした時に、前記フォトレジストの蝕刻率は
少なくとも５以上）工程条件の調節されたＲＩＥ方法に
よるスパッタリング工程を結果物の全面に行うことによ
り、エッチングやオーバエッチング工程で生成したポリ
マーや不揮発性の副産物などのような副産物２６、２７
およびオーバエッチング工程で消耗されていないフォト
レジストパターン２３ａを除去する。
びフォトレジストパターンを除去する工程を示したもの
であり、絶縁層２２に対するフォトレジストの蝕刻選択
比が高くなるように（所定の蝕刻に対して前記絶縁層の
蝕刻率を１とした時に、前記フォトレジストの蝕刻率は
少なくとも５以上）工程条件の調節されたＲＩＥ方法に
よるスパッタリング工程を結果物の全面に行うことによ
り、エッチングやオーバエッチング工程で生成したポリ
マーや不揮発性の副産物などのような副産物２６、２７
およびオーバエッチング工程で消耗されていないフォト
レジストパターン２３ａを除去する。
【００２９】この際、前記ＲＩＥスパッタリング装置
は、具体的には、Ｏ2の含有量を高めたフルオロカーボ
ン系のガスとＯ2との混合ガスを使用し、ＲＦ電力を高
めて遂行される。より具体的には、絶縁層２２が、例え
ば酸化シリコンからなる場合には、Ｏ2の含有量を７０
％以上にするＯ2／ＣＨＦ3混合ガスを使用するのが望ま
しく、ＲＦ電力は１５００〜２０００Ｗの範囲が望まし
い。
は、具体的には、Ｏ2の含有量を高めたフルオロカーボ
ン系のガスとＯ2との混合ガスを使用し、ＲＦ電力を高
めて遂行される。より具体的には、絶縁層２２が、例え
ば酸化シリコンからなる場合には、Ｏ2の含有量を７０
％以上にするＯ2／ＣＨＦ3混合ガスを使用するのが望ま
しく、ＲＦ電力は１５００〜２０００Ｗの範囲が望まし
い。
【００３０】前述したＲＩＥ方式の蝕刻（図３Ｃ参照）
は、プラズマ内の活性化されたラジカルとイオンとを、
下部膜（蝕刻対象物）にダングリングボンドされている
イオンと反応させた後に揮発させる蝕刻方式であり、こ
こでのＲＩＥ方式のスパッタリングは、ラジカルによる
化学的な反応なく物理的な打撃によって粒子をスパッタ
リングさせる方式である。該方式が通常の物理的なスパ
ッタリングに比べて有利な点は、フォトレジストパター
ンを除去すると同時に副産物まで取り除けることであ
る。
は、プラズマ内の活性化されたラジカルとイオンとを、
下部膜（蝕刻対象物）にダングリングボンドされている
イオンと反応させた後に揮発させる蝕刻方式であり、こ
こでのＲＩＥ方式のスパッタリングは、ラジカルによる
化学的な反応なく物理的な打撃によって粒子をスパッタ
リングさせる方式である。該方式が通常の物理的なスパ
ッタリングに比べて有利な点は、フォトレジストパター
ンを除去すると同時に副産物まで取り除けることであ
る。
【００３１】次いで、Ｏ2プラズマを利用したアッシン
グと湿式蝕刻とによるストリップ工程を遂行することに
より、図４Ｅに示したように、ポリマーや不揮発性の副
産物などが完全に除去された開口部が得られる。図４Ｆ
は上部導電層３０を形成する工程を示したものであり、
ポリマーや不揮発性の副産物などが完全に除去された結
果物上にＡlのような導電物質を蒸着することにより上
部導電層３０を形成する。
グと湿式蝕刻とによるストリップ工程を遂行することに
より、図４Ｅに示したように、ポリマーや不揮発性の副
産物などが完全に除去された開口部が得られる。図４Ｆ
は上部導電層３０を形成する工程を示したものであり、
ポリマーや不揮発性の副産物などが完全に除去された結
果物上にＡlのような導電物質を蒸着することにより上
部導電層３０を形成する。
【００３２】図５は本発明による半導体装置の配線形成
方法の他の実施例を示す断面図であり、アルミニウムを
含む下部導電層２１上にＴiNのような導電物質を蒸着し
てＴiN層２８を形成した場合を示す。これは下部導電層
２１をパターニングするためのリソグラフィー工程時、
Ａlを含む下部導電層２１の反射率を低めてフォトレジ
ストの解像度を向上させるためである。
方法の他の実施例を示す断面図であり、アルミニウムを
含む下部導電層２１上にＴiNのような導電物質を蒸着し
てＴiN層２８を形成した場合を示す。これは下部導電層
２１をパターニングするためのリソグラフィー工程時、
Ａlを含む下部導電層２１の反射率を低めてフォトレジ
ストの解像度を向上させるためである。
【００３３】
【効果】以上説明したように、本発明による半導体装置
の配線形成方法によれば、フルオロカーボン系のガスと
酸素との混合ガスを使用してアルミニウムを含む導電層
上の絶縁層を蝕刻することにより、ブァイアホールのよ
うな開口部を形成する際に生成するポリマーや不揮発性
などのような副産物を完全に除去することができ、よっ
て、半導体装置の収率と信頼性とを向上させるだけでな
く、開口部がテーパ状の側壁をもつので段差塗布性が向
上する。
の配線形成方法によれば、フルオロカーボン系のガスと
酸素との混合ガスを使用してアルミニウムを含む導電層
上の絶縁層を蝕刻することにより、ブァイアホールのよ
うな開口部を形成する際に生成するポリマーや不揮発性
などのような副産物を完全に除去することができ、よっ
て、半導体装置の収率と信頼性とを向上させるだけでな
く、開口部がテーパ状の側壁をもつので段差塗布性が向
上する。
【００３４】なお、本発明は前記実施例に限定されるも
のではなく、本発明の思想を逸脱しない範囲内において
種々の改変をなし得ることは無論である。
のではなく、本発明の思想を逸脱しない範囲内において
種々の改変をなし得ることは無論である。
【図１】従来の技術による半導体装置の配線形成方法を
示す断面図である。
示す断面図である。
【図２】従来の技術による半導体装置の配線形成方法を
示す断面図である。
示す断面図である。
【図３】本発明による半導体装置の配線形成方法の一実
施例を示す断面図である。
施例を示す断面図である。
【図４】本発明による半導体装置の配線形成方法の一実
施例を示す断面図である。
施例を示す断面図である。
【図５】本発明による半導体装置の配線形成方法の他の
実施例を示す断面図である。
実施例を示す断面図である。
２０ 下部構造物 ２１ 下部導電層（導電層） ２２ 絶縁層 ２３ フォトレジストパターン ２４ 開口部の上部 ２５ 開口部の下部 ２６ 副産物 ２７ 副産物 ２８ ＴiN層 ２９ ウインド ３０ 上部導電層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｇ
Claims (11)
- 【請求項１】 下部構造物上にアルミニウムを含む導電
層を形成する段階と、 前記導電層上に絶縁層を形成する段階と、 開口部の形成される領域の前記絶縁層を表面に露出させ
るフォトレジストパターンを前記絶縁層上に形成する段
階と、 前記フォトレジストパターンを蝕刻マスクとして前記導
電層が表面に露出されるまで前記絶縁層を蝕刻すること
によって開口部を形成する段階と、 結果物をＲＩＥスパッタリングする段階とを含むことを
特徴とする半導体装置の配線形成方法。 - 【請求項２】 前記開口部を形成する段階は、前記フォ
トレジストパターンを蝕刻マスクとする湿式蝕刻によっ
て前記絶縁層の一部を等方性蝕刻する段階および前記開
口部の下部に行くほどその直径が小さくなるように残さ
れた前記絶縁層をＲＩＥ方法によりテーパ蝕刻する段階
を含むことを特徴とする請求項１項記載の半導体装置の
配線形成方法。 - 【請求項３】 前記ＲＩＥスパッタリング段階は、前記
スパッタリングに対する前記絶縁層の蝕刻率よりフォト
レジストの蝕刻率が大きい条件下で遂行されることを特
徴とする請求項１項または２項記載の半導体装置の配線
形成方法。 - 【請求項４】 前記絶縁層は酸化シリコンで形成された
ことを特徴とする請求項１項記載の半導体装置の配線形
成方法。 - 【請求項５】 前記ＲＩＥスパッタリング段階は、ＲＦ
電力が１５００〜２０００Ｗの範囲で遂行されることを
特徴とする請求項１項から４項のいずれか一項記載の半
導体装置の配線形成方法。 - 【請求項６】 前記ＲＩＥスパッタリング段階は、Ｏ2
の含有量を７０％以上にするＯ2／ＣＨＦ3混合ガスを使
用して遂行されることを特徴とする請求項１項から４項
のいずれか１項記載の半導体装置の配線形成方法。 - 【請求項７】 前記テーパ蝕刻する段階後に、前記導電
層が前記開口部により露出されることを保障するために
結果物をオーバエッチングする段階をさらに含むことを
特徴とする請求項２項記載の半導体装置の配線形成方
法。 - 【請求項８】 前記オーバエッチング段階は、テーパ効
果を増大させるために前記絶縁層に対するフォトレジス
トの蝕刻選択比が１：１以下の条件下で遂行されること
を特徴とする請求項７項記載の半導体装置の配線形成方
法。 - 【請求項９】 前記オーバエッチング段階は、ＣＦ4／
Ｏ2混合ガスを使用して遂行されることを特徴とする請
求項７項記載の半導体装置の配線形成方法。 - 【請求項１０】 前記導電層の形成段階以後に、前記導
電層上にＴiN層を形成する段階をさらに含むことを特徴
とする請求項１項または２項記載の半導体措置の配線形
成方法。 - 【請求項１１】 前記ＲＩＥスパッタリング段階後に、
Ｏ2プラズマを利用したアッシング段階、湿式蝕刻によ
るストリップ段階および前記結果物上に導電物質を塗布
して第２導電層を形成する段階をさらに含むことを特徴
とする請求項１項記載の半導体装置の配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930029052A KR0126801B1 (ko) | 1993-12-22 | 1993-12-22 | 반도체 장치의 배선 형성방법 |
| KR1993P29052 | 1993-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211718A true JPH07211718A (ja) | 1995-08-11 |
| JP3571784B2 JP3571784B2 (ja) | 2004-09-29 |
Family
ID=19372111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31674294A Expired - Fee Related JP3571784B2 (ja) | 1993-12-22 | 1994-12-20 | 半導体装置の配線形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5591675A (ja) |
| JP (1) | JP3571784B2 (ja) |
| KR (1) | KR0126801B1 (ja) |
| TW (1) | TW289130B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010238988A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153545A (ja) * | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100390832B1 (ko) * | 1995-11-06 | 2003-09-22 | 주식회사 하이닉스반도체 | 반도체소자제조공정에서의폴리머제거방법 |
| DE19609229C2 (de) * | 1996-03-09 | 1998-10-15 | Micronas Intermetall Gmbh | Verfahren zum Herstellen von diskreten elektronischen Elementen |
| US5746884A (en) * | 1996-08-13 | 1998-05-05 | Advanced Micro Devices, Inc. | Fluted via formation for superior metal step coverage |
| US5661084A (en) * | 1996-10-04 | 1997-08-26 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for contact profile improvement |
| KR100402940B1 (ko) * | 1996-11-13 | 2004-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 다중 금속층 형성 방법 |
| US6271117B1 (en) * | 1997-06-23 | 2001-08-07 | Vanguard International Semiconductor Corporation | Process for a nail shaped landing pad plug |
| US6042887A (en) * | 1998-01-12 | 2000-03-28 | Taiwan Semiconductor Manufacturing Company | Process for forming a sausg inter metal dielectric layer by pre-coating the reactor |
| US6274393B1 (en) | 1998-04-20 | 2001-08-14 | International Business Machines Corporation | Method for measuring submicron images |
| US6054384A (en) * | 1998-05-19 | 2000-04-25 | Advanced Micro Devices, Inc. | Use of hard masks during etching of openings in integrated circuits for high etch selectivity |
| US6727180B2 (en) * | 1999-02-06 | 2004-04-27 | United Microelectronics Corp. | Method for forming contact window |
| US6235638B1 (en) * | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Simplified etching technique for producing multiple undercut profiles |
| JP2002110647A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| TWI278958B (en) * | 2002-06-03 | 2007-04-11 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
| KR100940665B1 (ko) * | 2007-11-29 | 2010-02-05 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| CN101645408B (zh) * | 2008-08-04 | 2012-05-16 | 中芯国际集成电路制造(北京)有限公司 | 焊盘及其形成方法 |
| US9917027B2 (en) * | 2015-12-30 | 2018-03-13 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with aluminum via structures and methods for fabricating the same |
| JP6725317B2 (ja) * | 2016-05-19 | 2020-07-15 | 株式会社ジャパンディスプレイ | 表示装置 |
| US20210020455A1 (en) * | 2019-07-17 | 2021-01-21 | Nanya Technology Corporation | Conductive via structure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773104B2 (ja) * | 1986-02-14 | 1995-08-02 | 富士通株式会社 | レジスト剥離方法 |
| EP0263220B1 (en) * | 1986-10-08 | 1992-09-09 | International Business Machines Corporation | Method of forming a via-having a desired slope in a photoresist masked composite insulating layer |
| JPS63258021A (ja) * | 1987-04-16 | 1988-10-25 | Toshiba Corp | 接続孔の形成方法 |
| JP2659980B2 (ja) * | 1988-01-28 | 1997-09-30 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2660359B2 (ja) * | 1991-01-30 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
| US5420078A (en) * | 1991-08-14 | 1995-05-30 | Vlsi Technology, Inc. | Method for producing via holes in integrated circuit layers |
-
1993
- 1993-12-22 KR KR1019930029052A patent/KR0126801B1/ko not_active IP Right Cessation
-
1994
- 1994-12-14 TW TW083111682A patent/TW289130B/zh active
- 1994-12-20 JP JP31674294A patent/JP3571784B2/ja not_active Expired - Fee Related
- 1994-12-22 US US08/361,835 patent/US5591675A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010238988A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW289130B (ja) | 1996-10-21 |
| JP3571784B2 (ja) | 2004-09-29 |
| KR0126801B1 (ko) | 1998-04-02 |
| US5591675A (en) | 1997-01-07 |
| KR950021085A (ko) | 1995-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3571784B2 (ja) | 半導体装置の配線形成方法 | |
| JPH03161930A (ja) | 耐熱金属のエツチング・プロセス | |
| JPH06140396A (ja) | 半導体装置とその製法 | |
| JP2001522531A (ja) | 半導体基板上の構造物を選択的にプラズマエッチングするための方法 | |
| US6362093B1 (en) | Dual damascene method employing sacrificial via fill layer | |
| US6268287B1 (en) | Polymerless metal hard mask etching | |
| US7537998B2 (en) | Method for forming salicide in semiconductor device | |
| JP2000307001A (ja) | 半導体装置の製造方法 | |
| US6746945B2 (en) | Method of forming a via hole in a semiconductor device | |
| US20040038524A1 (en) | Method for forming a contact in a semiconductor process | |
| JPH10261713A (ja) | 半導体装置の製造方法 | |
| JPH10144633A (ja) | 半導体装置の製造方法 | |
| JPH09120954A (ja) | 半導体装置の製造方法 | |
| US6586324B2 (en) | Method of forming interconnects | |
| US6599841B2 (en) | Method for manufacturing a semiconductor device | |
| US6881678B2 (en) | Method for forming a dual damascene structure in a semiconductor device | |
| JP3304309B2 (ja) | 金属含有構造を形成する方法 | |
| KR0155801B1 (ko) | 반도체 장치 다층배선 형성방법 | |
| JP3317279B2 (ja) | 半導体装置の製造方法 | |
| JPH0653334A (ja) | 半導体装置の製造方法 | |
| JPH0864580A (ja) | 半導体装置の製造方法 | |
| JP2002026020A (ja) | 半導体装置の製造方法 | |
| JPH05206125A (ja) | 半導体装置の製造方法 | |
| KR100641483B1 (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
| JPH10135328A (ja) | 半導体装置の配線形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040528 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040625 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070702 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |